JPH0412627B2 - - Google Patents
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- JPH0412627B2 JPH0412627B2 JP58229927A JP22992783A JPH0412627B2 JP H0412627 B2 JPH0412627 B2 JP H0412627B2 JP 58229927 A JP58229927 A JP 58229927A JP 22992783 A JP22992783 A JP 22992783A JP H0412627 B2 JPH0412627 B2 JP H0412627B2
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- JP
- Japan
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- power supply
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- gate electrode
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- mosfet
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- 239000004065 semiconductor Substances 0.000 claims description 15
- 239000012535 impurity Substances 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
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- 230000002093 peripheral effect Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Description
【発明の詳細な説明】
〔掛術分野〕
本発明は、CMOS（相捕型MOS）におけるラツ
チアツプの防止を図つた半導体装置に関するもの
である。
チアツプの防止を図つた半導体装置に関するもの
である。
省電力型の半導体装置として、単一の半導体基
板状にＮチヤンネルMOSFET（NMOSFET）と
ＰチヤンネルMOSFET（PMOSFET）とを一体
に構成したCMOS回路装置が提案されている。
第１図Ａ，Ｂは、本発明者がこれを出力段に使用
した例を示すための平面構成図と等価的な断面図
であり、Ｎ型シリコン基板１の主面上に、
PMOSFETQPを構成すると共に、このＮ型シリ
コン基板１に形成したＰ型ウエル２上に
NMOSFETQNを構成している。即ち、
PMOSFETQPはＰ型不純物をドープさせたソー
ス・ドレイン領域３と、平面形状をコ字形にした
ゲート電極４とを備えている。
板状にＮチヤンネルMOSFET（NMOSFET）と
ＰチヤンネルMOSFET（PMOSFET）とを一体
に構成したCMOS回路装置が提案されている。
第１図Ａ，Ｂは、本発明者がこれを出力段に使用
した例を示すための平面構成図と等価的な断面図
であり、Ｎ型シリコン基板１の主面上に、
PMOSFETQPを構成すると共に、このＮ型シリ
コン基板１に形成したＰ型ウエル２上に
NMOSFETQNを構成している。即ち、
PMOSFETQPはＰ型不純物をドープさせたソー
ス・ドレイン領域３と、平面形状をコ字形にした
ゲート電極４とを備えている。
また、NMOSFETQNはＮ型不純物をドープさ
せたソース・ドレイン領域５と同様に平面形状を
コ字形にしたゲート電極６とを備えている。
せたソース・ドレイン領域５と同様に平面形状を
コ字形にしたゲート電極６とを備えている。
そして、PMOSFETQPの両側にＮ型不純物層
７，７を形成してこれにVDDを印加し、シリコン
基板１への給電を行なう一方、NMOSFETQNの
両側にＰ型不純物層８，８を形成して、VSSを印
加しＰ型ウエル２への給電を行なつているのであ
る、 しかしながら、本発明者の検討によれば、この
構成には次の問題があることがわかつた。この構
成によれば、シリコン基板１やＰ型ウエル２への
給電部７，８が夫々PMOSFETQPや
NMOSFETONの両側に配置されているために、
各MOSFETQP，QNの中央部付近では基板１やウ
エル２の寄生抵抗ｒ，ｒにより基板電位、ウエル
電位が浮き上がり、かつ不安定なものになる。
７，７を形成してこれにVDDを印加し、シリコン
基板１への給電を行なう一方、NMOSFETQNの
両側にＰ型不純物層８，８を形成して、VSSを印
加しＰ型ウエル２への給電を行なつているのであ
る、 しかしながら、本発明者の検討によれば、この
構成には次の問題があることがわかつた。この構
成によれば、シリコン基板１やＰ型ウエル２への
給電部７，８が夫々PMOSFETQPや
NMOSFETONの両側に配置されているために、
各MOSFETQP，QNの中央部付近では基板１やウ
エル２の寄生抵抗ｒ，ｒにより基板電位、ウエル
電位が浮き上がり、かつ不安定なものになる。
このため、PMOSFETQPとNMOSFETQNに
わたつて構成される寄生トランジスタTR1，TR2
によるサイリスタ回路のベース抵抗R1，R2が大
となり、素子出力（OUT）等から印加されるノ
イズで誘発されるサイリスタ動作、つまりラツチ
アツプ現象が生じて半導体装置の信頼性が低下さ
れ、更には、装置が破損されることがある。
わたつて構成される寄生トランジスタTR1，TR2
によるサイリスタ回路のベース抵抗R1，R2が大
となり、素子出力（OUT）等から印加されるノ
イズで誘発されるサイリスタ動作、つまりラツチ
アツプ現象が生じて半導体装置の信頼性が低下さ
れ、更には、装置が破損されることがある。
特に大電流動作させる回路では著しい。
このラツチアツプ現象を防止するためには、前
記した抵抗の抵抗値を下げればよく、このために
は基板にエピタキシヤル基板のような抵抗のもの
を使用することが考えられるが、これでも十分な
ラツチアツプ防止効果を得ることは困難であり、
かつコスト高になるという問題がある。
記した抵抗の抵抗値を下げればよく、このために
は基板にエピタキシヤル基板のような抵抗のもの
を使用することが考えられるが、これでも十分な
ラツチアツプ防止効果を得ることは困難であり、
かつコスト高になるという問題がある。
本発明の目的は、MOS中央部における基板電
位、ウエル電位の安定を図つて寄生トランジスタ
における抵抗を低下し、これによりラツチアツプ
現象を確実に防止することができる半導体装置を
提供することにある。
位、ウエル電位の安定を図つて寄生トランジスタ
における抵抗を低下し、これによりラツチアツプ
現象を確実に防止することができる半導体装置を
提供することにある。
また、本発明の目的は特に出力段等の大電流動
作させるCMOS回路等におけるラツチアツプを
有効に防止することができる半導体装置を提供す
ることにある。
作させるCMOS回路等におけるラツチアツプを
有効に防止することができる半導体装置を提供す
ることにある。
本発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば下記のとおりであ
る。
のの概要を簡単に説明すれば下記のとおりであ
る。
すなわち、MOSFETの中央部若しくはこれに
最も近い位置に給電部を付設し、周辺部の給電部
と同一の給電信号をこの給電部に印加し得るよう
に構成することにより、MOSFET中央部ないし
全体の基板、ウエル電位の安定化を図り、これに
より寄生サイリスタの抵抗を低減してラツチアツ
プの防止を達成するものである。
最も近い位置に給電部を付設し、周辺部の給電部
と同一の給電信号をこの給電部に印加し得るよう
に構成することにより、MOSFET中央部ないし
全体の基板、ウエル電位の安定化を図り、これに
より寄生サイリスタの抵抗を低減してラツチアツ
プの防止を達成するものである。
第２図Ａ，Ｂは、本発明の一実施例を示してお
り、同図は平面図、ＢはＡのBB線に沿う断面図
である。図示のように、Ｎ型シリコン基板１０の
一部にはＰ型不純物をドープさせたＰ型ウエル１
１を形成し、前記シリコン基板１０の主面上に
PMOSFETQ′Pを構成すると共にこのＰ型ウエル
１１上にNMOSFETQ′Nを構成し、これら
PMOSFETQ′PとNMOSFETQ′NとでCMOS回路
を構成している。
り、同図は平面図、ＢはＡのBB線に沿う断面図
である。図示のように、Ｎ型シリコン基板１０の
一部にはＰ型不純物をドープさせたＰ型ウエル１
１を形成し、前記シリコン基板１０の主面上に
PMOSFETQ′Pを構成すると共にこのＰ型ウエル
１１上にNMOSFETQ′Nを構成し、これら
PMOSFETQ′PとNMOSFETQ′NとでCMOS回路
を構成している。
前記PMOSFETQ′PはＰ型不純物をドープさせ
たソース・ドレイン領域１２と、ゲート絶縁膜１
３上にコ字状の平面形状に形成した多結晶シリコ
ン層からなるゲート電極１４とで構成する一方、
前記ソース・ドレイン領域１２の両側位置および
前記ゲート電極１４の両端に挾まれるP+型ソー
ス・ドレイン領域１２の中間位置に夫々Ｎ型不純
物を高濃度にドープさせたN+型給電部１５，１
６，１７を形成している。図中１８ａ〜１８ｅは
前記ソース・ドレイン領域１２ないし給電部１
５，１６，１７にコンタクトホールを通して接続
を図つた電極である。また、１９はゲート電極１
４の配線である。
たソース・ドレイン領域１２と、ゲート絶縁膜１
３上にコ字状の平面形状に形成した多結晶シリコ
ン層からなるゲート電極１４とで構成する一方、
前記ソース・ドレイン領域１２の両側位置および
前記ゲート電極１４の両端に挾まれるP+型ソー
ス・ドレイン領域１２の中間位置に夫々Ｎ型不純
物を高濃度にドープさせたN+型給電部１５，１
６，１７を形成している。図中１８ａ〜１８ｅは
前記ソース・ドレイン領域１２ないし給電部１
５，１６，１７にコンタクトホールを通して接続
を図つた電極である。また、１９はゲート電極１
４の配線である。
一方、前記NMOSFETQ′NはＰ型ウエル１１の
主面にＮ型不純物をドープさせたN+型ソース・
ドレイン領域２０と、この上のゲート酸化膜２１
上にコ字状の平面形状に形成したゲート電極２２
とで構成する一方、このソース・ドレイン領域２
０の両側位置およびゲート電極２２の両端に挾ま
れるソース・ドレイン領域２０の中間位置に夫々
Ｐ型不純物を高濃度にドープさせたP+型給電部
２３，２４，２５を形成している。２６ａ〜２６
ｅはソース・ドレイン領域２０ないし給電部２
３，２４，２５にコンタクトホールを通して接続
を図つた電極、２７はゲート電極２２の配線であ
る。
主面にＮ型不純物をドープさせたN+型ソース・
ドレイン領域２０と、この上のゲート酸化膜２１
上にコ字状の平面形状に形成したゲート電極２２
とで構成する一方、このソース・ドレイン領域２
０の両側位置およびゲート電極２２の両端に挾ま
れるソース・ドレイン領域２０の中間位置に夫々
Ｐ型不純物を高濃度にドープさせたP+型給電部
２３，２４，２５を形成している。２６ａ〜２６
ｅはソース・ドレイン領域２０ないし給電部２
３，２４，２５にコンタクトホールを通して接続
を図つた電極、２７はゲート電極２２の配線であ
る。
しかる上で、前記各ゲート電極１４，２２を入
力端子（IN）に接続し、ソース・ドレイン領域
１２，２０の各電極１８ｂ，１８ｄ，２６ｂ，２
６ｃを出力端子（OUT）に接続する一方で、給
電部１５，１６，１７に接続される電極１８ａ，
１８ｃ，１８ｅ、に基板電位としての電源電位
VDDを合一に供給し、また給電部２３，２４，２
５に接続される電極２６ａ，２６ｃ，２６ｅには
ウエル電位としての接地電位VSSを合一に供給し
た構成としている。これにより、本例では
CMOSインバータが構成されることになる。
力端子（IN）に接続し、ソース・ドレイン領域
１２，２０の各電極１８ｂ，１８ｄ，２６ｂ，２
６ｃを出力端子（OUT）に接続する一方で、給
電部１５，１６，１７に接続される電極１８ａ，
１８ｃ，１８ｅ、に基板電位としての電源電位
VDDを合一に供給し、また給電部２３，２４，２
５に接続される電極２６ａ，２６ｃ，２６ｅには
ウエル電位としての接地電位VSSを合一に供給し
た構成としている。これにより、本例では
CMOSインバータが構成されることになる。
以上の構成によれば、第３図に第２図Ｂの等価
図で示すように、PMOSFETQ′Pおよび
NMOSFETQ′Nでは、基板やウエウへの給電を従
来のように両側部で行なうのみでなく、両側はも
とより給電部１６，２４によつて中央部において
も給電を行なつている。このためPMOSFETQ′P
やNMOSFETQ′Nの中央部における基板電位やウ
エル電位の浮き上がりが防止され各MOSの全域
にわたる基板電位やウエル電位が夫々VDD，VSS
の電位に安定化される。この結果第３図に示すよ
うに発生される寄生トランジスタTR′1，TR′2の
各ベースに生じる抵抗R1，R2に新たに中央部に
おける給電部１６，２４の抵抗R′1，R′2が並列接
続された状態となり、実質的なベース抵抗を低減
する。これにより出力端子から印加されるノイズ
で誘発される寄生トランジスタTR′1，TR′2によ
るサイイスタ動作を起こり難くし、ラツチアツプ
現象の発生を有効に防止することができる。
図で示すように、PMOSFETQ′Pおよび
NMOSFETQ′Nでは、基板やウエウへの給電を従
来のように両側部で行なうのみでなく、両側はも
とより給電部１６，２４によつて中央部において
も給電を行なつている。このためPMOSFETQ′P
やNMOSFETQ′Nの中央部における基板電位やウ
エル電位の浮き上がりが防止され各MOSの全域
にわたる基板電位やウエル電位が夫々VDD，VSS
の電位に安定化される。この結果第３図に示すよ
うに発生される寄生トランジスタTR′1，TR′2の
各ベースに生じる抵抗R1，R2に新たに中央部に
おける給電部１６，２４の抵抗R′1，R′2が並列接
続された状態となり、実質的なベース抵抗を低減
する。これにより出力端子から印加されるノイズ
で誘発される寄生トランジスタTR′1，TR′2によ
るサイイスタ動作を起こり難くし、ラツチアツプ
現象の発生を有効に防止することができる。
なお、中央部の給電部１６，２４は第４図に示
すように両端の給電部１５，１７や２３，２４と
一体に周囲を囲むように形成し、電極の省略化を
図つてもよい。また、中央部に給電部を配設する
ことが困難であつても可及的に中央部に近い位置
に設けるようにすればよい。
すように両端の給電部１５，１７や２３，２４と
一体に周囲を囲むように形成し、電極の省略化を
図つてもよい。また、中央部に給電部を配設する
ことが困難であつても可及的に中央部に近い位置
に設けるようにすればよい。
(1) CMOS回路を構成するPMOSFETと
NMOSFETにおける基板やウエルの電位を、
各MOSFETの周辺部のみでなく中央部若しく
はその近傍にも供給可能とし、かつ夫々には
夫々同一の給電（電位信号）を行なつているの
で、各MOSの全域における基板やウエルの電
位の安定化を向上できる。
NMOSFETにおける基板やウエルの電位を、
各MOSFETの周辺部のみでなく中央部若しく
はその近傍にも供給可能とし、かつ夫々には
夫々同一の給電（電位信号）を行なつているの
で、各MOSの全域における基板やウエルの電
位の安定化を向上できる。
(2) 基板やウエルの電位の安定化を図ることによ
り、寄生トランジスタのベース抵抗の実効値を
低減することができ、これにより出力端子等か
ら印加されるノイズで誘発される寄生トランジ
スタによるサイリスタ動作を起こり難くし、ラ
ツチアツプ現象の発生を防止する。
り、寄生トランジスタのベース抵抗の実効値を
低減することができ、これにより出力端子等か
ら印加されるノイズで誘発される寄生トランジ
スタによるサイリスタ動作を起こり難くし、ラ
ツチアツプ現象の発生を防止する。
(3) PMOSFETやNMOSFETの各全域における
基板やウエルの電位の安定化を達成できるので
特に大電流動作させるCMOS回路におけるラ
ツチアツプ現象の防止に極めて有効となる。
基板やウエルの電位の安定化を達成できるので
特に大電流動作させるCMOS回路におけるラ
ツチアツプ現象の防止に極めて有効となる。
以上、本発明者によつてなされた発明を実施例
に基づき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。たとえば、Ｐ型シリコン基板上にＮ型ウエ
ルを形成し、これらの基板とウエル上に夫々
NMOSFET、PMOSFETを構成したCMOS回
路、或いは単一基板上にＰ型ウエルとＮ型ウエル
を形成してNMOSFETとPMOSFETを構成した
CMOS回路においても同様に実施できる。更に、
ゲート電極を３本以上のくし形に構成したものに
おいても、各ゲート電極間に夫々給電部を配設す
れば同様の効果が得られる。また、中央部への給
電部の配置が困難な場合にも、最も中央部に近い
位値に給電部を設けるようにすればよい。
に基づき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。たとえば、Ｐ型シリコン基板上にＮ型ウエ
ルを形成し、これらの基板とウエル上に夫々
NMOSFET、PMOSFETを構成したCMOS回
路、或いは単一基板上にＰ型ウエルとＮ型ウエル
を形成してNMOSFETとPMOSFETを構成した
CMOS回路においても同様に実施できる。更に、
ゲート電極を３本以上のくし形に構成したものに
おいても、各ゲート電極間に夫々給電部を配設す
れば同様の効果が得られる。また、中央部への給
電部の配置が困難な場合にも、最も中央部に近い
位値に給電部を設けるようにすればよい。
なお、CMOS回路は前述のインバータ回路に
限られるものではなく、NANDあるはＮＲな
ど他の回路構成であつてもよい。
限られるものではなく、NANDあるはＮＲな
ど他の回路構成であつてもよい。
以上の説明では主として本発明者によつてなさ
れた発明をその背景となつた利用分野である単位
CMOS回路に適用した場合について説明したが、
それに限定されるものではなくCMOS RAMや
その他のCMOS製品全般、特に高速動作型の
CMOS製品に適用できる。
れた発明をその背景となつた利用分野である単位
CMOS回路に適用した場合について説明したが、
それに限定されるものではなくCMOS RAMや
その他のCMOS製品全般、特に高速動作型の
CMOS製品に適用できる。
第１図Ａ，Ｂは従来のCMOS回路を有する半
導体装置の平面図と等価的な断面図、第２図Ａ，
Ｂは本発明の一実施例の半導体装置の平面図とそ
BB線断面図、第３図は第２図Ｂの等価的な断面
図、第４図は変形例の平面図である。 １０……シリコン基板、１１……Ｐ型ウエル、
１２……ソース・ドレイン領域、１４……ゲート
電極、１５，１６，１７……給電部、１８ａ〜１
８ｅ……電極、２０……ソース・ドレイン領域、
２２……ゲート電極、２３，２４，２５……給電
部、２６ａ〜２６ｅ……電極。
導体装置の平面図と等価的な断面図、第２図Ａ，
Ｂは本発明の一実施例の半導体装置の平面図とそ
BB線断面図、第３図は第２図Ｂの等価的な断面
図、第４図は変形例の平面図である。 １０……シリコン基板、１１……Ｐ型ウエル、
１２……ソース・ドレイン領域、１４……ゲート
電極、１５，１６，１７……給電部、１８ａ〜１
８ｅ……電極、２０……ソース・ドレイン領域、
２２……ゲート電極、２３，２４，２５……給電
部、２６ａ〜２６ｅ……電極。
Claims (1)
- 【特許請求の範囲】 １ ＰチヤンネルMOSFETとＮチヤンネル
MOSFETとを半導体基板ないしウエル領域上に
形成してCMOS回路を構成してなる半導体装置
において、ゲート電極の平面形状をコの字状と
し、該コの字により囲まれる領域にソース又はド
レイン領域を形成し、前記ゲート電極を挟んで前
記ソース又はドレイン領域に対向する複数のドレ
イン又はソース領域を形成して前記Ｐチヤンネル
MOSFETとＮチヤンネルMOSFETを構成し、
かつ前記コの字状のゲート電極により囲まれる領
域のソース又はドレイン領域を二つに分離しこれ
ら分離されたソース又はドレイン領域の間に前記
半導体基板及びウエル領域への給電部を設け、さ
らに前記ＰチヤンネルMOSFETとＮチヤンネル
MOSFETそれぞれを挟む箇所にも前記半導体基
板及びウエル領域への給電部を設け、前記各給電
部には同一の給電信号を印加し得るように構成し
たことを特徴とする半導体装置。 ２ 前記半導体基板はＮ型で、前記ウエル領域は
Ｐ型であることを特徴とする特許請求の範囲第１
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58229927A JPS60123053A (ja) | 1983-12-07 | 1983-12-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58229927A JPS60123053A (ja) | 1983-12-07 | 1983-12-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60123053A JPS60123053A (ja) | 1985-07-01 |
| JPH0412627B2 true JPH0412627B2 (ja) | 1992-03-05 |
Family
ID=16899914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58229927A Granted JPS60123053A (ja) | 1983-12-07 | 1983-12-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60123053A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2792628B2 (ja) * | 1987-04-03 | 1998-09-03 | テキサス インスツルメンツ インコーポレイテツド | 半導体装置 |
| EP0357410B1 (en) * | 1988-09-01 | 1993-11-03 | Fujitsu Limited | Semiconductor integrated circuit device |
| US5055903A (en) * | 1989-06-22 | 1991-10-08 | Siemens Aktiengesellschaft | Circuit for reducing the latch-up sensitivity of a cmos circuit |
| JP2833291B2 (ja) * | 1991-10-09 | 1998-12-09 | 日本電気株式会社 | Ｃｍｏｓ型半導体集積回路装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117086A (en) * | 1976-03-29 | 1977-10-01 | Sharp Corp | Semiconductor device for touch type switch |
| JPS5357775A (en) * | 1976-11-04 | 1978-05-25 | Mitsubishi Electric Corp | Semiconductor ingegrated circuit device |
| JPS5422780A (en) * | 1977-07-22 | 1979-02-20 | Hitachi Ltd | Complementary misic |
-
1983
- 1983-12-07 JP JP58229927A patent/JPS60123053A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5422780A (en) * | 1977-07-22 | 1979-02-20 | Hitachi Ltd | Complementary misic |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60123053A (ja) | 1985-07-01 |
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