JP2737629B2 - Ｃｍｏｓ構成の出力回路を有する半導体装置 - Google Patents
Ｃｍｏｓ構成の出力回路を有する半導体装置Info
- Publication number
- JP2737629B2 JP2737629B2 JP5336644A JP33664493A JP2737629B2 JP 2737629 B2 JP2737629 B2 JP 2737629B2 JP 5336644 A JP5336644 A JP 5336644A JP 33664493 A JP33664493 A JP 33664493A JP 2737629 B2 JP2737629 B2 JP 2737629B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- field effect
- effect transistor
- insulated gate
- resistance element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ構成の出力回路
を有する半導体装置に係わり、特に出力保護回路として
ＣＭＯＳと出力端子間に保護用抵抗素子を設けた半導体
装置に関する。
を有する半導体装置に係わり、特に出力保護回路として
ＣＭＯＳと出力端子間に保護用抵抗素子を設けた半導体
装置に関する。
【０００２】
【従来の技術】出力回路のＣＭＯＳと出力端子との間に
保護回路としての保護用抵抗素子を設けた従来技術とし
て、特開昭１−２９７８５５号公報に開示されてあるよ
うな半導体装置の断面図を図５（Ａ）に、その保護用抵
抗素子の部分を拡大した断面図を図５（Ｂ）に、その回
路図を図６に示す。
保護回路としての保護用抵抗素子を設けた従来技術とし
て、特開昭１−２９７８５５号公報に開示されてあるよ
うな半導体装置の断面図を図５（Ａ）に、その保護用抵
抗素子の部分を拡大した断面図を図５（Ｂ）に、その回
路図を図６に示す。
【０００３】Ｐチャネル型絶縁ゲート電界効果トランジ
スタ（以下、ＰＭＯＳＴｒ、と称す）５１とＮチャネル
型絶縁ゲート電界効果トランジスタ（以下、ＮＭＯＳＴ
ｒ、と称す）５２とが直列に接続され、両ＭＯＳＴｒの
ゲートは入力節点４２を通して内部回路に接続されて入
力信号ＶINが印加され、両ＭＯＳＴｒのドレイン１３，
１６は保護用抵抗素子６０を介して出力端子４３に接続
されて出力信号ＶOUTを出力する。ＰＭＯＳＴｒ５１の
Ｐ+ 型ソース１２およびＮウエル４のＮ+ 型コンタクト
領域１１は高電位側の電源電圧ライン４１に接続されて
正電位ＶDDに固定し、ＮＭＯＳＴｒ５２のＮ+ 型ソース
１５およびＰ基板１のＰ+ 型コンタクト領域１４は低電
位側の電源電圧ライン４４に接続されて接地電位ＶGND
に固定している。
スタ（以下、ＰＭＯＳＴｒ、と称す）５１とＮチャネル
型絶縁ゲート電界効果トランジスタ（以下、ＮＭＯＳＴ
ｒ、と称す）５２とが直列に接続され、両ＭＯＳＴｒの
ゲートは入力節点４２を通して内部回路に接続されて入
力信号ＶINが印加され、両ＭＯＳＴｒのドレイン１３，
１６は保護用抵抗素子６０を介して出力端子４３に接続
されて出力信号ＶOUTを出力する。ＰＭＯＳＴｒ５１の
Ｐ+ 型ソース１２およびＮウエル４のＮ+ 型コンタクト
領域１１は高電位側の電源電圧ライン４１に接続されて
正電位ＶDDに固定し、ＮＭＯＳＴｒ５２のＮ+ 型ソース
１５およびＰ基板１のＰ+ 型コンタクト領域１４は低電
位側の電源電圧ライン４４に接続されて接地電位ＶGND
に固定している。
【０００４】また、ＰＭＯＳＴｒ５１においては、Ｐ+
型ドレイン１３とＮ型ウエル４の間にＰ+ Ｎ接合の保護
ダイオード５６が形成され、ＮＭＯＳＴｒ５２において
は、Ｎ+ 型ドレイン１６とＰ型基板１の間にＮ+ Ｐ接合
の保護ダイオード５５が形成されている。また、保護用
抵抗素子６０は、Ｎ型ウエル６１とその内に形成された
Ｎ+ 型拡散領域６２から構成され、Ｎ+ 型拡散領域６２
のコンタクト部６８−６９間の抵抗値を利用している。
また、図５（Ｂ）の拡大断面図に、アルミ配線６６，６
７が層間絶縁膜６３に形成したコンタクト孔６４，６５
を通してそれぞれコンタクト部６８，６９に接続してい
る様子を示している。
型ドレイン１３とＮ型ウエル４の間にＰ+ Ｎ接合の保護
ダイオード５６が形成され、ＮＭＯＳＴｒ５２において
は、Ｎ+ 型ドレイン１６とＰ型基板１の間にＮ+ Ｐ接合
の保護ダイオード５５が形成されている。また、保護用
抵抗素子６０は、Ｎ型ウエル６１とその内に形成された
Ｎ+ 型拡散領域６２から構成され、Ｎ+ 型拡散領域６２
のコンタクト部６８−６９間の抵抗値を利用している。
また、図５（Ｂ）の拡大断面図に、アルミ配線６６，６
７が層間絶縁膜６３に形成したコンタクト孔６４，６５
を通してそれぞれコンタクト部６８，６９に接続してい
る様子を示している。
【０００５】図８に示すサージ入力（異常電圧入力）８
０が出力端子４３より入った場合、保護用抵抗素子６０
を介しているために、この異常電圧は電圧降下を生じて
サージ入力の波形は９０のレベルにまで低下し、出力段
を構成するＰＭＯＳＴｒ５１およびＮＭＯＳＴｒ５２に
直接高いレベルのサージ入力８０が印加することを防止
している。また、保護ダイオード５６，５５のＰＮ接合
の部分で更にこのサージを吸収することができる。
０が出力端子４３より入った場合、保護用抵抗素子６０
を介しているために、この異常電圧は電圧降下を生じて
サージ入力の波形は９０のレベルにまで低下し、出力段
を構成するＰＭＯＳＴｒ５１およびＮＭＯＳＴｒ５２に
直接高いレベルのサージ入力８０が印加することを防止
している。また、保護ダイオード５６，５５のＰＮ接合
の部分で更にこのサージを吸収することができる。
【０００６】図７に保護用保護用抵抗素子の他の従来技
術を示す。
術を示す。
【０００７】図７においては選択酸化法（いわゆるＬＯ
ＣＯＳ法）により半導体基板１にその主面３より、例え
ば４００ｎｍ埋設する全体の膜厚が８００ｎｍの厚いシ
リコン酸化膜２で各領域を区画している。保護用保護用
抵抗素子７０は、Ｐ- 型シリコン基板１に形成されたＮ
型ウエル７１と、出力端子４３に接続するＮ+ 型不純物
領域７２と、保護されるＭＯＳＴｒのドレインと接続す
るＮ+ 型不純物領域７３と、両領域７２−７３間上に形
成された基板に一部埋設する厚いシリコン酸化膜２とか
ら構成され、このシリコン酸化膜２の底部を通る電流通
路で保護用抵抗素子の抵抗値が決定される。
ＣＯＳ法）により半導体基板１にその主面３より、例え
ば４００ｎｍ埋設する全体の膜厚が８００ｎｍの厚いシ
リコン酸化膜２で各領域を区画している。保護用保護用
抵抗素子７０は、Ｐ- 型シリコン基板１に形成されたＮ
型ウエル７１と、出力端子４３に接続するＮ+ 型不純物
領域７２と、保護されるＭＯＳＴｒのドレインと接続す
るＮ+ 型不純物領域７３と、両領域７２−７３間上に形
成された基板に一部埋設する厚いシリコン酸化膜２とか
ら構成され、このシリコン酸化膜２の底部を通る電流通
路で保護用抵抗素子の抵抗値が決定される。
【０００８】
【発明が解決しようとする課題】近年のＣＭＯＳ半導体
装置の高速化、微細化に伴い、サリサイド技術（サリサ
イドプロセス）が用いられるようになり、またマージン
の微細化等が問題になってきている。サリサイド技術は
ＭＯＳＴｒの高速化の為にソース、ドレイン等のシリコ
ン基板表面やシリコンゲート電極表面に高融点金属膜を
被着し、熱処理を行うことによりこれら表面にシリサイ
ド薄膜を自己整合的に形成して表面抵抗を下げるプロセ
スである。
装置の高速化、微細化に伴い、サリサイド技術（サリサ
イドプロセス）が用いられるようになり、またマージン
の微細化等が問題になってきている。サリサイド技術は
ＭＯＳＴｒの高速化の為にソース、ドレイン等のシリコ
ン基板表面やシリコンゲート電極表面に高融点金属膜を
被着し、熱処理を行うことによりこれら表面にシリサイ
ド薄膜を自己整合的に形成して表面抵抗を下げるプロセ
スである。
【０００９】高速化のために図５（Ａ）の半導体装置に
サリサイドプロセスを適用すると、基板に一部埋設する
厚いシリコン酸化膜２およびゲート電極の側壁のサイド
ウォ−ル２９によりソース、ドレインとなる各Ｐ+ 型お
よびＮ+ 領域の表面に自己整合的にシリサイド膜３０が
形成され、シリコンゲート電極の上表面にもサイドウォ
−ル２９により自己整合的にシリサイド膜３０が形成さ
れる。
サリサイドプロセスを適用すると、基板に一部埋設する
厚いシリコン酸化膜２およびゲート電極の側壁のサイド
ウォ−ル２９によりソース、ドレインとなる各Ｐ+ 型お
よびＮ+ 領域の表面に自己整合的にシリサイド膜３０が
形成され、シリコンゲート電極の上表面にもサイドウォ
−ル２９により自己整合的にシリサイド膜３０が形成さ
れる。
【００１０】しかしながらこの場合に、保護用抵抗素子
６０の厚いシリコン酸化膜２に区画されて形成されたＮ
+ 型拡散領域６２の表面にもシリサイド膜３０が形成さ
れてしまう。このためにＮ+ 型拡散領域６２の抵抗値
は、その表面に形成されるシリサイド膜３０により表面
抵抗が下がり、あるいは電気的に分離されず、保護用抵
抗素子として十分な動作を保障することが困難になり、
コンタクト部６８−６９間の必要な抵抗値を得る為に
は、広面積のＮ+ 拡散領域６２を必要とし、半導体装置
の集積度が低下してしまう。
６０の厚いシリコン酸化膜２に区画されて形成されたＮ
+ 型拡散領域６２の表面にもシリサイド膜３０が形成さ
れてしまう。このためにＮ+ 型拡散領域６２の抵抗値
は、その表面に形成されるシリサイド膜３０により表面
抵抗が下がり、あるいは電気的に分離されず、保護用抵
抗素子として十分な動作を保障することが困難になり、
コンタクト部６８−６９間の必要な抵抗値を得る為に
は、広面積のＮ+ 拡散領域６２を必要とし、半導体装置
の集積度が低下してしまう。
【００１１】一方図７で示した従来技術では、Ｎ+ 型不
純物領域７２とＮ+ 型不純物領域７３との間に選択酸化
法による基板に一部埋設した厚いシリコン酸化膜２を形
成しているからサリサイドプロセスによる表面抵抗の低
下は防止できる。しかしながらこの厚いシリコン酸化膜
２の端部２’によるマージンが大きくなり、保護用抵抗
素子を形成する大きな面積を必要とする為にやはり高集
積化の障害となる。さらにシリコン酸化膜２の端部２’
においては熱的ストレスが大きく結晶の乱れを生じ、チ
ャージが印加されるとキャリヤがトラップされやすく、
拡散層抵抗に影響を与え保護用抵抗素子として安定した
動作が困難となる。
純物領域７２とＮ+ 型不純物領域７３との間に選択酸化
法による基板に一部埋設した厚いシリコン酸化膜２を形
成しているからサリサイドプロセスによる表面抵抗の低
下は防止できる。しかしながらこの厚いシリコン酸化膜
２の端部２’によるマージンが大きくなり、保護用抵抗
素子を形成する大きな面積を必要とする為にやはり高集
積化の障害となる。さらにシリコン酸化膜２の端部２’
においては熱的ストレスが大きく結晶の乱れを生じ、チ
ャージが印加されるとキャリヤがトラップされやすく、
拡散層抵抗に影響を与え保護用抵抗素子として安定した
動作が困難となる。
【００１２】
【課題を解決するための手段】本発明の特徴は、半導体
基板にＰＭＯＳＴｒとＮＭＯＳＴｒを直列接続して形成
することによりＣＭＯＳを構成し、前記半導体基板に形
成された出力端子と前記ＮＭＯＳＴｒ間に保護回路を構
成する保護用抵抗素子を具備し、保護用抵抗素子は、半
導体基板に形成された拡散層と拡散層の表面上にゲート
絶縁膜を介して形成された固定電位のゲート電極とを有
し、半導体基板にＮＭＯＳＴｒを形成するＰ型ウエル
と、ＰＭＯＳＴｒを形成する第１のＮ型ウエルと、保護
用抵抗素子の拡散層となる第２のＮ型ウエルとが設けら
れているＣＭＯＳ構成の出力回路を有する半導体装置に
おいて、第２のＮ型ウエルはＰ型ウエルと接して設けら
れており、ＮＭＯＳＴｒのＮ型ドレインがＰ型ウエルと
第２のＮ型ウエルに股がって形成され、出力端子に接続
するＮ型不純物領域が第２のＮ型ウエルに形成され、Ｎ
型ドレインとＮ型不純物領域との間の第２のＮ型ウエル
の表面上にゲート電極がゲート絶縁膜を介して形成され
ているＣＭＯＳ構成の出力回路を有する半導体装置にあ
る。
基板にＰＭＯＳＴｒとＮＭＯＳＴｒを直列接続して形成
することによりＣＭＯＳを構成し、前記半導体基板に形
成された出力端子と前記ＮＭＯＳＴｒ間に保護回路を構
成する保護用抵抗素子を具備し、保護用抵抗素子は、半
導体基板に形成された拡散層と拡散層の表面上にゲート
絶縁膜を介して形成された固定電位のゲート電極とを有
し、半導体基板にＮＭＯＳＴｒを形成するＰ型ウエル
と、ＰＭＯＳＴｒを形成する第１のＮ型ウエルと、保護
用抵抗素子の拡散層となる第２のＮ型ウエルとが設けら
れているＣＭＯＳ構成の出力回路を有する半導体装置に
おいて、第２のＮ型ウエルはＰ型ウエルと接して設けら
れており、ＮＭＯＳＴｒのＮ型ドレインがＰ型ウエルと
第２のＮ型ウエルに股がって形成され、出力端子に接続
するＮ型不純物領域が第２のＮ型ウエルに形成され、Ｎ
型ドレインとＮ型不純物領域との間の第２のＮ型ウエル
の表面上にゲート電極がゲート絶縁膜を介して形成され
ているＣＭＯＳ構成の出力回路を有する半導体装置にあ
る。
【００１３】ここで、保護用抵抗素子のゲート電極はＰ
ＭＯＳＴｒのＰ型ソースとともに高電位側の電源電圧に
固定されていることが好ましい。さらに、ＮＭＯＳＴｒ
のＮ型ソースおよびＮ型ドレインならびに保護用抵抗素
子のＮ型不純物領域はＬＤＤ構造となっていることが好
ましい。
ＭＯＳＴｒのＰ型ソースとともに高電位側の電源電圧に
固定されていることが好ましい。さらに、ＮＭＯＳＴｒ
のＮ型ソースおよびＮ型ドレインならびに保護用抵抗素
子のＮ型不純物領域はＬＤＤ構造となっていることが好
ましい。
【００１４】本発明の他の特徴は、半導体基板にＰＭＯ
ＳＴｒとＮＭＯＳＴｒを直列接続して形成することによ
りＣＭＯＳを構成し、半導体基板に形成された出力端子
とＮＭＯＳＴｒおよびＰＭＯＳＴｒとの間に保護回路を
構成する第１および第２の保護用抵抗素子をそれぞれ具
備し、第１及び第２の保護用抵抗素子はそれぞれ半導体
基板に形成された拡散層と拡散層の表面上にゲート絶縁
膜を介して形成された固定電位のゲート電極とを有し、
半導体基板にＮＭＯＳＴｒを形成するＰ型ウエルと、Ｐ
ＭＯＳＴｒを形成する第１のＮ型ウエルと、第１の保護
用抵抗素子の拡散層となる第２のＮ型ウエルと、第２の
保護用抵抗素子の前記拡散層となる第３のＮ型ウエルと
が設けられているＣＭＯＳ構成の出力回路を有する半導
体装置において、第２のＮ型ウエルはＰ型ウエルと接し
て設けられており、ＮＭＯＳＴｒのＮドレインがＰ型ウ
エルと第２のＮ型ウエルに股がって形成され、出力端子
に接続する第１のＮ型不純物領域が第２のＮ型ウエルに
形成され、Ｎ型ドレインと第１のＮ型不純物領域との間
の第２のＮ型ウエルの表面上に前記第１の保護用抵抗素
子のゲート電極がゲート絶縁膜を介して形成され、ＰＭ
ＯＳＴｒのＰ型ドレインに接続する第２のＮ型不純物領
域および出力端子に接続する第３のＮ型不純物領域が第
３のウエルに形成され、第２のＮ型不純物領域と第３の
Ｎ型不純物領域との間の第３のＮ型ウエルの表面上に第
２の保護用抵抗素子のゲート電極がゲート絶縁膜を介し
て形成されているＣＭＯＳ構成の出力回路を有する半導
体装置にある。ここで、第１の保護用抵抗素子のゲート
電極はＰＭＯＳＴｒのＰ型ソースとともに高電位側の電
源電圧に固定されており、第２の保護用抵抗素子のゲー
ト電極はＮＭＯＳＴｒのＮ型ソースとともに低電位側の
電源電圧に固定されていることが好ましい。さらに、Ｎ
ＭＯＳＴｒのＮ型ソースおよびＮ型ドレインならびに保
護用抵抗素子の第１乃至第３のＮ型不純物領域はＬＤＤ
構造となっていることが好ましい。
ＳＴｒとＮＭＯＳＴｒを直列接続して形成することによ
りＣＭＯＳを構成し、半導体基板に形成された出力端子
とＮＭＯＳＴｒおよびＰＭＯＳＴｒとの間に保護回路を
構成する第１および第２の保護用抵抗素子をそれぞれ具
備し、第１及び第２の保護用抵抗素子はそれぞれ半導体
基板に形成された拡散層と拡散層の表面上にゲート絶縁
膜を介して形成された固定電位のゲート電極とを有し、
半導体基板にＮＭＯＳＴｒを形成するＰ型ウエルと、Ｐ
ＭＯＳＴｒを形成する第１のＮ型ウエルと、第１の保護
用抵抗素子の拡散層となる第２のＮ型ウエルと、第２の
保護用抵抗素子の前記拡散層となる第３のＮ型ウエルと
が設けられているＣＭＯＳ構成の出力回路を有する半導
体装置において、第２のＮ型ウエルはＰ型ウエルと接し
て設けられており、ＮＭＯＳＴｒのＮドレインがＰ型ウ
エルと第２のＮ型ウエルに股がって形成され、出力端子
に接続する第１のＮ型不純物領域が第２のＮ型ウエルに
形成され、Ｎ型ドレインと第１のＮ型不純物領域との間
の第２のＮ型ウエルの表面上に前記第１の保護用抵抗素
子のゲート電極がゲート絶縁膜を介して形成され、ＰＭ
ＯＳＴｒのＰ型ドレインに接続する第２のＮ型不純物領
域および出力端子に接続する第３のＮ型不純物領域が第
３のウエルに形成され、第２のＮ型不純物領域と第３の
Ｎ型不純物領域との間の第３のＮ型ウエルの表面上に第
２の保護用抵抗素子のゲート電極がゲート絶縁膜を介し
て形成されているＣＭＯＳ構成の出力回路を有する半導
体装置にある。ここで、第１の保護用抵抗素子のゲート
電極はＰＭＯＳＴｒのＰ型ソースとともに高電位側の電
源電圧に固定されており、第２の保護用抵抗素子のゲー
ト電極はＮＭＯＳＴｒのＮ型ソースとともに低電位側の
電源電圧に固定されていることが好ましい。さらに、Ｎ
ＭＯＳＴｒのＮ型ソースおよびＮ型ドレインならびに保
護用抵抗素子の第１乃至第３のＮ型不純物領域はＬＤＤ
構造となっていることが好ましい。
【００１５】
【実施例】以下図面を参照して本発明を説明する。
【００１６】図１は本発明の第１の実施例の一部回路配
線図を含む断面図であり、図２は第１の実施例の回路図
である。平坦の主面３を有するＰ- 型シリコン基板１に
ＮＭＯＳＴｒ５２を形成するＰ型ウエル５と、ＰＭＯＳ
Ｔｒ５１を形成する第１のＮ型ウエル４と、保護回路と
しての保護用抵抗素子５３の拡散層６となりかつＰ型ウ
エル５と接する第２のＮ型ウエル６とが設けられてい
る。また、選択酸化法（いわゆるＬＯＣＯＳ法）によ
り、平坦な主面３からシリコン基板１内に例えば４００
ｎｍ埋設する全体の膜厚が８００ｎｍの厚いシリコン酸
化膜２で各領域を区画している。
線図を含む断面図であり、図２は第１の実施例の回路図
である。平坦の主面３を有するＰ- 型シリコン基板１に
ＮＭＯＳＴｒ５２を形成するＰ型ウエル５と、ＰＭＯＳ
Ｔｒ５１を形成する第１のＮ型ウエル４と、保護回路と
しての保護用抵抗素子５３の拡散層６となりかつＰ型ウ
エル５と接する第２のＮ型ウエル６とが設けられてい
る。また、選択酸化法（いわゆるＬＯＣＯＳ法）によ
り、平坦な主面３からシリコン基板１内に例えば４００
ｎｍ埋設する全体の膜厚が８００ｎｍの厚いシリコン酸
化膜２で各領域を区画している。
【００１７】ＰＭＯＳＴｒ５１において、基板の主面３
から第１のＮ型ウエル４内にＰ+ 型ソース１２、Ｐ+ 型
ドレイン１３およびＮ+ 型基板コンタクト領域１１が形
成されている。チャネル領域３１上に膜厚３０ｎｍ〜５
０ｎｍのゲート酸化膜２１を介してポリシリコンゲート
電極２２が形成され、ゲート電極２２の両側面にサイド
ウォール絶縁膜２９が形成されている。
から第１のＮ型ウエル４内にＰ+ 型ソース１２、Ｐ+ 型
ドレイン１３およびＮ+ 型基板コンタクト領域１１が形
成されている。チャネル領域３１上に膜厚３０ｎｍ〜５
０ｎｍのゲート酸化膜２１を介してポリシリコンゲート
電極２２が形成され、ゲート電極２２の両側面にサイド
ウォール絶縁膜２９が形成されている。
【００１８】ＮＭＯＳＴｒ５２において、基板の主面３
からＰ型ウエル５内にＮ+ 型ソース１５、Ｎ+ 型ドレイ
ン１６およびＰ+ 型基板コンタクト領域１４が形成され
ている。チャネル領域３２上に膜厚３０ｎｍ〜５０ｎｍ
のゲート酸化膜２３を介してポリシリコンゲート電極２
４が形成され、ゲート電極２４の両側面にサイドウォー
ル絶縁膜２９が形成されている。
からＰ型ウエル５内にＮ+ 型ソース１５、Ｎ+ 型ドレイ
ン１６およびＰ+ 型基板コンタクト領域１４が形成され
ている。チャネル領域３２上に膜厚３０ｎｍ〜５０ｎｍ
のゲート酸化膜２３を介してポリシリコンゲート電極２
４が形成され、ゲート電極２４の両側面にサイドウォー
ル絶縁膜２９が形成されている。
【００１９】保護回路としての保護用抵抗素子５３にお
いて、第２のＮ型ウエル６は第１のＮ型ウエル４と同時
に拡散形成され、抵抗素子の抵抗値を定める第２のＮ型
ウエル６の表面領域３３におけるＮ型不純物濃度は１×
１０15／ｃｍ3 であり、この主面３から抵抗拡散層６で
ある第２のＮ型ウエル６にＮ+ 型不純物領域１７が形成
され、またＮＭＯＳＴｒ５３のＰ型ウエル５に形成され
たＮ+ 型ドレイン１６が第２のＮウエル６内にまで延在
しここでＮ+ 型不純物領域１６として形成されている。
第２のＮ型ウエル６の電流が流れ抵抗体としての機能を
行う表面領域３３上に膜厚１０〜７０ｎｍのゲート酸化
膜２５を介してポリシリコンゲート電極２６が形成され
ている。また、ゲート電極２６の両側面にサイドウォー
ル絶縁膜２９が形成されている。
いて、第２のＮ型ウエル６は第１のＮ型ウエル４と同時
に拡散形成され、抵抗素子の抵抗値を定める第２のＮ型
ウエル６の表面領域３３におけるＮ型不純物濃度は１×
１０15／ｃｍ3 であり、この主面３から抵抗拡散層６で
ある第２のＮ型ウエル６にＮ+ 型不純物領域１７が形成
され、またＮＭＯＳＴｒ５３のＰ型ウエル５に形成され
たＮ+ 型ドレイン１６が第２のＮウエル６内にまで延在
しここでＮ+ 型不純物領域１６として形成されている。
第２のＮ型ウエル６の電流が流れ抵抗体としての機能を
行う表面領域３３上に膜厚１０〜７０ｎｍのゲート酸化
膜２５を介してポリシリコンゲート電極２６が形成され
ている。また、ゲート電極２６の両側面にサイドウォー
ル絶縁膜２９が形成されている。
【００２０】ＰＭＯＳＴｒ５１のＰ+ 型ソース１２およ
びＮ+ 型基板コンタクト領域１１ならびに保護用抵抗素
子５３のゲート電極２６は電源ライン４１に接続されて
高電位側の電源電圧である正電圧ＶDDが供給される。Ｎ
ＭＯＳＴｒ５２のＮ+ 型ソース１５およびＰ+ 型基板コ
ンタクト領域１４は電源ライン４４に接続されて低電位
側の電源電圧である接地電位ＶGND に固定されている。
また、両ＭＯＳＴｒ５１，５２のゲート電極２２，２４
はこのＣＭＯＳの入力節点４２に接続されて内部回路か
らの入力信号ＶINを受けとる。また、ＰＭＯＳＴｒ５１
のＰ+ 型ドレイン１３および保護用抵抗素子５３のＮ+
型領域１７がＣＭＯＳの出力節点であるこの半導体装置
の出力端子４３に接続してＣＭＯＳの出力信号ＶOUT を
アウトプットする。また図２に示す保護ダイオード５６
がＰＭＯＳＴｒ５１のＰ+ 型ドレイン１３とＮ型ウエル
４の間に形成されるＰ+ Ｎ接合により構成され、同様に
保護ダイオード５５がＮＭＯＳＴｒ５２のＮ+ 型ドレイ
ン１６とＰ型ウエル５１の間にに形成されるＮ+ Ｐ接合
により構成されている。
びＮ+ 型基板コンタクト領域１１ならびに保護用抵抗素
子５３のゲート電極２６は電源ライン４１に接続されて
高電位側の電源電圧である正電圧ＶDDが供給される。Ｎ
ＭＯＳＴｒ５２のＮ+ 型ソース１５およびＰ+ 型基板コ
ンタクト領域１４は電源ライン４４に接続されて低電位
側の電源電圧である接地電位ＶGND に固定されている。
また、両ＭＯＳＴｒ５１，５２のゲート電極２２，２４
はこのＣＭＯＳの入力節点４２に接続されて内部回路か
らの入力信号ＶINを受けとる。また、ＰＭＯＳＴｒ５１
のＰ+ 型ドレイン１３および保護用抵抗素子５３のＮ+
型領域１７がＣＭＯＳの出力節点であるこの半導体装置
の出力端子４３に接続してＣＭＯＳの出力信号ＶOUT を
アウトプットする。また図２に示す保護ダイオード５６
がＰＭＯＳＴｒ５１のＰ+ 型ドレイン１３とＮ型ウエル
４の間に形成されるＰ+ Ｎ接合により構成され、同様に
保護ダイオード５５がＮＭＯＳＴｒ５２のＮ+ 型ドレイ
ン１６とＰ型ウエル５１の間にに形成されるＮ+ Ｐ接合
により構成されている。
【００２１】また、ＮＭＯＳＴｒ５２のＮ+ 型ドレイン
１６（Ｎ+ 型拡散領域１６の図で左側）およびＮ+ 型ソ
ース１５にはそれぞれＮ- 型領域１６’およびＮ- 型領
域１５’が接続形成されてＬＤＤ構造となっており、保
護用抵抗素子５３のＮ+ 型不純物領域１７およびＮ+ 型
不純物領域１６（Ｎ+ 型拡散領域１６の図で右側）にも
それぞれＮ- 型領域１７’およびＮ- 型領域１６’が接
続形成されてＬＤＤ構造となっており、これにより濃度
をなめらかにしてこの箇所にかかる電界を緩和してい
る。このＮ+ 型不純物領域やＮ+ 型ソース、ドレインは
同時に形成されＮ型の表面不純物濃度は５×１０20／ｃ
ｍ3 であり、ＬＤＤを構成するＮ- 型領域の表面不純物
濃度は１×１０17／ｃｍ3 となっている。
１６（Ｎ+ 型拡散領域１６の図で左側）およびＮ+ 型ソ
ース１５にはそれぞれＮ- 型領域１６’およびＮ- 型領
域１５’が接続形成されてＬＤＤ構造となっており、保
護用抵抗素子５３のＮ+ 型不純物領域１７およびＮ+ 型
不純物領域１６（Ｎ+ 型拡散領域１６の図で右側）にも
それぞれＮ- 型領域１７’およびＮ- 型領域１６’が接
続形成されてＬＤＤ構造となっており、これにより濃度
をなめらかにしてこの箇所にかかる電界を緩和してい
る。このＮ+ 型不純物領域やＮ+ 型ソース、ドレインは
同時に形成されＮ型の表面不純物濃度は５×１０20／ｃ
ｍ3 であり、ＬＤＤを構成するＮ- 型領域の表面不純物
濃度は１×１０17／ｃｍ3 となっている。
【００２２】また 高速化のためにサリサイドプロセス
を適用して、主面から基板に一部埋設する厚いシリコン
酸化膜２およびゲート電極の側壁のサイドウォ−ル２９
によりソース、ドレイン等となる各Ｐ+ 型およびＮ+ 領
域の表面に自己整合的にシリサイド膜３０が形成され、
シリコンゲート電極の上表面にもサイドウォ−ル２９に
より自己整合的にシリサイド膜３０が形成されている。
を適用して、主面から基板に一部埋設する厚いシリコン
酸化膜２およびゲート電極の側壁のサイドウォ−ル２９
によりソース、ドレイン等となる各Ｐ+ 型およびＮ+ 領
域の表面に自己整合的にシリサイド膜３０が形成され、
シリコンゲート電極の上表面にもサイドウォ−ル２９に
より自己整合的にシリサイド膜３０が形成されている。
【００２３】この第１の実施例では、ＰＭＯＳＴｒ５１
とＮＭＯＳＴｒ５２のうち、ＮＭＯＳＴｒ５２のドレイ
ン１６と出力端子４３との間のみに保護用の保護用抵抗
素子５３が設けられ、ＰＭＯＳＴｒ５１のドレイン１３
は保護用の保護用抵抗素子を通さないで直接出力端子４
３に接続している。この理由は、ＮＭＯＳＴｒの多数キ
ャリアは電子で、そのモビリティは大きくスナップバッ
クに入りＰウエルの電位（サブの電位）が上がりＥＳＤ
耐圧が低下しやすいが、一方、ＰＭＯＳＴｒではホール
が多数キャリアの為、スナップバックに入らないのでＥ
ＳＤに関してはＮＭＯＳＴｒよりも強くなっているから
である。
とＮＭＯＳＴｒ５２のうち、ＮＭＯＳＴｒ５２のドレイ
ン１６と出力端子４３との間のみに保護用の保護用抵抗
素子５３が設けられ、ＰＭＯＳＴｒ５１のドレイン１３
は保護用の保護用抵抗素子を通さないで直接出力端子４
３に接続している。この理由は、ＮＭＯＳＴｒの多数キ
ャリアは電子で、そのモビリティは大きくスナップバッ
クに入りＰウエルの電位（サブの電位）が上がりＥＳＤ
耐圧が低下しやすいが、一方、ＰＭＯＳＴｒではホール
が多数キャリアの為、スナップバックに入らないのでＥ
ＳＤに関してはＮＭＯＳＴｒよりも強くなっているから
である。
【００２４】しかしＰＭＯＳＴｒに対しても保護用の保
護用抵抗素子を適用した方がより信頼性が向上する。し
たがって本発明の第２の実施例としてＰＭＯＳＴｒにも
ＮＭＯＳＴｒと同様に保護用の保護用抵抗素子を適用し
た場合を説明する。
護用抵抗素子を適用した方がより信頼性が向上する。し
たがって本発明の第２の実施例としてＰＭＯＳＴｒにも
ＮＭＯＳＴｒと同様に保護用の保護用抵抗素子を適用し
た場合を説明する。
【００２５】図３は本発明の第２の実施例の一部回路配
線図を含む断面図であり、図４は第２の実施例の回路図
である。尚、図３および図４において図１および図２と
同一もしくは類似の箇所は同じ符号で示してあるから重
複する説明は省略する。
線図を含む断面図であり、図４は第２の実施例の回路図
である。尚、図３および図４において図１および図２と
同一もしくは類似の箇所は同じ符号で示してあるから重
複する説明は省略する。
【００２６】図３において、ＰＭＯＳＴｒ５１を保護す
る保護用抵抗素子５４の拡散層７となる第３のＮ型ウエ
ル７が設けられている。
る保護用抵抗素子５４の拡散層７となる第３のＮ型ウエ
ル７が設けられている。
【００２７】この保護用の保護用抵抗素子５４におい
て、第３のＮ型ウエル７は第１および第２のＮ型ウエル
４および６と同時に拡散形成され、その表面領域３４に
おけるＮ型不純濃度は１×１０15／ｃｍ3 であり、この
主面３から抵抗拡散層７である第３のＮ型ウエル７内に
Ｎ+ 型不純物領域１８および１９が形成されている。第
３のＮ型ウエル７の電流が流れ抵抗体としての機能を行
う表面領域３４上に膜厚１０〜７０ｎｍのゲート酸化膜
２７を介してポリシリコンゲート電極２８形成されてい
る。ゲート電極２８の両側面にサイドウォール絶縁膜２
９が形成されている。Ｎ+ 型不純物領域１８は出力端子
４３に接続され、ＰＭＯＳＴｒ５１のＰ+型ドレイン１
３は出力端子４３に接続しないで保護用抵抗素子５４の
Ｎ+ 型不純物領域１９と接続している。またこの保護用
抵抗素子５４のゲート電極２８は電源ライン４４に接続
されて低電位側の電源電圧である接地電位ＶGND に固定
されている。さらに他の領域表面上と同様にこの保護用
抵抗素子５４の各領域表面上にもサリサイドプロセスに
よるシリサイド膜３０が形成され、また他のＮ+ 型不純
物領域やＮ+ 型ソース、ドレインと同時に形成されたＮ
+ 型不純物領域１８および１９に表面不純物濃度は５×
１０20／ｃｍ3 であり、他のＮ- 型領域１５’，１６’
および１７’と同時に形成され表面不純物濃度が１×１
０17／ｃｍ3 のＮ- 型領域１８’および１９’か接続形
成されてＬＤＤ構造となっている。
て、第３のＮ型ウエル７は第１および第２のＮ型ウエル
４および６と同時に拡散形成され、その表面領域３４に
おけるＮ型不純濃度は１×１０15／ｃｍ3 であり、この
主面３から抵抗拡散層７である第３のＮ型ウエル７内に
Ｎ+ 型不純物領域１８および１９が形成されている。第
３のＮ型ウエル７の電流が流れ抵抗体としての機能を行
う表面領域３４上に膜厚１０〜７０ｎｍのゲート酸化膜
２７を介してポリシリコンゲート電極２８形成されてい
る。ゲート電極２８の両側面にサイドウォール絶縁膜２
９が形成されている。Ｎ+ 型不純物領域１８は出力端子
４３に接続され、ＰＭＯＳＴｒ５１のＰ+型ドレイン１
３は出力端子４３に接続しないで保護用抵抗素子５４の
Ｎ+ 型不純物領域１９と接続している。またこの保護用
抵抗素子５４のゲート電極２８は電源ライン４４に接続
されて低電位側の電源電圧である接地電位ＶGND に固定
されている。さらに他の領域表面上と同様にこの保護用
抵抗素子５４の各領域表面上にもサリサイドプロセスに
よるシリサイド膜３０が形成され、また他のＮ+ 型不純
物領域やＮ+ 型ソース、ドレインと同時に形成されたＮ
+ 型不純物領域１８および１９に表面不純物濃度は５×
１０20／ｃｍ3 であり、他のＮ- 型領域１５’，１６’
および１７’と同時に形成され表面不純物濃度が１×１
０17／ｃｍ3 のＮ- 型領域１８’および１９’か接続形
成されてＬＤＤ構造となっている。
【００２８】このような構成により、ＮＭＯＳＴｒだけ
でなくＰＭＯＳＴｒも保護用抵抗素子により保護される
こととなる。
でなくＰＭＯＳＴｒも保護用抵抗素子により保護される
こととなる。
【００２９】
【発明の効果】以上説明したように本発明によれば、出
力端子に外部からサージ電圧が印加された場合に、ＣＭ
ＯＳを構成するＭＯＳＴｒの静電破壊を防止するために
ＭＯＳＴｒのドレインに直列接続された保護用抵抗素子
は、半導体基板に形成された拡散層と拡散層の表面上に
ゲート絶縁膜を介して形成された固定電位のゲート電極
とを有している。したがってＣＭＯＳの高速化のために
サリサイドプロセスを用いても保護用抵抗素子の拡散層
の表面領域上にはゲート電極構造が設けられているから
この表面領域にシリサイド膜は形成されない。これによ
り表面領域における抵抗値の不所望な低下を回避するこ
とができ、サージ電圧の波高を低減するのに十分な所定
の抵抗値を小面積の拡散層で得ることができる。また、
保護用抵抗素子の拡散層の表面領域上には、１０ｎｍ〜
７０ｎｍの薄いゲ−ト絶縁膜が形成されており、選択酸
化法で形成された素子領域分離用の厚い酸化膜は形成さ
れていない。したがってこの厚い酸化膜の端部のマージ
ンが削減され（例えば、片側０．５μｍのマージンが０
になる）高集積化を可能にする。また、この厚い酸化膜
の端部における結晶の乱れによるキャリヤのトラップの
不都合の問題が発生しない。
力端子に外部からサージ電圧が印加された場合に、ＣＭ
ＯＳを構成するＭＯＳＴｒの静電破壊を防止するために
ＭＯＳＴｒのドレインに直列接続された保護用抵抗素子
は、半導体基板に形成された拡散層と拡散層の表面上に
ゲート絶縁膜を介して形成された固定電位のゲート電極
とを有している。したがってＣＭＯＳの高速化のために
サリサイドプロセスを用いても保護用抵抗素子の拡散層
の表面領域上にはゲート電極構造が設けられているから
この表面領域にシリサイド膜は形成されない。これによ
り表面領域における抵抗値の不所望な低下を回避するこ
とができ、サージ電圧の波高を低減するのに十分な所定
の抵抗値を小面積の拡散層で得ることができる。また、
保護用抵抗素子の拡散層の表面領域上には、１０ｎｍ〜
７０ｎｍの薄いゲ−ト絶縁膜が形成されており、選択酸
化法で形成された素子領域分離用の厚い酸化膜は形成さ
れていない。したがってこの厚い酸化膜の端部のマージ
ンが削減され（例えば、片側０．５μｍのマージンが０
になる）高集積化を可能にする。また、この厚い酸化膜
の端部における結晶の乱れによるキャリヤのトラップの
不都合の問題が発生しない。
【００３０】さらに保護用抵抗素子のゲート電極を固定
電位に維持することにより、抵抗値が安定した保護用抵
抗素子となる。すなわち一般の保護用抵抗素子の拡散層
表面上には、層間絶縁膜やパッシベーション膜等の何ら
かの絶縁膜が形成される。この場合、拡散層の電子（拡
散層がＮ型のとき）がシリコン酸化膜等の絶縁膜にトラ
ップされ、これにより抵抗値を定める拡散層の表面領域
を流れる電流が変化してしまい出力特性が変動してしま
う。これに対して本発明では、ゲート絶縁膜上にゲート
電極を形成しこのゲート電極を、例えば正電位のＶDDに
固定しているためにこのような不都合は発生しない。そ
して本発明のゲート絶縁膜の膜厚は上記不都合が発生し
ない条件とゲート電極−拡散層間の絶縁耐圧とから定め
られ、実際の製品における設計としては１０ｎｍ〜７０
ｎｍの範囲から決定するのが好ましい。
電位に維持することにより、抵抗値が安定した保護用抵
抗素子となる。すなわち一般の保護用抵抗素子の拡散層
表面上には、層間絶縁膜やパッシベーション膜等の何ら
かの絶縁膜が形成される。この場合、拡散層の電子（拡
散層がＮ型のとき）がシリコン酸化膜等の絶縁膜にトラ
ップされ、これにより抵抗値を定める拡散層の表面領域
を流れる電流が変化してしまい出力特性が変動してしま
う。これに対して本発明では、ゲート絶縁膜上にゲート
電極を形成しこのゲート電極を、例えば正電位のＶDDに
固定しているためにこのような不都合は発生しない。そ
して本発明のゲート絶縁膜の膜厚は上記不都合が発生し
ない条件とゲート電極−拡散層間の絶縁耐圧とから定め
られ、実際の製品における設計としては１０ｎｍ〜７０
ｎｍの範囲から決定するのが好ましい。
【図１】本発明の第１の実施例の一部回路配線図を含む
断面図である。
断面図である。
【図２】図１の回路図である。
【図３】本発明の第２の実施例の一部回路配線図を含む
断面図である。
断面図である。
【図４】図３の回路図である。
【図５】従来技術を示す図であり、（Ａ）は保護用抵抗
素子とＣＭＯＳとを示す断面図、（Ｂ）は（Ａ）の保護
用抵抗素子を拡大して示した断面図である。
素子とＣＭＯＳとを示す断面図、（Ｂ）は（Ａ）の保護
用抵抗素子を拡大して示した断面図である。
【図６】図５の回路図である。
【図７】他の従来技術の保護用抵抗素子を示す断面図で
ある。
ある。
【図８】サージ電圧波形を示す図である。
１ Ｐ- 型シリコン基板 ２ 基板の主面より一部埋設する厚いシリコン酸化膜 ２’ 厚いシリコン酸化膜の端部 ３ シリコン基板の主面 ４ Ｎ型ウエル（第１のＮ型ウエル） ５ Ｐ型ウエル ６ 保護用抵抗素子の拡散層（第２のＮ型ウエル） ７ 保護用抵抗素子の拡散層（第３のＮ型ウエル） １１ Ｎ+ 型基板コンタクト領域 １２ Ｐ+ 型ソース １３ Ｐ+ 型ドレイン １４ Ｐ+ 型基板コンタクト領域 １５ Ｎ+ 型ソース １５’，１６’，１７’，１８’，１９’ Ｎ- 型領
域 １６ Ｎ+ 型ドレイン（Ｎ+ 型不純物領域） １７，１８，１９ Ｎ+ 型不純物領域 ２１，２３ ゲート酸化膜 ２２，２４ ゲート電極 ２５，２７ 保護用抵抗素子のゲート絶縁膜 ２６，２８ 保護用抵抗素子のゲート電極 ２９ サイドウォール絶縁膜 ３０ シリサイド膜 ３１，３２ チャネル領域 ３３，３４ 保護用抵抗素子の拡散層の表面領域 ４１ ＶDD電源ライン ４２ 入力節点 ４３ 出力端子 ４４ ＶGND 電源ライン ５１ ＰＭＯＳＴｒ ５２ ＮＭＯＳＴｒ ５３，５４ 保護用抵抗素子 ５５，５６ 保護ダイオード ６０ 保護用抵抗素子 ６１ Ｎ型ウエル ６２ Ｎ+ 型拡散領域 ６３ 層間絶縁膜 ６４，６５ コンタクト孔 ６６，６７ アルミ配線 ６８，６９ コンタクト部 ７０ 保護用抵抗素子 ７１ Ｎ型ウエル ７２，７３ Ｎ+ 型不純物領域 ８０ 出力端子に入力したサージ電圧の波形 ９０ 保護用抵抗素子を通過したサージ電圧の波形
域 １６ Ｎ+ 型ドレイン（Ｎ+ 型不純物領域） １７，１８，１９ Ｎ+ 型不純物領域 ２１，２３ ゲート酸化膜 ２２，２４ ゲート電極 ２５，２７ 保護用抵抗素子のゲート絶縁膜 ２６，２８ 保護用抵抗素子のゲート電極 ２９ サイドウォール絶縁膜 ３０ シリサイド膜 ３１，３２ チャネル領域 ３３，３４ 保護用抵抗素子の拡散層の表面領域 ４１ ＶDD電源ライン ４２ 入力節点 ４３ 出力端子 ４４ ＶGND 電源ライン ５１ ＰＭＯＳＴｒ ５２ ＮＭＯＳＴｒ ５３，５４ 保護用抵抗素子 ５５，５６ 保護ダイオード ６０ 保護用抵抗素子 ６１ Ｎ型ウエル ６２ Ｎ+ 型拡散領域 ６３ 層間絶縁膜 ６４，６５ コンタクト孔 ６６，６７ アルミ配線 ６８，６９ コンタクト部 ７０ 保護用抵抗素子 ７１ Ｎ型ウエル ７２，７３ Ｎ+ 型不純物領域 ８０ 出力端子に入力したサージ電圧の波形 ９０ 保護用抵抗素子を通過したサージ電圧の波形
Claims (6)
- 【請求項１】 半導体基板にＰチャネル型絶縁ゲート電
界効果トランジスタとＮチャネル型絶縁ゲート電界効果
トランジスタを直列接続して形成することによりＣＭＯ
Ｓを構成し、前記半導体基板に形成された出力端子と前
記Ｎチャネル型絶縁ゲート電界効果トランジスタ間に保
護回路を構成する保護用抵抗素子を具備し、前記保護用
抵抗素子は、前記半導体基板に形成された拡散層と前記
拡散層の表面上にゲート絶縁膜を介して形成された固定
電位のゲート電極とを有し、前記半導体基板に前記Ｎチ
ャネル型絶縁ゲート電界効果トランジスタを形成するＰ
型ウエルと、前記Ｐチャネル型絶縁ゲート電界効果トラ
ンジスタを形成する第１のＮ型ウエルと、前記保護用抵
抗素子の前記拡散層となる第２のＮ型ウエルとが設けら
れているＣＭＯＳ構成の出力回路を有する半導体装置に
おいて、前記第２のＮ型ウエルは前記Ｐ型ウエルと接し
て設けられており、前記Ｎチャネル型絶縁ゲート電界効
果トランジスタのＮ型ドレインが前記Ｐ型ウエルと前記
第２のＮ型ウエルに股がって形成され、前記出力端子に
接続するＮ型不純物領域が前記第２のＮ型ウエルに形成
され、前記Ｎ型ドレインと前記Ｎ型不純物領域との間の
前記第２のＮ型ウエルの表面上に前記ゲート電極がゲー
ト絶縁膜を介して形成されていることを特徴とするＣＭ
ＯＳ構成の出力回路を有する半導体装置。 - 【請求項２】 前記保護用抵抗素子の前記ゲート電極は
前記Ｐチャネル型絶縁ゲート電界効果トランジスタのＰ
型ソースとともに高電位側の電源電圧に固定されている
ことを特徴とする請求項１に記載のＣＭＯＳ構成の出力
回路を有する半導体装置。 - 【請求項３】 前記前記Ｎチャネル型絶縁ゲート電界効
果トランジスタのＮ型ソースおよびＮ型ドレインならび
に前記保護用抵抗素子のＮ型不純物領域はＬＤＤ構造と
なっていることを特徴とする請求項１に記載のＣＭＯＳ
構成の出力回路を有する半導体装置。 - 【請求項４】 半導体基板にＰチャネル型絶縁ゲート電
界効果トランジスタとＮチャネル型絶縁ゲート電界効果
トランジスタを直列接続して形成することによりＣＭＯ
Ｓを構成し、前記半導体基板に形成された出力端子と前
記Ｎチャネル型絶縁ゲート電界効果トランジスタおよび
前記Ｐチャネル型絶縁ゲート電界効果 トランジスタ間に
保護回路を構成する第１および第２の保護用抵抗素子を
それぞれ具備し、前記第１及び第２の保護用抵抗素子は
それぞれ前記半導体基板に形成された拡散層と前記拡散
層の表面上にゲート絶縁膜を介して形成された固定電位
のゲート電極とを有し、前記半導体基板に前記Ｎチャネ
ル型絶縁ゲート電界効果トランジスタを形成するＰ型ウ
エルと、前記Ｐチャネル型絶縁ゲート電界効果トランジ
スタを形成する第１のＮ型ウエルと、前記第１の保護用
抵抗素子の前記拡散層となる第２のＮ型ウエルと、前記
第２の保護用抵抗素子の前記拡散層となる第３のＮ型ウ
エルとが設けられているＣＭＯＳ構成の出力回路を有す
る半導体装置において、前記第２のＮ型ウエルは前記Ｐ
型ウエルと接して設けられており、前記Ｎチャネル型絶
縁ゲート電界効果トランジスタのＮ型ドレインが前記Ｐ
型ウエルと前記第２のＮ型ウエルに股がって形成され、
前記出力端子に接続する第１のＮ型不純物領域が前記第
２のＮ型ウエルに形成され、前記Ｎ型ドレインと前記第
１のＮ型不純物領域との間の前記第２のＮ型ウエルの表
面上に前記第１の保護用抵抗素子のゲート電極がゲート
絶縁膜を介して形成され、前記Ｐチャネル型絶縁ゲート
電界効果トランジスタのＰ型ドレインに接続する第２の
Ｎ型不純物領域および前記出力端子に接続する第３のＮ
型不純物領域が前記第３のウエルに形成され、前記第２
のＮ型不純物領域と前記第３のＮ型不純物領域との間の
前記第３のＮ型ウエルの表面上に前記第２の保護用抵抗
素子のゲート電極がゲート絶縁膜を介して形成されてい
ることを特徴とするＣＭＯＳ構成の出力回路を有する半
導体装置。 - 【請求項５】 前記第１の保護用抵抗素子の前記ゲート
電極は前記Ｐチャネル型絶縁ゲート電界効果トランジス
タのＰ型ソースとともに高電位側の電源電圧に固定され
ており、前記第２の保護用抵抗素子の前記ゲート電極は
前記Ｎチャネル型絶縁ゲート電界効果トランジスタのＮ
型ソースとともに低電位側の電源電圧に固定されている
ことを特徴とする請求項４に記載のＣＭＯＳ構成の出力
回路を有する半導体装置。 - 【請求項６】 前記前記Ｎチャネル型絶縁ゲート電界効
果トランジスタのＮ型ソースおよびＮ型ドレインならび
に前記保護用抵抗素子の第１乃至第３のＮ型不純物領域
はＬＤＤ構造となっていることを特徴とする請求項４に
記載のＣＭＯ Ｓ構成の出力回路を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336644A JP2737629B2 (ja) | 1993-12-28 | 1993-12-28 | Ｃｍｏｓ構成の出力回路を有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336644A JP2737629B2 (ja) | 1993-12-28 | 1993-12-28 | Ｃｍｏｓ構成の出力回路を有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202009A JPH07202009A (ja) | 1995-08-04 |
| JP2737629B2 true JP2737629B2 (ja) | 1998-04-08 |
Family
ID=18301301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5336644A Expired - Fee Related JP2737629B2 (ja) | 1993-12-28 | 1993-12-28 | Ｃｍｏｓ構成の出力回路を有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737629B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3169844B2 (ja) | 1996-12-11 | 2001-05-28 | 日本電気株式会社 | 半導体装置 |
| JP3102391B2 (ja) | 1997-10-27 | 2000-10-23 | 日本電気株式会社 | 半導体集積回路 |
| JP4390465B2 (ja) | 2003-03-12 | 2009-12-24 | Ｎｅｃエレクトロニクス株式会社 | 抵抗素子、半導体装置及びそれらの製造方法 |
| JP5322758B2 (ja) * | 2009-04-27 | 2013-10-23 | ルネサスエレクトロニクス株式会社 | 出力回路 |
| JP6012361B2 (ja) * | 2012-09-20 | 2016-10-25 | 株式会社メガチップス | 過電圧保護回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6085553A (ja) * | 1983-10-17 | 1985-05-15 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6143464A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 半導体装置 |
| JPH03238919A (ja) * | 1990-02-15 | 1991-10-24 | Nec Corp | 出力回路 |
-
1993
- 1993-12-28 JP JP5336644A patent/JP2737629B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202009A (ja) | 1995-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3608456B2 (ja) | Ｓｏｉ構造のｍｉｓ電界効果トランジスタの製造方法 | |
| JP4122203B2 (ja) | 半導体装置の静電荷放電回路構造体 | |
| US6734502B2 (en) | Field effect transistor circuitry | |
| US5751042A (en) | Internal ESD protection circuit for semiconductor devices | |
| US6306695B1 (en) | Modified source side inserted anti-type diffusion ESD protection device | |
| US5985722A (en) | Method of fabricating electrostatic discharge device | |
| US5898206A (en) | Semiconductor device | |
| US6611027B2 (en) | Protection transistor with improved edge structure | |
| US6670678B2 (en) | Semiconductor device having ESD protective transistor | |
| US6191454B1 (en) | Protective resistance element for a semiconductor device | |
| JP2839375B2 (ja) | 半導体集積回路装置 | |
| JP2737629B2 (ja) | Ｃｍｏｓ構成の出力回路を有する半導体装置 | |
| JP2001035935A (ja) | 半導体装置 | |
| JP3415401B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP4295370B2 (ja) | 半導体素子 | |
| JP3119902B2 (ja) | 半導体装置およびその製造方法 | |
| JP2753301B2 (ja) | 半導体集積回路装置 | |
| JP2003179226A (ja) | 半導体集積回路装置 | |
| JPH10333756A (ja) | 電子装置並びにその電子装置を有する電子スイッチ装置及びその製造方法 | |
| JPH08316426A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JPS61174672A (ja) | 縦型ｍｏｓトランジスタ | |
| JP3187773B2 (ja) | 入力保護素子を備えた半導体装置 | |
| JPH09191054A (ja) | Ｃｍｏｓトランジスタ | |
| JP2546179B2 (ja) | 半導体装置 | |
| JPH0243347B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971209 |
|
| LAPS | Cancellation because of no payment of annual fees |