JPS6085553A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6085553A JPS6085553A JP58192393A JP19239383A JPS6085553A JP S6085553 A JPS6085553 A JP S6085553A JP 58192393 A JP58192393 A JP 58192393A JP 19239383 A JP19239383 A JP 19239383A JP S6085553 A JPS6085553 A JP S6085553A
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- JP
- Japan
- Prior art keywords
- semiconductor
- region
- integrated circuit
- gate
- semiconductor region
- Prior art date
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体集積回路に適用して特に有効な技術に関
するもので−たとえば．ＣＭＯＳＩＣのゲート保護回路
に利用して有効な技術に関するものである。
するもので−たとえば．ＣＭＯＳＩＣのゲート保護回路
に利用して有効な技術に関するものである。
ＣＭＯＳＩＣに於では、ゲート保護の目的で、−ｔなわ
ち、ＩＣの外部端子（入力端子）に加わる摩擦静電気に
基づくサージ電圧にかかわらずに信号入力用のＭＩＳＦ
Ｅ’？７）ゲート絶縁膜に加わる電圧をその破壊耐圧以
下に制限するために・入力端子と信号入力用のＭＩＳＦ
ＥＴのゲート電極と０１間に多結晶Ｓｔ低抵抗いしは拡
散抵抗を縦続した構成が提案されている。しかしながら
、ＩＣデバイス・プロセスにおーては・拡散層及び配線
層（多結晶Ｓｉ・各種のシリサイド材料、高融点金属な
ど）のシート抵抗は増々低下する傾向にある。
ち、ＩＣの外部端子（入力端子）に加わる摩擦静電気に
基づくサージ電圧にかかわらずに信号入力用のＭＩＳＦ
Ｅ’？７）ゲート絶縁膜に加わる電圧をその破壊耐圧以
下に制限するために・入力端子と信号入力用のＭＩＳＦ
ＥＴのゲート電極と０１間に多結晶Ｓｔ低抵抗いしは拡
散抵抗を縦続した構成が提案されている。しかしながら
、ＩＣデバイス・プロセスにおーては・拡散層及び配線
層（多結晶Ｓｉ・各種のシリサイド材料、高融点金属な
ど）のシート抵抗は増々低下する傾向にある。
この場合、シート抵抗の低い層によって、ゲート保護用
抵抗を形成しようとすると、従来と同じ抵抗値にする為
には多大の素子面積が必要となり・高密度化への大きな
障害となることが不発明者によって明らかにされた。
抵抗を形成しようとすると、従来と同じ抵抗値にする為
には多大の素子面積が必要となり・高密度化への大きな
障害となることが不発明者によって明らかにされた。
本発明の一つの目的は、占有面積の小さいＭＩＳＦＥＴ
集積回路用ゲート保膜回路を提供することにある。
集積回路用ゲート保膜回路を提供することにある。
本発明の一つの目的は、素子サイズが小さくＣＭＯＳＩ
Ｃで利用しやすい高抵抗素子を提供することにある。
Ｃで利用しやすい高抵抗素子を提供することにある。
本発明の一つの目的は、高抵抗でかつクランプ電圧の低
い保護素子を提供することにある。
い保護素子を提供することにある。
本発明の一つの目的は、外部からのサージ電圧によるラ
ッチアップの発生を防止できるゲート保護回路を提供す
ることにある。
ッチアップの発生を防止できるゲート保護回路を提供す
ることにある。
本発明の一つの目的は、サージ電圧による保護素子自体
のゲート破壊に強いゲート保護回路を提供することにあ
る。
のゲート破壊に強いゲート保護回路を提供することにあ
る。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。
本明細書の記述および添付図面から明らかになるであろ
う。
本願において開示さわる発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、ジャンクションＦＥＴ （以下Ｊ−ＦＥＴと
称する）をＭＩＳＦＥＴ集積回路のゲート保護抵抗とす
ることによって、高集積密度のＭＩＳ Ｆ’ＥＴ半導体
装置を提供するものである。
称する）をＭＩＳＦＥＴ集積回路のゲート保護抵抗とす
ることによって、高集積密度のＭＩＳ Ｆ’ＥＴ半導体
装置を提供するものである。
実施例に従って本発明の説明を行なう●第１図は本発明
の第１の実施例の半導体集積回路の断面概略図である。
の第１の実施例の半導体集積回路の断面概略図である。
同図においては、ｌはＮ型Ｓｔ 基板、２はＰ型ウエル
領域、３はゲート保護用ＪＰＥＴとして用いられるＰ型
ウエル領域、４はＪＦＥＴのゲート拡散層として用いら
れるＮＷ拡散領域（本実施例では，たとえば、Ｎ型ＭＩ
ＳＦＥＴのソースΦドレイン拡散と同時につくられる。
領域、３はゲート保護用ＪＰＥＴとして用いられるＰ型
ウエル領域、４はＪＦＥＴのゲート拡散層として用いら
れるＮＷ拡散領域（本実施例では，たとえば、Ｎ型ＭＩ
ＳＦＥＴのソースΦドレイン拡散と同時につくられる。
）、５はＰ型ＭＩＳＦ’ＥＴ，６はＮ型ＭＩＳＦＥＴ。
７は外部端子・８は保護ダイオード用Ｎ型領域を示す。
第２図シま、第１図のＪＰＥＴ部分の上面図である。同
図においては、第１図と同一の部分については、同じ記
号及び数字を用いて表わしである。
図においては、第１図と同一の部分については、同じ記
号及び数字を用いて表わしである。
本実施例におけるゲート保護動作を以下に説明する。第
１図において、入力端子７と基板ｌの間にサージ電圧が
印加された場合を説明する。ここでは、最も重要な、Ｐ
型抵抗領域３と基板１の間が、逆バイアスされる場合を
論じる。入力保護抵抗３と基板１間の電圧が上昇すると
、Ｎ型拡散領域４とＰ型拡散領域３間で空乏層が広がり
ＦＥＴ５．６のゲートへの電流供給を低減させる。Ｎ＋
拡散領域４の端部（第１崗断面図）のブレークダウン電
圧以上に入力電圧の値が達すると、当該部分がブレーク
・ダウンしてゲート電極への過大電圧の印加を阻止する
。
１図において、入力端子７と基板ｌの間にサージ電圧が
印加された場合を説明する。ここでは、最も重要な、Ｐ
型抵抗領域３と基板１の間が、逆バイアスされる場合を
論じる。入力保護抵抗３と基板１間の電圧が上昇すると
、Ｎ型拡散領域４とＰ型拡散領域３間で空乏層が広がり
ＦＥＴ５．６のゲートへの電流供給を低減させる。Ｎ＋
拡散領域４の端部（第１崗断面図）のブレークダウン電
圧以上に入力電圧の値が達すると、当該部分がブレーク
・ダウンしてゲート電極への過大電圧の印加を阻止する
。
本実施例においては、ゲート保護抵抗のＰ型領域３とＰ
型ウェル領域２は同時につくられる。また、同素子のゲ
ート拡散領域４は、ＮチャネルＦＥＴのソース会ドレイ
ン拡散と同時につくられる。
型ウェル領域２は同時につくられる。また、同素子のゲ
ート拡散領域４は、ＮチャネルＦＥＴのソース会ドレイ
ン拡散と同時につくられる。
通常のＬＯＣＯＳプロセスを適用し、Ｐ型ウェル領域の
素子製作領域以外にＰ＋チャネルストッパーを導入すれ
ば、入力保護ダイオードすなわち、戸チャネルストッパ
ーとＮ＋領域４間の耐圧をゲート酸化膜の破壊耐圧より
も充分に低く設定することができる。
素子製作領域以外にＰ＋チャネルストッパーを導入すれ
ば、入力保護ダイオードすなわち、戸チャネルストッパ
ーとＮ＋領域４間の耐圧をゲート酸化膜の破壊耐圧より
も充分に低く設定することができる。
〔実施例２〕
第３図は、本発明の第２の実施例の半導体集積回路の断
面概略図である。同図において、記号１〜２及び５〜８
で示したものは、第１図において同じ記号が付されたも
のと同じである。また、９は入力保護用ＭＯ８ＦＥＴで
ちり、１０及び１１はそのＭＯＳＦＥＴのソース−ドレ
イン領域を形成するＰ−ｗｅｌｌ拡散領域である。
面概略図である。同図において、記号１〜２及び５〜８
で示したものは、第１図において同じ記号が付されたも
のと同じである。また、９は入力保護用ＭＯ８ＦＥＴで
ちり、１０及び１１はそのＭＯＳＦＥＴのソース−ドレ
イン領域を形成するＰ−ｗｅｌｌ拡散領域である。
本実施例におけるゲート保護動作を説明する。
第３図において入力端子７と基板ｌの間にサージ電圧が
印加された場合を説明する。ここでは、最も重要なＰ型
領域１０と基板１の間が逆バイアスされる場合を論じる
。入力端子７と′ｖｃｃ間にサージ電圧がはいると、Ｍ
ＯＳＦＥＴ９のゲート電極とドレイン１０との間で電界
強度が上昇し、ついには、ドレインのゲート電極側端部
でブレークダウンが起り、入力端子−Ｐウェルｌ〇−基
板−Ｐウェル１１−４８．という電流パスができて、Ｍ
ＯＳＦＥＴ５及び６のゲートに加わる電圧を下ける働き
をする。
印加された場合を説明する。ここでは、最も重要なＰ型
領域１０と基板１の間が逆バイアスされる場合を論じる
。入力端子７と′ｖｃｃ間にサージ電圧がはいると、Ｍ
ＯＳＦＥＴ９のゲート電極とドレイン１０との間で電界
強度が上昇し、ついには、ドレインのゲート電極側端部
でブレークダウンが起り、入力端子−Ｐウェルｌ〇−基
板−Ｐウェル１１−４８．という電流パスができて、Ｍ
ＯＳＦＥＴ５及び６のゲートに加わる電圧を下ける働き
をする。
ここで、保護用ＭＯ８ＦＥＴ９のゲート電極は、他のＭ
Ｏ８ＦＥＴｓ 、６と同じ工程でつ（られた薄い酸化膜
でもよいし、保護動作時の保護素子自体の破壊を防止す
る為、ＬＯＣＯ８酸化膜等の厚い酸化膜を用いてもよい
。また、拡散層１１はＮ型でもよいし、なくてもよい。
Ｏ８ＦＥＴｓ 、６と同じ工程でつ（られた薄い酸化膜
でもよいし、保護動作時の保護素子自体の破壊を防止す
る為、ＬＯＣＯ８酸化膜等の厚い酸化膜を用いてもよい
。また、拡散層１１はＮ型でもよいし、なくてもよい。
〔実施例３〕
第４図は・本発明の第３の実施例の半導体集積回路の概
略図である。同一において、第１図及び第３図に示され
ているものと同じものについては、同じ記号で表わされ
ている。
略図である。同一において、第１図及び第３図に示され
ているものと同じものについては、同じ記号で表わされ
ている。
不実施例のゲート保護動作の説明を行なう。ここでは、
先の例と同様に外部端子７とｖｃｃ間にＰ型領域３と基
板間が逆バイアスされるようなサージ電圧について論じ
る。このようなサージが入力端子７にはいると、Ｐ型領
域３とＮ＋層４の入力側端部でまず最初にブレークダウ
ンが起り、サージ電流はＮ＋及びそこにとり付けられた
電極を通り′ｖｃｃへぬける。よりサージ電１圧が上昇
すると、上記のブレークダウンだけでは、電圧をさげる
ことができず、ゲート保護抵抗３のゲート電極側端部と
ゲート保護用ＭＯ８ＦＥＴ９のゲート電極との間の電圧
が上昇し、ついには、表面ブレークダウンを生じサージ
電流をＰ型ウェル領域１１を通してＶ。ｏＩｌ′ｃ吸収
する。このように、２つの保護素子が相乗的に動作する
ことにより、ハ！ｌ０８Ｆ’ＥＴ５．６のゲート破壊を
防止する一方、保護動作時に少数キャリアが基板に流れ
ろことが極めて少ない構造となっている。この場合、保
護用ＭＯ８ＦＥＴ９のゲート酸化膜は他のＭＯＳ ＦＥ
Ｔ ５ 、６同様薄い酸化膜で充分である。すなわち、
サージ電圧はピンチ抵抗部分３で分圧されている為、極
端に高い電圧がＭＯＳＦＥＴ９のゲートに加わる可能性
は少ないからである。
先の例と同様に外部端子７とｖｃｃ間にＰ型領域３と基
板間が逆バイアスされるようなサージ電圧について論じ
る。このようなサージが入力端子７にはいると、Ｐ型領
域３とＮ＋層４の入力側端部でまず最初にブレークダウ
ンが起り、サージ電流はＮ＋及びそこにとり付けられた
電極を通り′ｖｃｃへぬける。よりサージ電１圧が上昇
すると、上記のブレークダウンだけでは、電圧をさげる
ことができず、ゲート保護抵抗３のゲート電極側端部と
ゲート保護用ＭＯ８ＦＥＴ９のゲート電極との間の電圧
が上昇し、ついには、表面ブレークダウンを生じサージ
電流をＰ型ウェル領域１１を通してＶ。ｏＩｌ′ｃ吸収
する。このように、２つの保護素子が相乗的に動作する
ことにより、ハ！ｌ０８Ｆ’ＥＴ５．６のゲート破壊を
防止する一方、保護動作時に少数キャリアが基板に流れ
ろことが極めて少ない構造となっている。この場合、保
護用ＭＯ８ＦＥＴ９のゲート酸化膜は他のＭＯＳ ＦＥ
Ｔ ５ 、６同様薄い酸化膜で充分である。すなわち、
サージ電圧はピンチ抵抗部分３で分圧されている為、極
端に高い電圧がＭＯＳＦＥＴ９のゲートに加わる可能性
は少ないからである。
ピンチ抵抗を挿入することにより、ＪＦＥＴと同様の効
果により、占有面積の小さいゲート保護抵抗を実現する
ことができる。
果により、占有面積の小さいゲート保護抵抗を実現する
ことができる。
また、ＪＦＥＴと同様の効果により、ソース・ドレイン
拡散を充分抵抗ｔ）ものとすると同時に。
拡散を充分抵抗ｔ）ものとすると同時に。
占有面積ハ小さいゲート保護抵抗を実現することができ
る。
る。
Ｐａウェル拡散をＪＦＥＴのソース−ドレイン領域とし
、ＮチャネルＭＯ８ＦＥＴのノース拳ドレイン領域をＪ
ＦＥＴのゲート領域とすることによって、新たなプロセ
スを追加することなく占有面積の小言い抵抗素子を０Ｍ
Ｏ８ＩＣ上に形成することができる。
、ＮチャネルＭＯ８ＦＥＴのノース拳ドレイン領域をＪ
ＦＥＴのゲート領域とすることによって、新たなプロセ
スを追加することなく占有面積の小言い抵抗素子を０Ｍ
Ｏ８ＩＣ上に形成することができる。
また、保護ダイオードの耐圧すなわちクランプ電圧はＮ
＋拡散側で決まる為・Ｐウェル領域の高抵抗を利用しつ
つ、充分に低いクランプ電圧を達成することができる。
＋拡散側で決まる為・Ｐウェル領域の高抵抗を利用しつ
つ、充分に低いクランプ電圧を達成することができる。
Ｐ＋型チャネルストッパー領域とクランプダイオードの
Ｎ＋拡散（ＪＦＥＴのゲート領域）をぶつけることによ
り、工程を追加することなく、クランプ・ダイオードの
耐圧をゲート保護の作用を充分けだせる程度に低く設定
することができる。
Ｎ＋拡散（ＪＦＥＴのゲート領域）をぶつけることによ
り、工程を追加することなく、クランプ・ダイオードの
耐圧をゲート保護の作用を充分けだせる程度に低く設定
することができる。
第２ において示七れているＮ＋拡散領域４表面１ｃＶ
ｃｃ電極を設けることによって、ＪＦＥ’ＴのＮ＋拡散
領域がブレークダウンした場合、低抵抗の−“領域を介
して効率よくキャリアをＶｃｃ側に引きぬくことができ
ろ。こσ）ことにより、クランプダイオードがブレーフ
タ“ランした時、基板に注入される電荷により誘起され
るラッテアヅブの如き異常の発生を防止できる。また、
入力端子７からＰウェル３．Ｎ＋領域４．ｖｃｃＶＣ通
じる電流通路における寄生抵抗をきわめて小さくでき、
上記ＰウェルーＮ＋間で形成するクランプダイオードの
動作を確実に行なわしめることができる。
ｃｃ電極を設けることによって、ＪＦＥ’ＴのＮ＋拡散
領域がブレークダウンした場合、低抵抗の−“領域を介
して効率よくキャリアをＶｃｃ側に引きぬくことができ
ろ。こσ）ことにより、クランプダイオードがブレーフ
タ“ランした時、基板に注入される電荷により誘起され
るラッテアヅブの如き異常の発生を防止できる。また、
入力端子７からＰウェル３．Ｎ＋領域４．ｖｃｃＶＣ通
じる電流通路における寄生抵抗をきわめて小さくでき、
上記ＰウェルーＮ＋間で形成するクランプダイオードの
動作を確実に行なわしめることができる。
Ｐ型ウェル拡散をソース・ドレインとする保護素子によ
り、他のＭＯ８ＦＥＴ５．６のソースドレイン拡散が高
濃度、浅拡散となっても適度に高いブレークダウン電圧
に設定することができる。
り、他のＭＯ８ＦＥＴ５．６のソースドレイン拡散が高
濃度、浅拡散となっても適度に高いブレークダウン電圧
に設定することができる。
また、Ｐ型ウェル領域を保護用ＭＯ８ＦＥＴのソースド
レインとしている為、ブレークダウンにより基板に注入
さ七たキャリアを深い拡散層により吸収できることによ
り、ラッチアップ等の少数キャリア注入に起因するトラ
ブルをさけることができる。
レインとしている為、ブレークダウンにより基板に注入
さ七たキャリアを深い拡散層により吸収できることによ
り、ラッチアップ等の少数キャリア注入に起因するトラ
ブルをさけることができる。
また、Ｐウェル拡散を保護用素子のソースドレインとし
ている為、工程を増加させることなく、適度に高いブレ
ークダウン電圧を有するゲート保護素子を提供すること
ができる。
ている為、工程を増加させることなく、適度に高いブレ
ークダウン電圧を有するゲート保護素子を提供すること
ができる。
保護素子のゲート電極を厚い酸化膜とすることにより、
ゲート酸化膜が破壊しないゲート保護素子を提供するこ
とができる。
ゲート酸化膜が破壊しないゲート保護素子を提供するこ
とができる。
Ｊ 、ＦＥＴタイプ及び表面ブレークダウンタイプの保
護素子を一体につくることによって、ラッチアップを起
しに（（、かつ、ゲート保護を確実に行なうゲート保護
回路を提供することができる。
護素子を一体につくることによって、ラッチアップを起
しに（（、かつ、ゲート保護を確実に行なうゲート保護
回路を提供することができる。
同様の構成とすることにより、０ＭＯ８ＩＣＫ適合した
ゲート保護回路を実現できるゲート保護素子を提供する
ことができる。
ゲート保護回路を実現できるゲート保護素子を提供する
ことができる。
素子面積を占有する一般の拡散抵抗を使用しないため、
窩集積度のＩＣに適合したゲート保護回路を提供するこ
とができる。
窩集積度のＩＣに適合したゲート保護回路を提供するこ
とができる。
ブレークダウンを起す接合の近傍に低抵抗接続された電
極を設けることにより、入力端子からＶｏｃＶｃぬける
通路における寄生抵抗を低減することにより、各保護素
子の実効感度を高くすることができ、確実に動作するゲ
ート保護回路を提供することができる。
極を設けることにより、入力端子からＶｏｃＶｃぬける
通路における寄生抵抗を低減することにより、各保護素
子の実効感度を高くすることができ、確実に動作するゲ
ート保護回路を提供することができる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である０ＭＯ８ＩＣにおけ
るゲート保護回路に適用した場合について説明したが、
それに限定されるものではなく、たとえば、Ｐウェルな
ソースドレインとしたＦＥＴを用いた回路に広く適用で
きる。本発明は・上記Ｐウェル拡散に限定されることな
く・少なくとも、同一導電型の複数の拡散のうち深い方
をソースドレイン拡散等に利用した素子を用いた半導体
装置に適用することができる。
をその背景となった利用分野である０ＭＯ８ＩＣにおけ
るゲート保護回路に適用した場合について説明したが、
それに限定されるものではなく、たとえば、Ｐウェルな
ソースドレインとしたＦＥＴを用いた回路に広く適用で
きる。本発明は・上記Ｐウェル拡散に限定されることな
く・少なくとも、同一導電型の複数の拡散のうち深い方
をソースドレイン拡散等に利用した素子を用いた半導体
装置に適用することができる。
第１図は、本発明の第１の実施例の断面概略図である。
第２図は、第１図のＪ・ＦＥＴ部分の上面図である。
第３図は、本発明の第２の実施例の断面概略図である。
第４図は、本発明の第３の実施例の断面概略図である。
Claims (1)
- 【特許請求の範囲】 １、 入力信号が供給される外部端子と入力信号を受け
るべきＭＩＳＦＥＴとの間に設けられるゲート保護装置
を備え、上記ゲート保護装置は、第２導電型の半導体領
域の主面に形成された第１導電型の深さの大きい第１の
半導体領域及び上記第１の半導体領域の表面に形成され
た第２導電型の深さの小さい第２の半導体領域とから構
成されたジャクジョンＦＥＴを含み上記ジャクジョンＦ
’ＥＴのソース・ドレイン通路が上記外部端子と上記Ｍ
Ｉ８ＦＥＴとの間に接続されてなることを特徴とする半
導体集積回路装置。 ２、上記半導体集積回路は、相補型ＭＩ８半導体集積回
路装置からなり、上記第１の半導体領域は相補型ＭＩＳ
半導体集積回路装置におけるウェル領域と同時に形成さ
れてなることを特徴とする特許請求の範囲第１項に記載
の半導体集積回路装置。 ８、 上記第２の半導体領域は保護されるべきＭＩＳＦ
ＥＴのソース・ドレイン領域の形成と同時に形成された
半導体領域から構成さｈてなることを特徴とする特許請
求の範囲第２項に記載の半導体集積回路装置。 ４、少なくとも第１導電型の深さの大きい第１及び深さ
の小さい第２の半導体領域、第２導電型の深さの小さい
第３の半導体領域を有し、第２導電型の半導体主面に上
記第１の半導体領域により構成された実効的にＭＩＳＦ
Ｅ’Ｉ’型の保護ダイオードとして動作する素子を有し
、該素子の一方の端子は外部端子と保護式れるべきＭＩ
ＳＦＥＴσ）ゲート電極に電気的に接続されてなり、そ
のゲート電極及び他方の端子は基板に電気的に接続され
てなることを特徴とするゲート保護回路を有する半導体
集積回路装置。 ５、上記第１の半導体領域は、相補型半導体におけるウ
ェル領域形成と同時に行なわわることを特徴とする特許 体集積回路装置。 ６、少なくとも第１導電厘の深さの大きい第１・第１の
半導体領域及び深さの小さい第２の半導体領域、第２導
電型の深さの小さい第３の半導体領域を有し、第２導電
型の半導体主面に上記第１及び第３の半導体領域により
つくられる実効的にジャンクションＦＥＴとして動作す
る素子を有し。 該素子の入力端子は外部端子に接続され・その出力端子
は保護されるべきＭＩＳＦＥＴのゲート電極ＶＣ電気的
に接続されてなり、上記ジャンクションＦＥＴを形成す
る上記第１導電型の深い領域と基板間のＰＮ接合より上
記基板領域へ上記主面上で延在するゲート電極を有し、
そのゲートは電気的に基板に接続されてなることを特徴
とするゲート保護回路を有する半導体集積回路装置。 ７、上記第１の半導体領域＆！、相補型半導体における
ウェル領域形成と同時に行なわれることを特徴とする特
許 体集積回路装置。 ８、 上記第３の半導体領域は保護されるべきＭＩＳＦ
ＥＴのソース・ドレイン領域と同時に形成されることを
特徴とする上記特許請求の範囲第７項
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192393A JPS6085553A (ja) | 1983-10-17 | 1983-10-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192393A JPS6085553A (ja) | 1983-10-17 | 1983-10-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6085553A true JPS6085553A (ja) | 1985-05-15 |
Family
ID=16290554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58192393A Pending JPS6085553A (ja) | 1983-10-17 | 1983-10-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6085553A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0508975A1 (de) * | 1991-03-13 | 1992-10-14 | AUSTRIA MIKRO SYSTEME INTERNATIONAL GESELLSCHAFT m.b.H. (Austria Micro Systems International Gesellschaft m.b.H.) | Schutzschaltung für integrierte CMOS/BICMOS-Schaltungsanordnungen und Verfahren zur Herstellung einer derartigen Schutzschaltung |
| JPH07202009A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | Ｃｍｏｓ構成の出力回路を有する半導体装置 |
-
1983
- 1983-10-17 JP JP58192393A patent/JPS6085553A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0508975A1 (de) * | 1991-03-13 | 1992-10-14 | AUSTRIA MIKRO SYSTEME INTERNATIONAL GESELLSCHAFT m.b.H. (Austria Micro Systems International Gesellschaft m.b.H.) | Schutzschaltung für integrierte CMOS/BICMOS-Schaltungsanordnungen und Verfahren zur Herstellung einer derartigen Schutzschaltung |
| JPH07202009A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | Ｃｍｏｓ構成の出力回路を有する半導体装置 |
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