JP4435672B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP4435672B2 JP4435672B2 JP2004349005A JP2004349005A JP4435672B2 JP 4435672 B2 JP4435672 B2 JP 4435672B2 JP 2004349005 A JP2004349005 A JP 2004349005A JP 2004349005 A JP2004349005 A JP 2004349005A JP 4435672 B2 JP4435672 B2 JP 4435672B2
- Authority
- JP
- Japan
- Prior art keywords
- well
- conductivity type
- line
- input
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
ここで、前記電源保護回路では、前記第3ウェルの周辺に形成され、前記第1埋め込み層に接する前記第3ウェルより高濃度の第1導電型の第6ウェルを備えてもよい。
図1は、本発明の第1の実施形態に係る半導体装置の断面図である。図1に示されるように、本実施形態の半導体集積回路装置は、内部回路と電源保護回路と入出力保護回路を備えている。
図2は、本発明の第2の実施形態に係る半導体集積回路装置の断面図である。図2に示すように、第2のPウェル3の表面に形成される電源保護回路のNMOSトランジスタQ3は、第2のPウェル3の底部に加速電圧が1.0MeV〜3.0MeVという高い加速電圧で、ドーズ量が1×1012〜5×1013cm-2の条件でP型不純物であるボロンをイオン注入して、第2のPウェル3の不純物濃度よりも高い1×1017〜1×1019cm-3の不純物濃度である第4のPウェル(第4のP埋め込み層)8が形成される点で、第1の実施形態のNMOSトランジスタQ3とは異なる。寄生のNPNバイポーラトランジスタTr1が形成されるメカニズムは第1の実施形態と同じであるが、寄生のNPNトランジスタのベース領域に不純物濃度が高い第4のPウェル8が追加されているので第1の実施形態よりもエミッタからの注入効率を小さくできる。これにより、寄生NPNトランジスタの電流増幅率を低減できる優位性がある。そのため、保護素子の静電破壊をより防止できる。
図3は、本発明の第3の実施形態に係る半導体集積回路装置の断面図である。図3に示すように、第2のPウェル3の表面に形成される電源保護回路のNMOSトランジスタQ3は、第2のPウェル3の不純物濃度よりも高い1×1017〜1×1019cm-3の不純物濃度である第5のPウェル9で取り囲まれている点で、第1や第2の実施形態のNMOSトランジスタQ3とは異なる。寄生のNPNトランジスタTr1のベース領域の周囲に不純物濃度が高い第5のPウェル9が追加されており第1や第2の実施形態よりもエミッタ注入効率を小さくできるので、寄生NPNトランジスタTr1のコレクタの側面へ過電流の回り込みを低減し保護素子の破壊を防止できる。
図4は、本発明の第4の実施形態に係る半導体集積回路装置の断面図である。図4に示すように、第2のPウェル3の表面に形成される電源保護回路のNMOSトランジスタQ3は、第2のPウェル3の内側でNMOSトランジスタQ3の直下にP型不純物であるボロンをイオン注入して、第2のPウェル3の不純物濃度よりも高い1×1017〜1×1019cm-3の不純物濃度である第6のPウェル(第6のP埋め込み層)10が形成される点で、第1の実施形態のNMOSトランジスタQ3とは異なる。第1の実施形態よりも寄生NPNトランジスタTr1のベースの不純物濃度が高くエミッタ注入効率が小さいため、寄生NPNトランジスタTr1の電流増幅率を小さくできコレクタの過電流を低減し保護素子の破壊を防止できる。さらに、第6のPウェル10は第2のPウェル3の内側に形成するため、周囲の拡散層の接合耐圧は第2のPウェル3の不純物濃度分布で決まり、電源保護回路のNMOSトランジスタQ3の面積を縮小することができる。これにより、半導体集積回路装置を小型化できるという優位性がある。
2 第1のPウェル
3 第2のPウェル
4 第3のPウェル
5 第1のNウェル
6 第3のNウェル
7 第2のNウェル
8 第4のPウェル
9 第5のPウェル
10 第6のPウェル
11、20、29 ゲート酸化膜
12、21、30 ゲート電極
13、22、31 ソース領域
14、23、32 ドレイン領域
15、33 P+不純物領域
16、25、34 ゲート引き出し電極
17、26、35 ソース電極
18、27、36 ドレイン電極
19、28,37 基板電極
24 N+型不純物領域
38、42 カソード領域
39、43 アノード領域
40、44 カソード電極
41、45 アノード電極
Q1 NMOSトランジスタ
Q2 PMOSトランジスタ
Q3 NMOSトランジスタ
D1 第1のダイオード
D2 第2のダイオード
Claims (3)
- 第1導電型の半導体基板上に形成された半導体集積回路装置であって、
第1導電型の第1ウェルと前記第1ウェル内に形成された第2導電型の第1MIS(Metal−Insulator−Semiconductor)トランジスタと、第2導電型の第2ウェルと前記第2ウェル内に形成された第1導電型の第2MISトランジスタとを有し、前記第1ウェルと前記第2ウェルとの底面に接して前記第1ウェルと前記第2ウェルとの下方のみに形成された前記第2ウェルより高濃度の第2導電型の埋め込み層を備えるインバータ回路からなる内部回路と、
接地ラインに入力されたサージ電圧を電源ラインに回避する電源保護回路と、
入出力信号線にサージ電圧が入力された場合に、電源ライン又は接地ラインにサージ電圧を回避する入出力保護回路とを備え、
前記電源保護回路は、
前記接地ラインに接続された第1導電型の第3ウェルと、
前記第3ウェル内に形成され、ゲート及びソースが前記接地線に接続され、ドレインが前記電源ラインに接続された第2導電型の第3MISトランジスタと、
前記第3ウェルの底面及び前記埋め込み層の側面のうち少なくとも一部に接する前記第3ウェルより高濃度の第1導電型の第1埋め込み層とを備えることを特徴とする半導体集積回路装置。 - 前記電源保護回路では、前記第3ウェルの周辺に形成され、前記第1埋め込み層に接する前記第3ウェルより高濃度の第1導電型の第6ウェルを備えることを特徴とする請求項1に記載の半導体集積回路装置。
- 第1導電型の半導体基板上に形成された半導体集積回路装置であって、
第1導電型の第1ウェルと前記第1ウェル内に形成された第2導電型の第1MIS(Metal−Insulator−Semiconductor)トランジスタと、第2導電型の第2ウェルと前記第2ウェル内に形成された第1導電型の第2MISトランジスタとを有し、前記第1ウェルと前記第2ウェルとの底面に接して前記第1ウェルと前記第2ウェルとの下方のみに形成された前記第2ウェルより高濃度の第2導電型の埋め込み層を
備えるインバータ回路からなる内部回路と、
接地ラインに入力されたサージ電圧を電源ラインに回避する電源保護回路と、
入出力信号線にサージ電圧が入力された場合に、電源ライン又は接地ラインにサージ電圧を回避する入出力保護回路とを備え、
前記電源保護回路は、
前記接地ラインに接続された第1導電型の第3ウェルと、
前記第3ウェル内に形成され、ゲート及びソースが前記接地線に接続され、ドレインが前記電源ラインに接続された第2導電型の第3MISトランジスタと、
前記第3ウェルの内部に形成され、前記第3MISトランジスタのドレインの下部に前記第3ウェルより高濃度の第1導電型の第2埋め込み層とを備えることを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004349005A JP4435672B2 (ja) | 2004-12-01 | 2004-12-01 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004349005A JP4435672B2 (ja) | 2004-12-01 | 2004-12-01 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006156907A JP2006156907A (ja) | 2006-06-15 |
JP4435672B2 true JP4435672B2 (ja) | 2010-03-24 |
Family
ID=36634770
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004349005A Expired - Fee Related JP4435672B2 (ja) | 2004-12-01 | 2004-12-01 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4435672B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103985710A (zh) * | 2014-05-13 | 2014-08-13 | 西安电子科技大学 | 一种双向scr结构的esd防护器件 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5135832B2 (ja) * | 2007-03-15 | 2013-02-06 | ソニー株式会社 | 振動型ジャイロセンサ、制御回路、電子機器及び振動型ジャイロセンサの製造方法 |
JP2009218296A (ja) * | 2008-03-07 | 2009-09-24 | Rohm Co Ltd | 保護回路 |
US8363365B2 (en) * | 2008-06-17 | 2013-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
CN111446245B (zh) * | 2019-01-17 | 2022-09-23 | 世界先进积体电路股份有限公司 | 半导体结构 |
-
2004
- 2004-12-01 JP JP2004349005A patent/JP4435672B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103985710A (zh) * | 2014-05-13 | 2014-08-13 | 西安电子科技大学 | 一种双向scr结构的esd防护器件 |
CN103985710B (zh) * | 2014-05-13 | 2016-07-06 | 西安电子科技大学 | 一种双向scr结构的esd防护器件 |
Also Published As
Publication number | Publication date |
---|---|
JP2006156907A (ja) | 2006-06-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5615073A (en) | Electrostatic discharge protection apparatus | |
JP2633746B2 (ja) | 半導体装置 | |
US6670678B2 (en) | Semiconductor device having ESD protective transistor | |
US7462885B2 (en) | ESD structure for high voltage ESD protection | |
JP2008078361A (ja) | 半導体集積回路装置 | |
JP2005072566A (ja) | 半導体装置 | |
US6323522B1 (en) | Silicon on insulator thick oxide structure and process of manufacture | |
JP3320872B2 (ja) | Cmos集積回路装置 | |
TWI665805B (zh) | 靜電放電保護裝置及其應用 | |
JP3317345B2 (ja) | 半導体装置 | |
US6624479B2 (en) | Semiconductor device having a protective circuit | |
JP4435672B2 (ja) | 半導体集積回路装置 | |
JP2009038130A (ja) | 横型mosトランジスタ及びこれを用いた半導体装置 | |
US6940104B2 (en) | Cascaded diode structure with deep N-well and method for making the same | |
JP3559075B2 (ja) | Cmos技術の集積電子回路用の極性反転保護装置 | |
US20030205765A1 (en) | Semiconductor device and method for manufacturing the same | |
JP3389782B2 (ja) | 半導体装置 | |
US6894320B2 (en) | Input protection circuit | |
JP4123318B2 (ja) | 静電放電保護回路を有する半導体素子 | |
JPS6197858A (ja) | 半導体装置 | |
JP2006332144A (ja) | 集積回路 | |
US6429490B2 (en) | Protection device and protection method for semiconductor device | |
JP3283736B2 (ja) | 半導体集積回路装置 | |
CN112447703A (zh) | 静电放电防护元件 | |
US20230223397A1 (en) | Electrostatic protection structure and method for fabricating electrostatic protection structure |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081209 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090623 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090820 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090915 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091030 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091124 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091224 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130108 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |