JP3389782B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に、相補型絶縁ゲート電界効果トランジスタ（ＣＭＯ
Ｓ）等の改良に関する。
特に、相補型絶縁ゲート電界効果トランジスタ（ＣＭＯ
Ｓ）等の改良に関する。
【０００２】
【従来の技術】従来の半導体装置に関しては、例えば、
図８および図９に示すものがある（特開昭５８−２０１
３５３号公報）。以下、図８、図９を基に従来例の構造
について説明する。Ｐ型半導体基板１の主面に、Ｎ型ウ
エル２とＰ+型基板コンタクト９を形成する。Ｎ型ウエ
ル２の主面に、Ｎ+型ウエルコンタクト８と、Ｎ型ウエ
ル２底面の全体にＮ+型埋込領域３を形成する。そし
て、Ｐ型半導体基板１の主面にＮチヤネル（Ｎｃｈ）Ｍ
ＯＳＦＥＴ（絶縁ゲート電界効果トランジスタ）４を形
成すると共に、Ｎ型ウエル２主面にＰチヤネル（Ｐｃ
ｈ）ＭＯＳＦＥＴ５を形成する。この際、ＰｃｈＭＯＳ
ＦＥＴ５のソース領域をエミッタ、Ｎ型ウエル２とＮ+
型埋込領域３ををベース、Ｐ型半導体基板１をコレクタ
とするＰＮＰバイポーラＴｒ（トランジスタ）６が生じ
ると共に、ＮｃｈＭＯＳＦＥＴ４のソース領域をエミッ
タ、Ｐ型半導体基板１をベース、Ｎ型ウエル２とＮ+型
埋込領域３をコレクタとするＮＰＮバイポーラＴｒ１０
が生じる。ここで、第１のシャント抵抗７は、ＰＮＰバ
イポーラＴｒ６のエミッタ・ベース間シャント抵抗であ
り、第２のシャント抵抗１１は、ＮＰＮバイポーラＴｒ
１０のエミッタ・ベース間シャント抵抗である。ＰＮＰ
バイポーラＴｒ６とＮＰＮバイポーラＴｒ１０、および
第１のシャント抵抗７と第２のシャント抵抗１１からな
る寄生サイリスタが、Ｖdd端子１３とＶss端子１４の間
に接続される。さらに、入力（出力）端子１２と、Ｖdd
端子１３およびＶss端子１４の間には、プルアップダイ
オードとプルダウンダイオードあるいは外部に信号を出
力する出力ＣＭＯＳ回路の寄生ダイオードからなる保護
素子１５が接続される。次に、従来例の動作を図９に基
づいて説明する。入力（出力）端子１２に過大サージ電
圧が印加されても、Ｎ+型埋込領域３の存在により、 （１）ＰＮＰバイポーラＴｒ６のｈFE（電流増幅率）が
小さくなる。 （２）シャント抵抗７の値が小さくなる。 したがって、いわゆるラッチアップ現象が起きにくい、
という効果がある。しかしながら、このような従来の半
導体装置においては、以下に示す問題点があった。第１
の問題点を、入力（出力）端子１２に静電サージ（ＥＳ
Ｄ）が印加された場合を例に挙げ説明する。入力（出
力）端子１２とＶss端子１４間にＥＳＤが印加される
と、ＥＳＤ電流の一部分は保護素子１５内のプルダウン
ダイオードを流れ、残りのＥＳＤ電流は保護素子１５内
のプルアップダイオードとバーティカルＴｒであるＰＮ
ＰバイポーラＴｒ６を流れることが知られている（例え
ば、ＲＣＪ第３回ＥＯＳ／ＥＳＤシンポジウム予稿集，
ｐｐ．１３〜２０，１９９３年１１月，日本電子部品信
頼性センタ）。入力（出力）端子１２とＶdd端子１３間
にＥＳＤが印加されても、同様にＥＳＤ電流の一部分は
ＰＮＰバイポーラＴｒ６を流れる。したがって、ＰＮＰ
バイポーラＴｒ６の働きにより、ＥＳＤ電流がプルアッ
プダイオードまたはプルダウンダイオードのいずれか一
方に集中することがないので、ＥＳＤ電流による破壊は
起きにくくなる。従来例では、Ｎ+型埋込領域３の存在
のためにＰＮＰバイポーラＴｒ６のベース濃度が高くな
っている。その結果、ＰＮＰバイポーラＴｒ６のｈ
FE（電流増幅率）が低下する。したがって、ＰＮＰバイ
ポーラＴｒ６のＥＳＤ電流をバイパスする能力が小さく
なり、ＥＳＤ電流が保護素子１５内のプルアップダイオ
ードまたはプルダウンダイオードのいずれか一方に集中
してしまう。したがって、半導体素子のＥＳＤ電流に対
する破壊耐量は低下することになる。第２の問題点とし
て、一般にＮ型ウエル２の深さは数μｍ程度と浅いの
で、半導体装置の作製工程における高温アニールによっ
て、Ｎ+型埋込領域３中のＮ型不純物が上方に拡散し
て、Ｎ型ウエル２の表面濃度が高くなる可能性がある。
このためＰｃｈＭＯＳＦＥＴ５の耐圧低下や、しきい値
制御が難しいという問題が生じる。第３の問題点を、図
１０に示す半導体装置を例に挙げ説明する。Ｐ型半導体
基板１の主面に形成されたＮ型ウエル２１の部分に、ソ
ース、ゲートおよびドレインが同一平面上に設けられた
横型パワーＴｒ２０を形成する。そして、Ｎ型ウエル２
１底面に、横型パワーＴｒ２０のドレインと電気的に接
続されたＮ+型埋込領域２２を設けると共に、横型パワ
ーＴｒ２０と、ＮｃｈＭＯＳＦＥＴ４と、ＰｃｈＭＯＳ
ＦＥＴ５からなる制御回路とによって、インテリジェン
トパワーデバイス（ＩＰＤ）が構成される。上記横型パ
ワーＴｒ２０のオン抵抗を小さくするために、上記Ｎ+
型埋込領域３とＮ+型埋込領域２２を同時に形成し高濃
度化すると、上記第２の問題点がいっそう顕著になっ
て、ＰｃｈＭＯＳＦＥＴ５のＴｒ特性が悪化する。した
がって、横型パワーＴｒ２０の低オン抵抗化のためにＮ
+型埋込領域２２を十分に高濃度化、すなわち、横型パ
ワーＴｒ２０を十分に低オン抵抗化することはできなく
なる。一方、Ｎ+型埋込領域３とＮ+型埋込領域２２とを
別々に形成すれば、半導体装置の製造工程が複雑とな
り、その結果、製作コストが増加する。
図８および図９に示すものがある（特開昭５８−２０１
３５３号公報）。以下、図８、図９を基に従来例の構造
について説明する。Ｐ型半導体基板１の主面に、Ｎ型ウ
エル２とＰ+型基板コンタクト９を形成する。Ｎ型ウエ
ル２の主面に、Ｎ+型ウエルコンタクト８と、Ｎ型ウエ
ル２底面の全体にＮ+型埋込領域３を形成する。そし
て、Ｐ型半導体基板１の主面にＮチヤネル（Ｎｃｈ）Ｍ
ＯＳＦＥＴ（絶縁ゲート電界効果トランジスタ）４を形
成すると共に、Ｎ型ウエル２主面にＰチヤネル（Ｐｃ
ｈ）ＭＯＳＦＥＴ５を形成する。この際、ＰｃｈＭＯＳ
ＦＥＴ５のソース領域をエミッタ、Ｎ型ウエル２とＮ+
型埋込領域３ををベース、Ｐ型半導体基板１をコレクタ
とするＰＮＰバイポーラＴｒ（トランジスタ）６が生じ
ると共に、ＮｃｈＭＯＳＦＥＴ４のソース領域をエミッ
タ、Ｐ型半導体基板１をベース、Ｎ型ウエル２とＮ+型
埋込領域３をコレクタとするＮＰＮバイポーラＴｒ１０
が生じる。ここで、第１のシャント抵抗７は、ＰＮＰバ
イポーラＴｒ６のエミッタ・ベース間シャント抵抗であ
り、第２のシャント抵抗１１は、ＮＰＮバイポーラＴｒ
１０のエミッタ・ベース間シャント抵抗である。ＰＮＰ
バイポーラＴｒ６とＮＰＮバイポーラＴｒ１０、および
第１のシャント抵抗７と第２のシャント抵抗１１からな
る寄生サイリスタが、Ｖdd端子１３とＶss端子１４の間
に接続される。さらに、入力（出力）端子１２と、Ｖdd
端子１３およびＶss端子１４の間には、プルアップダイ
オードとプルダウンダイオードあるいは外部に信号を出
力する出力ＣＭＯＳ回路の寄生ダイオードからなる保護
素子１５が接続される。次に、従来例の動作を図９に基
づいて説明する。入力（出力）端子１２に過大サージ電
圧が印加されても、Ｎ+型埋込領域３の存在により、 （１）ＰＮＰバイポーラＴｒ６のｈFE（電流増幅率）が
小さくなる。 （２）シャント抵抗７の値が小さくなる。 したがって、いわゆるラッチアップ現象が起きにくい、
という効果がある。しかしながら、このような従来の半
導体装置においては、以下に示す問題点があった。第１
の問題点を、入力（出力）端子１２に静電サージ（ＥＳ
Ｄ）が印加された場合を例に挙げ説明する。入力（出
力）端子１２とＶss端子１４間にＥＳＤが印加される
と、ＥＳＤ電流の一部分は保護素子１５内のプルダウン
ダイオードを流れ、残りのＥＳＤ電流は保護素子１５内
のプルアップダイオードとバーティカルＴｒであるＰＮ
ＰバイポーラＴｒ６を流れることが知られている（例え
ば、ＲＣＪ第３回ＥＯＳ／ＥＳＤシンポジウム予稿集，
ｐｐ．１３〜２０，１９９３年１１月，日本電子部品信
頼性センタ）。入力（出力）端子１２とＶdd端子１３間
にＥＳＤが印加されても、同様にＥＳＤ電流の一部分は
ＰＮＰバイポーラＴｒ６を流れる。したがって、ＰＮＰ
バイポーラＴｒ６の働きにより、ＥＳＤ電流がプルアッ
プダイオードまたはプルダウンダイオードのいずれか一
方に集中することがないので、ＥＳＤ電流による破壊は
起きにくくなる。従来例では、Ｎ+型埋込領域３の存在
のためにＰＮＰバイポーラＴｒ６のベース濃度が高くな
っている。その結果、ＰＮＰバイポーラＴｒ６のｈ
FE（電流増幅率）が低下する。したがって、ＰＮＰバイ
ポーラＴｒ６のＥＳＤ電流をバイパスする能力が小さく
なり、ＥＳＤ電流が保護素子１５内のプルアップダイオ
ードまたはプルダウンダイオードのいずれか一方に集中
してしまう。したがって、半導体素子のＥＳＤ電流に対
する破壊耐量は低下することになる。第２の問題点とし
て、一般にＮ型ウエル２の深さは数μｍ程度と浅いの
で、半導体装置の作製工程における高温アニールによっ
て、Ｎ+型埋込領域３中のＮ型不純物が上方に拡散し
て、Ｎ型ウエル２の表面濃度が高くなる可能性がある。
このためＰｃｈＭＯＳＦＥＴ５の耐圧低下や、しきい値
制御が難しいという問題が生じる。第３の問題点を、図
１０に示す半導体装置を例に挙げ説明する。Ｐ型半導体
基板１の主面に形成されたＮ型ウエル２１の部分に、ソ
ース、ゲートおよびドレインが同一平面上に設けられた
横型パワーＴｒ２０を形成する。そして、Ｎ型ウエル２
１底面に、横型パワーＴｒ２０のドレインと電気的に接
続されたＮ+型埋込領域２２を設けると共に、横型パワ
ーＴｒ２０と、ＮｃｈＭＯＳＦＥＴ４と、ＰｃｈＭＯＳ
ＦＥＴ５からなる制御回路とによって、インテリジェン
トパワーデバイス（ＩＰＤ）が構成される。上記横型パ
ワーＴｒ２０のオン抵抗を小さくするために、上記Ｎ+
型埋込領域３とＮ+型埋込領域２２を同時に形成し高濃
度化すると、上記第２の問題点がいっそう顕著になっ
て、ＰｃｈＭＯＳＦＥＴ５のＴｒ特性が悪化する。した
がって、横型パワーＴｒ２０の低オン抵抗化のためにＮ
+型埋込領域２２を十分に高濃度化、すなわち、横型パ
ワーＴｒ２０を十分に低オン抵抗化することはできなく
なる。一方、Ｎ+型埋込領域３とＮ+型埋込領域２２とを
別々に形成すれば、半導体装置の製造工程が複雑とな
り、その結果、製作コストが増加する。
【０００３】
【発明が解決しようとする課題】上述したように、従来
の相補型絶縁ゲート電界効果トランジスタにおいて、第
１の問題点として、ＰＮＰバイポーラＴｒのＥＳＤ電流
をバイパスする能力が小さくなり、ＥＳＤ電流が保護素
子内のプルアップダイオードまたはプルダウンダイオー
ドのいずれか一方に集中してしまうので、半導体装置の
ＥＳＤ電流に対する破壊耐量が低下する。第２の問題点
として、半導体装置の形成工程における高温アニールに
よって、Ｎ+型埋込領域中のＮ型不純物が上方に拡散し
て、Ｎ型ウエルの表面濃度が高くなる可能性があり、こ
のためＰｃｈＭＯＳＦＥＴの耐圧が低下し、しきい値制
御が難しくなる。第３の問題点として、横型パワーＴｒ
を低オン抵抗化するために、Ｎ+型埋込領域を十分に高
濃度化することができなくなる。一方、二つのＮ+型埋
込領域を別々に形成すれば製造工程が複雑となり、その
結果、製作コストが増加するという問題がある。本発明
の目的は、上記従来技術における問題点を解消し、ＥＳ
Ｄ電流に対する耐量を低下させることなく、ラッチアッ
プを十分に起こりにくくし、ＰｃｈＭＯＳＦＥＴもしく
はＮｃｈＭＯＳＦＥＴのＴｒ特性を損なわずにＮ+型埋
込領域もしくはＰ+型埋込領域を高濃度化して、ラッチ
アップ耐量を高くすると共に、横型パワーＴｒを十分に
低オン抵抗化することが可能で、製作コストが安価な半
導体装置を提供することにある。
の相補型絶縁ゲート電界効果トランジスタにおいて、第
１の問題点として、ＰＮＰバイポーラＴｒのＥＳＤ電流
をバイパスする能力が小さくなり、ＥＳＤ電流が保護素
子内のプルアップダイオードまたはプルダウンダイオー
ドのいずれか一方に集中してしまうので、半導体装置の
ＥＳＤ電流に対する破壊耐量が低下する。第２の問題点
として、半導体装置の形成工程における高温アニールに
よって、Ｎ+型埋込領域中のＮ型不純物が上方に拡散し
て、Ｎ型ウエルの表面濃度が高くなる可能性があり、こ
のためＰｃｈＭＯＳＦＥＴの耐圧が低下し、しきい値制
御が難しくなる。第３の問題点として、横型パワーＴｒ
を低オン抵抗化するために、Ｎ+型埋込領域を十分に高
濃度化することができなくなる。一方、二つのＮ+型埋
込領域を別々に形成すれば製造工程が複雑となり、その
結果、製作コストが増加するという問題がある。本発明
の目的は、上記従来技術における問題点を解消し、ＥＳ
Ｄ電流に対する耐量を低下させることなく、ラッチアッ
プを十分に起こりにくくし、ＰｃｈＭＯＳＦＥＴもしく
はＮｃｈＭＯＳＦＥＴのＴｒ特性を損なわずにＮ+型埋
込領域もしくはＰ+型埋込領域を高濃度化して、ラッチ
アップ耐量を高くすると共に、横型パワーＴｒを十分に
低オン抵抗化することが可能で、製作コストが安価な半
導体装置を提供することにある。
【０００４】
【課題を解決するための手段】上記本発明の目的を達成
するために、本発明は特許請求の範囲に記載のような構
成とするものである。すなわち、本発明は請求項１に記
載のように、Ｐ型もしくはＮ型の半導体基板の主面に、
少なくとも相補型絶縁ゲート電界効果トランジスタ（Ｃ
ＭＯＳ）回路を設け、該ＣＭＯＳ回路を構成するＮ型ウ
エル領域もしくはＰ型ウエル領域の底面の端部に、不純
物の高濃度領域であるＮ＋型もしくはＰ＋型の埋込領域
を配設し、静電サージ電流に対する耐量を低下すること
なく、寄生バーティカルトランジスタのシャント抵抗を
小さくしてラッチアップを防止する構造の半導体装置と
するものである。また、本発明は請求項２に記載のよう
に、Ｐ型もしくはＮ型の半導体基板の主面に、少なくと
もパワートランジスタと、相補型絶縁ゲート電界効果ト
ランジスタ（ＣＭＯＳ）回路とが共に組み込まれたイン
テリジェントパワーデバイス（ＩＰＤ）を形成し、上記
ＣＭＯＳ回路を構成するＮ型ウエル領域もしくはＰ型ウ
エル領域の底面の端部に、不純物の高濃度領域であるＮ
＋型もしくはＰ＋型の埋込領域を配設し、静電サージ電
流に対する耐量を低下することなく、寄生バーティカル
トランジスタのシャント抵抗を小さくしてラッチアップ
を防止する構造の半導体装置とするものである。また、
本発明は請求項３に記載のように、請求項１または請求
項２に記載の半導体装置おいて、不純物の高濃度領域で
あるＮ＋型もしくはＰ＋型埋込領域上に、Ｎ型もしくは
Ｐ型高濃度ウエルコンタクト領域を配設し、静電サージ
耐量およびトランジスタ特性を損なうことなく、ラッチ
アップをさらに防止する半導体装置とするものである。
また、本発明は請求項４に記載のように、Ｐ型半導体基
板の主面にＮ型のウエル領域を形成し、上記半導体基板
の主面および上記ウエル領域の主面に、相補型絶縁ゲー
ト電界効果トランジスタ（ＣＭＯＳ）回路を設けると共
に、該ＣＭＯＳ回路を構成するＰチャネル絶縁ゲート電
界効果トランジスタ（ＭＯＳＦＥＴ）が形成されるＮ型
ウエル領域の底面の端部に、第１のＮ＋型埋込領域を配
設した構造の半導体装置とするものである。また、本発
明は請求項５に記載のように、Ｎ型半導体基板の主面に
Ｐ型のウエル領域を形成し、上記半導体基板の主面およ
び上記ウエル領域の主面に、相補型絶縁ゲート電界効果
トランジスタ（ＣＭＯＳ）回路を設けると共に、該ＣＭ
ＯＳ回路を構成するＮチャネル絶縁ゲート電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）が形成されるＰ型ウエル領域
の底面の端部に、第１のＰ＋型埋込領域を配設した構造
の半導体装置とするものである。また、本発明は請求項
６に記載のように、請求項４に記載の半導体装置におい
て、Ｎ型ウエル領域の底面の端部に、第１のＮ＋型埋込
領域を連続的に、もしくは断続的に配設するか、もしく
はＮ型ウエル領域の底面の端部において、ＣＭＯＳ回路
を構成するＮチャネルＭＯＳＦＥＴと近接して隣合って
いる部分以外に、第１のＮ＋型埋込領域を配設するか、
もしくはＮ型ウエル領域の底面の端部において、少なく
とも半導体基板主面に形成された入力回路もしくは出力
回路と近接して隣合っている部分に、第１のＮ＋型埋込
領域を配設した構造の半導体装置とするものである。ま
た、本発明は請求項７に記載のように、請求項５に記載
の半導体装置において、Ｐ型ウエル領域の底面の端部
に、第１のＰ＋型埋込領域を連続的に、もしくは断続的
に配設するか、もしくはＰ型ウエル領域の底面の端部に
おいて、ＣＭＯＳ回路を構成するＰチャネルＭＯＳＦＥ
Ｔと近接して隣合っている部分以外に、第１のＰ＋型埋
込領域を配設するか、もしくはＰ型ウエル領域の底面の
端部において、少なくとも半導体基板主面に形成された
入力回路もしくは出力回路と近接して隣合っている部分
に、第１のＰ＋型埋込領域を配設した構造の半導体装置
とするものである。また、本発明は請求項８に記載のよ
うに、請求項４または請求項６に記載の半導体装置おい
て、半導体基板主面に、パワートランジスタと、制御回
路であるＣＭＯＳ回路が共に組み込まれた、いわゆるイ
ンテリジェントパワーデバイス（ＩＰＤ）が配設され、
かつ上記パワートランジスタのソース、ゲート、ドレイ
ンが共に同一平面に設けられた横型パワートランジスタ
であると共に、該パワートランジスタ部分の半導体基板
内部に、ドレインと電気的に接続された第２のＮ＋型埋
込領域を有し、さらに第１のＮ＋型埋込領域と、上記第
２のＮ＋型埋込領域は、同時に形成された埋込領域とす
るものである。また、本発明は請求項９に記載のよう
に、請求項５または請求項７に記載の半導体装置おい
て、半導体基板主面に、パワートランジスタと、制御回
路であるＣＭＯＳ回路が共に組み込まれた、いわゆるイ
ンテリジェントパワーデバイスが配設され、かつ該パワ
ートランジスタのソース、ゲート、ドレインが共に同一
平面横型のパワートランジスタであり、該パワートラン
ジスタ部分の半導体基板の内部に、ドレインと電気的に
接続された第２のＰ＋型埋込領域を有し、さらに第１の
Ｐ＋型の埋込領域と、上記第２のＰ＋型埋込領域は、同
時に形成された埋込領域とするものである。また、本発
明は請求項１０に記載のように、請求項４、請求項６お
よび請求項８のいずれか１項に記載の半導体装置におい
て、Ｎ型ウエル領域の主面で、かつ第１のＮ＋型埋込領
域に当たる部分の一部分もしくは全部に、Ｎ＋型ウエル
コンタクト領域を設けるか、もしくはＮ＋型ウエルコン
タクト領域を設けると共に、該Ｎ＋型ウエルコンタクト
領域と、該第１のＮ＋型埋込領域との間に、Ｎ＋型領域
を設け、かつ上記Ｎ＋型ウエルコンタクト領域を、Ｖdd
端子に接続した構造の半導体装置とするものである。ま
た、本発明は請求項１１に記載のように、請求項５、請
求項７および請求項９のいずれか１項に記載の半導体装
置において、Ｐ型ウエル領域の主面で、かつ第１のＰ＋
型埋込領域に当たる部分の一部分もしくは全部に、Ｐ＋
型ウエルコンタクト領域を設けるか、もしくはＰ＋型ウ
エルコンタクト領域を設けると共に、該Ｐ＋型ウエルコ
ンタクト領域と、該第１のＰ＋型埋込領域との間に、Ｐ
＋型領域を設け、かつ上記Ｐ＋型ウエルコンタクト領域
を、Ｖss端子に接続した構造の半導体装置とするもので
ある。
するために、本発明は特許請求の範囲に記載のような構
成とするものである。すなわち、本発明は請求項１に記
載のように、Ｐ型もしくはＮ型の半導体基板の主面に、
少なくとも相補型絶縁ゲート電界効果トランジスタ（Ｃ
ＭＯＳ）回路を設け、該ＣＭＯＳ回路を構成するＮ型ウ
エル領域もしくはＰ型ウエル領域の底面の端部に、不純
物の高濃度領域であるＮ＋型もしくはＰ＋型の埋込領域
を配設し、静電サージ電流に対する耐量を低下すること
なく、寄生バーティカルトランジスタのシャント抵抗を
小さくしてラッチアップを防止する構造の半導体装置と
するものである。また、本発明は請求項２に記載のよう
に、Ｐ型もしくはＮ型の半導体基板の主面に、少なくと
もパワートランジスタと、相補型絶縁ゲート電界効果ト
ランジスタ（ＣＭＯＳ）回路とが共に組み込まれたイン
テリジェントパワーデバイス（ＩＰＤ）を形成し、上記
ＣＭＯＳ回路を構成するＮ型ウエル領域もしくはＰ型ウ
エル領域の底面の端部に、不純物の高濃度領域であるＮ
＋型もしくはＰ＋型の埋込領域を配設し、静電サージ電
流に対する耐量を低下することなく、寄生バーティカル
トランジスタのシャント抵抗を小さくしてラッチアップ
を防止する構造の半導体装置とするものである。また、
本発明は請求項３に記載のように、請求項１または請求
項２に記載の半導体装置おいて、不純物の高濃度領域で
あるＮ＋型もしくはＰ＋型埋込領域上に、Ｎ型もしくは
Ｐ型高濃度ウエルコンタクト領域を配設し、静電サージ
耐量およびトランジスタ特性を損なうことなく、ラッチ
アップをさらに防止する半導体装置とするものである。
また、本発明は請求項４に記載のように、Ｐ型半導体基
板の主面にＮ型のウエル領域を形成し、上記半導体基板
の主面および上記ウエル領域の主面に、相補型絶縁ゲー
ト電界効果トランジスタ（ＣＭＯＳ）回路を設けると共
に、該ＣＭＯＳ回路を構成するＰチャネル絶縁ゲート電
界効果トランジスタ（ＭＯＳＦＥＴ）が形成されるＮ型
ウエル領域の底面の端部に、第１のＮ＋型埋込領域を配
設した構造の半導体装置とするものである。また、本発
明は請求項５に記載のように、Ｎ型半導体基板の主面に
Ｐ型のウエル領域を形成し、上記半導体基板の主面およ
び上記ウエル領域の主面に、相補型絶縁ゲート電界効果
トランジスタ（ＣＭＯＳ）回路を設けると共に、該ＣＭ
ＯＳ回路を構成するＮチャネル絶縁ゲート電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）が形成されるＰ型ウエル領域
の底面の端部に、第１のＰ＋型埋込領域を配設した構造
の半導体装置とするものである。また、本発明は請求項
６に記載のように、請求項４に記載の半導体装置におい
て、Ｎ型ウエル領域の底面の端部に、第１のＮ＋型埋込
領域を連続的に、もしくは断続的に配設するか、もしく
はＮ型ウエル領域の底面の端部において、ＣＭＯＳ回路
を構成するＮチャネルＭＯＳＦＥＴと近接して隣合って
いる部分以外に、第１のＮ＋型埋込領域を配設するか、
もしくはＮ型ウエル領域の底面の端部において、少なく
とも半導体基板主面に形成された入力回路もしくは出力
回路と近接して隣合っている部分に、第１のＮ＋型埋込
領域を配設した構造の半導体装置とするものである。ま
た、本発明は請求項７に記載のように、請求項５に記載
の半導体装置において、Ｐ型ウエル領域の底面の端部
に、第１のＰ＋型埋込領域を連続的に、もしくは断続的
に配設するか、もしくはＰ型ウエル領域の底面の端部に
おいて、ＣＭＯＳ回路を構成するＰチャネルＭＯＳＦＥ
Ｔと近接して隣合っている部分以外に、第１のＰ＋型埋
込領域を配設するか、もしくはＰ型ウエル領域の底面の
端部において、少なくとも半導体基板主面に形成された
入力回路もしくは出力回路と近接して隣合っている部分
に、第１のＰ＋型埋込領域を配設した構造の半導体装置
とするものである。また、本発明は請求項８に記載のよ
うに、請求項４または請求項６に記載の半導体装置おい
て、半導体基板主面に、パワートランジスタと、制御回
路であるＣＭＯＳ回路が共に組み込まれた、いわゆるイ
ンテリジェントパワーデバイス（ＩＰＤ）が配設され、
かつ上記パワートランジスタのソース、ゲート、ドレイ
ンが共に同一平面に設けられた横型パワートランジスタ
であると共に、該パワートランジスタ部分の半導体基板
内部に、ドレインと電気的に接続された第２のＮ＋型埋
込領域を有し、さらに第１のＮ＋型埋込領域と、上記第
２のＮ＋型埋込領域は、同時に形成された埋込領域とす
るものである。また、本発明は請求項９に記載のよう
に、請求項５または請求項７に記載の半導体装置おい
て、半導体基板主面に、パワートランジスタと、制御回
路であるＣＭＯＳ回路が共に組み込まれた、いわゆるイ
ンテリジェントパワーデバイスが配設され、かつ該パワ
ートランジスタのソース、ゲート、ドレインが共に同一
平面横型のパワートランジスタであり、該パワートラン
ジスタ部分の半導体基板の内部に、ドレインと電気的に
接続された第２のＰ＋型埋込領域を有し、さらに第１の
Ｐ＋型の埋込領域と、上記第２のＰ＋型埋込領域は、同
時に形成された埋込領域とするものである。また、本発
明は請求項１０に記載のように、請求項４、請求項６お
よび請求項８のいずれか１項に記載の半導体装置におい
て、Ｎ型ウエル領域の主面で、かつ第１のＮ＋型埋込領
域に当たる部分の一部分もしくは全部に、Ｎ＋型ウエル
コンタクト領域を設けるか、もしくはＮ＋型ウエルコン
タクト領域を設けると共に、該Ｎ＋型ウエルコンタクト
領域と、該第１のＮ＋型埋込領域との間に、Ｎ＋型領域
を設け、かつ上記Ｎ＋型ウエルコンタクト領域を、Ｖdd
端子に接続した構造の半導体装置とするものである。ま
た、本発明は請求項１１に記載のように、請求項５、請
求項７および請求項９のいずれか１項に記載の半導体装
置において、Ｐ型ウエル領域の主面で、かつ第１のＰ＋
型埋込領域に当たる部分の一部分もしくは全部に、Ｐ＋
型ウエルコンタクト領域を設けるか、もしくはＰ＋型ウ
エルコンタクト領域を設けると共に、該Ｐ＋型ウエルコ
ンタクト領域と、該第１のＰ＋型埋込領域との間に、Ｐ
＋型領域を設け、かつ上記Ｐ＋型ウエルコンタクト領域
を、Ｖss端子に接続した構造の半導体装置とするもので
ある。
【０００５】
【発明の効果】本発明の半導体装置によれば、請求項１
に記載のように、Ｐ型もしくはＮ型の半導体基板の主面
に、少なくとも相補型絶縁ゲート電界効果トランジスタ
（ＣＭＯＳ）回路を設け、該ＣＭＯＳ回路を構成するＮ
型ウエル領域もしくはＰ型ウエル領域の底面の端部に、
不純物の高濃度領域であるＮ＋型もしくはＰ＋型の埋込
領域を配設する構造としているので、ラッチアップの原
因となる過大サージ電圧による電流は、主にＮ型ウエル
もしくはＰ型ウエル端部に注入され、この端部の部分
に、不純物の高濃度領域である低抵抗の埋込領域がある
ために、寄生バーティカルＴｒのシャント抵抗が小さく
なるので、ラッチアップを十分に防止することができ
る。さらに、ＥＳＤ電流はプルアップダイオードとプル
ダウンダイオードに分流されるので、寄生バーティカル
ＴｒのＥＳＤ電流バイパス能力は損なわれず、ＥＳＤ耐
量は低下しない効果がある。また、本発明は請求項２に
記載のように、Ｐ型もしくはＮ型の半導体基板の主面
に、少なくともパワートランジスタと、相補型絶縁ゲー
ト電界効果トランジスタ（ＣＭＯＳ）回路とが共に組み
込まれたインテリジェントパワーデバイス（ＩＰＤ）を
形成し、上記ＣＭＯＳ回路を構成するＮ型ウエル領域も
しくはＰ型ウエル領域の底面の端部に、不純物の高濃度
領域であるＮ＋型もしくはＰ＋型の埋込領域を配設する
構造としているので、上記請求項１と同様に、ＥＳＤ耐
量の低下が起きることなく、ラッチアップを効果的に防
止でき、トランジスタ特性を損なうことなく、パワート
ランジスタを低オン抵抗化できる効果がある。また、本
発明は請求項３に記載のように、請求項１または請求項
２に記載の半導体装置おいて、不純物の高濃度領域であ
るＮ＋型もしくはＰ＋型埋込領域上に、Ｎ型もしくはＰ
型高濃度ウエルコンタクト領域を配設する構造としてい
るので、上記請求項１および２と同様に、ＥＳＤ耐量の
低下が起きることなく、ラッチアップを効果的に防止で
きる効果がある。また、本発明は請求項４に記載のよう
に、Ｐ型半導体基板の主面にＮ型のウエル領域を形成
し、上記半導体基板の主面および上記ウエル領域の主面
に、相補型絶縁ゲート電界効果トランジスタ（ＣＭＯ
Ｓ）回路を設けると共に、該ＣＭＯＳ回路を構成するＰ
チャネル絶縁ゲート電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）が形成されるＮ型ウエル領域の底面の端部に、第１
のＮ＋型埋込領域を配設した構造としているので、上記
請求項１と同様に、寄生バーティカルＴｒのｈＦＥ（電
流増幅率）が低下しないのでＥＳＤ電流をバイパスする
ことができ、ＥＳＤ電流がプルアップダイオードとプル
ダウンダイオードに分流されることにより、ＥＳＤ耐量
の低下が起きない。かつ、ラッチアップの原因となる過
大サージ電圧による電流は基板表面を経てウエル端部に
注入されるので、ウエル端部に設けた埋込領域によりラ
ッチアップを効果的に防止できる効果がある。また、本
発明は請求項５に記載のように、Ｎ型半導体基板を用い
て相補型絶縁ゲート電界効果トランジスタ（ＣＭＯＳ）
回路を形成し、該ＣＭＯＳ回路を構成するＰ型ウエル領
域の底面の端部に、第１のＰ＋型埋込領域を配設した場
合においても、上記請求項４と同様に、ＥＳＤに対する
破壊耐量を下げることなく、ラッチアップを十分に起こ
りにくくできる効果がある。また、本発明は請求項６に
記載のように、請求項４に記載の半導体装置において、
Ｎ型ウエル領域の底面の端部に、第１のＮ＋型埋込領域
を連続的に、もしくは断続的に配設するか、もしくはＮ
型ウエル領域の底面の端部において、ＣＭＯＳ回路を構
成するＮチャネルＭＯＳＦＥＴと近接して隣合っている
部分以外に、第１のＮ＋型埋込領域を配設するか、もし
くはＮ型ウエル領域の底面の端部において、少なくとも
半導体基板主面に形成された入力回路もしくは出力回路
と近接して隣合っている部分に、第１のＮ＋型埋込領域
を配設した構造としているので、上記請求項４と同様
に、ＥＳＤに対する破壊耐量を下げることなく、ラッチ
アップを十分に起こりにくくできる効果がある。また、
本発明は請求項７に記載のように、請求項５に記載の半
導体装置において、Ｐ型ウエル領域の底面の端部に、第
１のＰ＋型埋込領域を連続的に、もしくは断続的に配設
するか、もしくはＰ型ウエル領域の底面の端部におい
て、ＣＭＯＳ回路を構成するＰチャネルＭＯＳＦＥＴと
近接して隣合っている部分以外に、第１のＰ＋型埋込領
域を配設するか、もしくはＰ型ウエル領域の底面の端部
において、少なくとも半導体基板主面に形成された入力
回路もしくは出力回路と近接して隣合っている部分に、
第１のＰ＋型埋込領域を配設した構造としているので、
上記請求項５と同様に、ＥＳＤに対する破壊耐量を下げ
ることなく、ラッチアップを十分に起こりにくくできる
効果がある。また、本発明は請求項８に記載のように、
請求項４または請求項６に記載の半導体装置おいて、半
導体基板主面に、パワートランジスタと、制御回路であ
るＣＭＯＳ回路が共に組み込まれた、いわゆるインテリ
ジェントパワーデバイス（ＩＰＤ）が配設され、かつ上
記パワートランジスタのソース、ゲート、ドレインが共
に同一平面に設けられた横型パワートランジスタである
と共に、該パワートランジスタ部分の半導体基板内部
に、ドレインと電気的に接続された第２のＮ＋型埋込領
域を有し、さらに第１のＮ＋型埋込領域と、上記第２の
Ｎ＋型埋込領域は、同時に形成された埋込領域とするも
のであって、このように埋込領域を高濃度化できるの
で、上記請求項４または請求項６と同様に、ラッチアッ
プ耐量や、トランジスタ特性を損なうことなく、パワー
トランジスタを低オン抵抗化した素子を安価に製造でき
る効果がある。また、本発明は請求項９に記載のよう
に、請求項５または請求項７に記載の半導体装置おい
て、半導体基板主面に、パワートランジスタと、制御回
路であるＣＭＯＳ回路が共に組み込まれた、いわゆるイ
ンテリジェントパワーデバイスが配設され、かつ該パワ
ートランジスタのソース、ゲート、ドレインが共に同一
平面横型のパワートランジスタであり、該パワートラン
ジスタ部分の半導体基板の内部に、ドレインと電気的に
接続された第２のＰ＋型埋込領域を有し、さらに第１の
Ｐ＋型の埋込領域と、上記第２のＰ＋型埋込領域は、同
時に形成された埋込領域とするものであり、上記請求項
５または請求項７と同様に、ラッチアップ耐量や、トラ
ンジスタ特性を損なうことなく、パワートランジスタを
低オン抵抗化した素子を安価に製造できる効果がある。
また、本発明は請求項１０に記載のように、請求項４、
請求項６および請求項８のいずれか１項に記載の半導体
装置において、Ｎ型ウエル領域の主面で、かつ第１のＮ
＋型埋込領域に当たる部分の一部分もしくは全部に、Ｎ
＋型ウエルコンタクト領域を設けるか、もしくはＮ＋型
ウエルコンタクト領域を設けると共に、該Ｎ＋型ウエル
コンタクト領域と、該第１のＮ＋型埋込領域との間に、
Ｎ＋型領域を設け、かつ上記Ｎ＋型ウエルコンタクト領
域をＶdd端子に接続して、Ｎ＋型埋込領域上に、Ｎ型高
濃度コンタクト領域を設けた構造としているので、上記
請求項４、請求項６および請求項８と同様に、ＥＳＤに
対する耐量や、トランジスタ特性を損なうことなく、ラ
ッチアップ耐量も十分に高くできる効果がある。また、
本発明は請求項１１に記載のように、請求項５、請求項
７および請求項８のいずれか１項に記載の半導体装置に
おいて、Ｐ型ウエル領域の主面で、かつ第１のＰ＋型埋
込領域に当たる部分の一部分もしくは全部に、Ｐ＋型ウ
エルコンタクト領域を設けるか、もしくはＰ＋型ウエル
コンタクト領域を設けると共に、該Ｐ＋型ウエルコンタ
クト領域と、該第１のＰ＋型埋込領域との間に、Ｐ＋型
領域を設け、かつ上記Ｐ＋型ウエルコンタクト領域をＶ
ss端子に接続して、Ｐ＋型埋込領域上に、Ｐ型高濃度コ
ンタクト領域を設けた構造としているので、上記請求項
５、請求項７および請求項８と同様に、ＥＳＤに対する
耐量や、トランジスタ特性を損なうことなく、ラッチア
ップ耐量も十分に高くできる効果がある。
に記載のように、Ｐ型もしくはＮ型の半導体基板の主面
に、少なくとも相補型絶縁ゲート電界効果トランジスタ
（ＣＭＯＳ）回路を設け、該ＣＭＯＳ回路を構成するＮ
型ウエル領域もしくはＰ型ウエル領域の底面の端部に、
不純物の高濃度領域であるＮ＋型もしくはＰ＋型の埋込
領域を配設する構造としているので、ラッチアップの原
因となる過大サージ電圧による電流は、主にＮ型ウエル
もしくはＰ型ウエル端部に注入され、この端部の部分
に、不純物の高濃度領域である低抵抗の埋込領域がある
ために、寄生バーティカルＴｒのシャント抵抗が小さく
なるので、ラッチアップを十分に防止することができ
る。さらに、ＥＳＤ電流はプルアップダイオードとプル
ダウンダイオードに分流されるので、寄生バーティカル
ＴｒのＥＳＤ電流バイパス能力は損なわれず、ＥＳＤ耐
量は低下しない効果がある。また、本発明は請求項２に
記載のように、Ｐ型もしくはＮ型の半導体基板の主面
に、少なくともパワートランジスタと、相補型絶縁ゲー
ト電界効果トランジスタ（ＣＭＯＳ）回路とが共に組み
込まれたインテリジェントパワーデバイス（ＩＰＤ）を
形成し、上記ＣＭＯＳ回路を構成するＮ型ウエル領域も
しくはＰ型ウエル領域の底面の端部に、不純物の高濃度
領域であるＮ＋型もしくはＰ＋型の埋込領域を配設する
構造としているので、上記請求項１と同様に、ＥＳＤ耐
量の低下が起きることなく、ラッチアップを効果的に防
止でき、トランジスタ特性を損なうことなく、パワート
ランジスタを低オン抵抗化できる効果がある。また、本
発明は請求項３に記載のように、請求項１または請求項
２に記載の半導体装置おいて、不純物の高濃度領域であ
るＮ＋型もしくはＰ＋型埋込領域上に、Ｎ型もしくはＰ
型高濃度ウエルコンタクト領域を配設する構造としてい
るので、上記請求項１および２と同様に、ＥＳＤ耐量の
低下が起きることなく、ラッチアップを効果的に防止で
きる効果がある。また、本発明は請求項４に記載のよう
に、Ｐ型半導体基板の主面にＮ型のウエル領域を形成
し、上記半導体基板の主面および上記ウエル領域の主面
に、相補型絶縁ゲート電界効果トランジスタ（ＣＭＯ
Ｓ）回路を設けると共に、該ＣＭＯＳ回路を構成するＰ
チャネル絶縁ゲート電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）が形成されるＮ型ウエル領域の底面の端部に、第１
のＮ＋型埋込領域を配設した構造としているので、上記
請求項１と同様に、寄生バーティカルＴｒのｈＦＥ（電
流増幅率）が低下しないのでＥＳＤ電流をバイパスする
ことができ、ＥＳＤ電流がプルアップダイオードとプル
ダウンダイオードに分流されることにより、ＥＳＤ耐量
の低下が起きない。かつ、ラッチアップの原因となる過
大サージ電圧による電流は基板表面を経てウエル端部に
注入されるので、ウエル端部に設けた埋込領域によりラ
ッチアップを効果的に防止できる効果がある。また、本
発明は請求項５に記載のように、Ｎ型半導体基板を用い
て相補型絶縁ゲート電界効果トランジスタ（ＣＭＯＳ）
回路を形成し、該ＣＭＯＳ回路を構成するＰ型ウエル領
域の底面の端部に、第１のＰ＋型埋込領域を配設した場
合においても、上記請求項４と同様に、ＥＳＤに対する
破壊耐量を下げることなく、ラッチアップを十分に起こ
りにくくできる効果がある。また、本発明は請求項６に
記載のように、請求項４に記載の半導体装置において、
Ｎ型ウエル領域の底面の端部に、第１のＮ＋型埋込領域
を連続的に、もしくは断続的に配設するか、もしくはＮ
型ウエル領域の底面の端部において、ＣＭＯＳ回路を構
成するＮチャネルＭＯＳＦＥＴと近接して隣合っている
部分以外に、第１のＮ＋型埋込領域を配設するか、もし
くはＮ型ウエル領域の底面の端部において、少なくとも
半導体基板主面に形成された入力回路もしくは出力回路
と近接して隣合っている部分に、第１のＮ＋型埋込領域
を配設した構造としているので、上記請求項４と同様
に、ＥＳＤに対する破壊耐量を下げることなく、ラッチ
アップを十分に起こりにくくできる効果がある。また、
本発明は請求項７に記載のように、請求項５に記載の半
導体装置において、Ｐ型ウエル領域の底面の端部に、第
１のＰ＋型埋込領域を連続的に、もしくは断続的に配設
するか、もしくはＰ型ウエル領域の底面の端部におい
て、ＣＭＯＳ回路を構成するＰチャネルＭＯＳＦＥＴと
近接して隣合っている部分以外に、第１のＰ＋型埋込領
域を配設するか、もしくはＰ型ウエル領域の底面の端部
において、少なくとも半導体基板主面に形成された入力
回路もしくは出力回路と近接して隣合っている部分に、
第１のＰ＋型埋込領域を配設した構造としているので、
上記請求項５と同様に、ＥＳＤに対する破壊耐量を下げ
ることなく、ラッチアップを十分に起こりにくくできる
効果がある。また、本発明は請求項８に記載のように、
請求項４または請求項６に記載の半導体装置おいて、半
導体基板主面に、パワートランジスタと、制御回路であ
るＣＭＯＳ回路が共に組み込まれた、いわゆるインテリ
ジェントパワーデバイス（ＩＰＤ）が配設され、かつ上
記パワートランジスタのソース、ゲート、ドレインが共
に同一平面に設けられた横型パワートランジスタである
と共に、該パワートランジスタ部分の半導体基板内部
に、ドレインと電気的に接続された第２のＮ＋型埋込領
域を有し、さらに第１のＮ＋型埋込領域と、上記第２の
Ｎ＋型埋込領域は、同時に形成された埋込領域とするも
のであって、このように埋込領域を高濃度化できるの
で、上記請求項４または請求項６と同様に、ラッチアッ
プ耐量や、トランジスタ特性を損なうことなく、パワー
トランジスタを低オン抵抗化した素子を安価に製造でき
る効果がある。また、本発明は請求項９に記載のよう
に、請求項５または請求項７に記載の半導体装置おい
て、半導体基板主面に、パワートランジスタと、制御回
路であるＣＭＯＳ回路が共に組み込まれた、いわゆるイ
ンテリジェントパワーデバイスが配設され、かつ該パワ
ートランジスタのソース、ゲート、ドレインが共に同一
平面横型のパワートランジスタであり、該パワートラン
ジスタ部分の半導体基板の内部に、ドレインと電気的に
接続された第２のＰ＋型埋込領域を有し、さらに第１の
Ｐ＋型の埋込領域と、上記第２のＰ＋型埋込領域は、同
時に形成された埋込領域とするものであり、上記請求項
５または請求項７と同様に、ラッチアップ耐量や、トラ
ンジスタ特性を損なうことなく、パワートランジスタを
低オン抵抗化した素子を安価に製造できる効果がある。
また、本発明は請求項１０に記載のように、請求項４、
請求項６および請求項８のいずれか１項に記載の半導体
装置において、Ｎ型ウエル領域の主面で、かつ第１のＮ
＋型埋込領域に当たる部分の一部分もしくは全部に、Ｎ
＋型ウエルコンタクト領域を設けるか、もしくはＮ＋型
ウエルコンタクト領域を設けると共に、該Ｎ＋型ウエル
コンタクト領域と、該第１のＮ＋型埋込領域との間に、
Ｎ＋型領域を設け、かつ上記Ｎ＋型ウエルコンタクト領
域をＶdd端子に接続して、Ｎ＋型埋込領域上に、Ｎ型高
濃度コンタクト領域を設けた構造としているので、上記
請求項４、請求項６および請求項８と同様に、ＥＳＤに
対する耐量や、トランジスタ特性を損なうことなく、ラ
ッチアップ耐量も十分に高くできる効果がある。また、
本発明は請求項１１に記載のように、請求項５、請求項
７および請求項８のいずれか１項に記載の半導体装置に
おいて、Ｐ型ウエル領域の主面で、かつ第１のＰ＋型埋
込領域に当たる部分の一部分もしくは全部に、Ｐ＋型ウ
エルコンタクト領域を設けるか、もしくはＰ＋型ウエル
コンタクト領域を設けると共に、該Ｐ＋型ウエルコンタ
クト領域と、該第１のＰ＋型埋込領域との間に、Ｐ＋型
領域を設け、かつ上記Ｐ＋型ウエルコンタクト領域をＶ
ss端子に接続して、Ｐ＋型埋込領域上に、Ｐ型高濃度コ
ンタクト領域を設けた構造としているので、上記請求項
５、請求項７および請求項８と同様に、ＥＳＤに対する
耐量や、トランジスタ特性を損なうことなく、ラッチア
ップ耐量も十分に高くできる効果がある。
【０００６】
〈第１の実施の形態〉図１は、本実施の形態で例示する
半導体装置の断面構造を示す模式図であり、図２は、図
１に示す半導体装置の平面構造を示す模式図である。ま
ず、図１と図２に基づき、半導体装置の構成を説明す
る。Ｐ型半導体基板１の主面に、Ｎ型ウエル２と、Ｐ+
型基板コンタクト９を形成する。そして、Ｐ型半導体基
板１の主面に、ＮｃｈＭＯＳＦＥＴ（Ｎチャネル絶縁ゲ
ート電界効果トランジスタ）４を設けると共に、Ｎ型ウ
エル２の主面に、ＰｃｈＭＯＳＦＥＴ（Ｐチャネル絶縁
ゲート電界効果トランジスタ）５を設ける。Ｎ型ウエル
２の底面の端部に、Ｎ+型埋込領域100を連続的に、もし
くは断続的に形成する。そして、Ｎ型ウエル２の主面の
一部に、Ｎ+型ウエルコンタクト101を設けると共に、Ｎ
+型ウエルコンタクト101と、Ｎ+型埋込領域100との間
に、Ｎ+型領域102を設ける。この結果、ＮｃｈＭＯＳＦ
ＥＴ４のソース領域をエミッタ、Ｐ型半導体基板１をベ
ース、Ｎ型ウエル２をコレクタとするＮＰＮバイポーラ
Ｔｒ（トランジスタ）１０が形成されると共に、Ｐｃｈ
ＭＯＳＦＥＴ５のソース領域をエミッタ、Ｎ型ウエル２
をベース、Ｐ型半導体基板１をコレクタとするＰＮＰバ
イポーラＴｒ105が形成される。ここで、抵抗103は、Ｎ
+型領域102内におけるＰＮＰバイポーラＴｒ105のエミ
ッタ・ベース間のシャント抵抗であり、抵抗104は、Ｎ+
型埋込領域100内におけるＰＮＰバイポーラＴｒ105のエ
ミッタ・ベース間のシャント抵抗である。次に、本実施
の形態における作用、効果について説明する。図３は、
本実施の形態におけるＰＮＰバイポーラＴｒ105の部分
と、入力（出力）端子１２に接続されている保護素子１
５内のプルダウンダイオード111の位置関係を示す図で
ある。なお、プルダウンダイオード111のアノードは、
Ｐ+型基板コンタクト110に接続されている。そして、プ
ルダウンダイオード111のカソードをエミッタ、Ｐ型半
導体基板１をベース、Ｎ型ウエル２をコレクタとするＮ
ＰＮバイポーラＴｒ112が形成される。ここで、入力
（出力）端子１２に、負極性の過大サージが印加された
場合における本実施の形態の半導体装置の効果について
説明する。プルダウンダイオード111が順バイアスされ
るのと同時に、ＮＰＮバイポーラＴｒ112のエミッタ・
ベース接合がターンオンして、Ｐ型半導体基板１の内部
に電子が注入される。ここで、プルダウンダイオード11
1と、Ｎ型ウエル２は、Ｐ型半導体基板１の主面近傍に
形成されているため、ＮＰＮバイポーラＴｒ112もＰ型
半導体基板１の主面に形成される。したがって、図４に
示すように、ＮＰＮバイポーラＴｒ112（図３参照）に
よる電子の流束115は、大部分がＮ型ウエル２の側面お
よびＮ+型埋込領域100の側面に注入される。ここで、抵
抗103と、抵抗104の抵抗値は小さいので、電流の流束11
5の内、大部分が電子の流束117として、抵抗103と抵抗1
04の部分を流れる。したがって、Ｎ型ウエル２の内部を
流れる電子の流束116の大きさは、電子の流束115のごく
一部分となる。この結果、抵抗103と抵抗104の部分での
電位差はほとんど無く、かつＮ型ウエル２の内部での電
圧勾配もほとんど生じない。したがって、ＰＮＰバイポ
ーラＴｒ105はターンオンせず、ラッチアップは十分に
起こりにくくなる。図５は、Ｎ型ウエル２の側面を示す
模式図である。抵抗103の値が十分に小さいので、Ｎ+型
埋込領域100の内部に電位差はほとんど生じない。した
がって、Ｎ型ウエル２の側面にも電位差はほとんど生じ
ない。このため、Ｎ+型ウエルコンタクト101と、Ｎ+型
領域102を、Ｎ型ウエル２の端部の一部分のみに設けて
も、Ｎ型ウエル２の内部の電位変化を抑制でき、ラッチ
アップを防止することができる。しかもこの場合は、Ｎ
型ウエル２の主面におけるＮ+型ウエルコンタクト101お
よびＮ+型領域102の面積が減るので、半導体装置の集積
度にはほとんど影響を与えない。また、本実施の形態で
は、Ｎ型ウエル２の底面の端部以外に、Ｎ+型埋込領域1
00が形成されていないので、バーティカルＴｒであるＰ
ＮＰバイポーラＴｒ105のｈFE（電流増幅率）は低下し
ない。したがって、従来技術で説明したような、ＰＮＰ
バイポーラＴｒ105のＥＳＤ電流をバイパスする能力の
低下がないので、入力（出力）端子１２に、ＥＳＤが印
加された際の破壊耐量の低下は生じない。さらに、Ｐｃ
ｈＭＯＳＦＥＴ５の下に、不純物濃度の高いＮ+型埋込
領域100が存在しないので、半導体装置の作製工程中の
高温熱処理によって、Ｎ+型埋込領域100の不純物が上方
に拡散し、ＰｃｈＭＯＳＦＥＴ５が形成される部分のＮ
型ウエル２の主面の不純物濃度が高くなることがない。
したがって、従来技術のようなＰｃｈＭＯＳＦＥＴ５の
Ｔｒ特性が悪化するという問題は生じない。さらに、Ｎ
+型埋込領域100の上方拡散の抑制、またはＮ型ウエル２
の表面濃度の制御等、半導体装置の製造工程を複雑に、
かつ困難にすることはない。また、上述したごとく、ラ
ッチアップの原因となる電子の流束は、 保護素子１５
からＰ型半導体基板１の主面近傍を経て、Ｎ型ウエル２
の側面に注入される。したがって、（１）Ｎ型ウエル２
の底面の端部において、ＮｃｈＭＯＳＦＥＴ４と近接し
て隣合っている部分以外に、Ｎ+型埋込領域100、Ｎ+型
ウエルコンタクト101、Ｎ+型領域102を形成する。
（２）Ｎ型ウエル２の底面の端部において、少なくとも
保護素子１５と近接して隣合っている部分に、Ｎ+型埋
込領域100、Ｎ+型ウエルコンタクト101、Ｎ+型領域102
を形成する構成にしても、ラッチアップに対する耐量を
十分に高くすることができる。そして、Ｎ+型埋込領域1
00、Ｎ+型ウエルコンタクト101、Ｎ+型領域102が形成さ
れる面積が小さくなるので、半導体装置の集積度に与え
る影響がますます小さくなる。なお、Ｎ+型埋込領域100
を断続的に形成しても上記と同様の効果が得られる。こ
の場合も、半導体装置の集積度に与える影響は小さくな
る。このように、Ｐ型半導体基板に形成されるＣＭＯＳ
において、ＰｃｈＭＯＳＦＥＴが形成されるＮ型ウエル
の底面の一部分または端部に、Ｎ+型埋込領域を設ける
構成にすることによって、ＥＳＤに対する破壊耐量を下
げることなく、ラッチアップを十分に起こりにくくする
ことができる効果がある。また、Ｎ+型ウエルコンタク
ト101の面積を大きくすることによって、Ｎ+型ウエルコ
ンタクト101とＮ+型埋込領域100の間の抵抗を十分に小
さくできれば、Ｎ+型領域102を形成しなくても同様の効
果が生じる。また、ＰｃｈＭＯＳＦＥＴ５のゲート電極
構造がストレート型、ストライプ型のいずれであっても
効果は全く同様である。なお、本発明の実施の形態にお
いて、Ｐ型半導体基板を用いた場合について述べたが、
Ｎ型半導体基板を用いる場合には、本実施の形態におい
て、Ｎ型とＰ型を入れ替え、かつＶdd電位とＶss電位を
入れ替えればよく、本実施の形態と同様の効果がある。
半導体装置の断面構造を示す模式図であり、図２は、図
１に示す半導体装置の平面構造を示す模式図である。ま
ず、図１と図２に基づき、半導体装置の構成を説明す
る。Ｐ型半導体基板１の主面に、Ｎ型ウエル２と、Ｐ+
型基板コンタクト９を形成する。そして、Ｐ型半導体基
板１の主面に、ＮｃｈＭＯＳＦＥＴ（Ｎチャネル絶縁ゲ
ート電界効果トランジスタ）４を設けると共に、Ｎ型ウ
エル２の主面に、ＰｃｈＭＯＳＦＥＴ（Ｐチャネル絶縁
ゲート電界効果トランジスタ）５を設ける。Ｎ型ウエル
２の底面の端部に、Ｎ+型埋込領域100を連続的に、もし
くは断続的に形成する。そして、Ｎ型ウエル２の主面の
一部に、Ｎ+型ウエルコンタクト101を設けると共に、Ｎ
+型ウエルコンタクト101と、Ｎ+型埋込領域100との間
に、Ｎ+型領域102を設ける。この結果、ＮｃｈＭＯＳＦ
ＥＴ４のソース領域をエミッタ、Ｐ型半導体基板１をベ
ース、Ｎ型ウエル２をコレクタとするＮＰＮバイポーラ
Ｔｒ（トランジスタ）１０が形成されると共に、Ｐｃｈ
ＭＯＳＦＥＴ５のソース領域をエミッタ、Ｎ型ウエル２
をベース、Ｐ型半導体基板１をコレクタとするＰＮＰバ
イポーラＴｒ105が形成される。ここで、抵抗103は、Ｎ
+型領域102内におけるＰＮＰバイポーラＴｒ105のエミ
ッタ・ベース間のシャント抵抗であり、抵抗104は、Ｎ+
型埋込領域100内におけるＰＮＰバイポーラＴｒ105のエ
ミッタ・ベース間のシャント抵抗である。次に、本実施
の形態における作用、効果について説明する。図３は、
本実施の形態におけるＰＮＰバイポーラＴｒ105の部分
と、入力（出力）端子１２に接続されている保護素子１
５内のプルダウンダイオード111の位置関係を示す図で
ある。なお、プルダウンダイオード111のアノードは、
Ｐ+型基板コンタクト110に接続されている。そして、プ
ルダウンダイオード111のカソードをエミッタ、Ｐ型半
導体基板１をベース、Ｎ型ウエル２をコレクタとするＮ
ＰＮバイポーラＴｒ112が形成される。ここで、入力
（出力）端子１２に、負極性の過大サージが印加された
場合における本実施の形態の半導体装置の効果について
説明する。プルダウンダイオード111が順バイアスされ
るのと同時に、ＮＰＮバイポーラＴｒ112のエミッタ・
ベース接合がターンオンして、Ｐ型半導体基板１の内部
に電子が注入される。ここで、プルダウンダイオード11
1と、Ｎ型ウエル２は、Ｐ型半導体基板１の主面近傍に
形成されているため、ＮＰＮバイポーラＴｒ112もＰ型
半導体基板１の主面に形成される。したがって、図４に
示すように、ＮＰＮバイポーラＴｒ112（図３参照）に
よる電子の流束115は、大部分がＮ型ウエル２の側面お
よびＮ+型埋込領域100の側面に注入される。ここで、抵
抗103と、抵抗104の抵抗値は小さいので、電流の流束11
5の内、大部分が電子の流束117として、抵抗103と抵抗1
04の部分を流れる。したがって、Ｎ型ウエル２の内部を
流れる電子の流束116の大きさは、電子の流束115のごく
一部分となる。この結果、抵抗103と抵抗104の部分での
電位差はほとんど無く、かつＮ型ウエル２の内部での電
圧勾配もほとんど生じない。したがって、ＰＮＰバイポ
ーラＴｒ105はターンオンせず、ラッチアップは十分に
起こりにくくなる。図５は、Ｎ型ウエル２の側面を示す
模式図である。抵抗103の値が十分に小さいので、Ｎ+型
埋込領域100の内部に電位差はほとんど生じない。した
がって、Ｎ型ウエル２の側面にも電位差はほとんど生じ
ない。このため、Ｎ+型ウエルコンタクト101と、Ｎ+型
領域102を、Ｎ型ウエル２の端部の一部分のみに設けて
も、Ｎ型ウエル２の内部の電位変化を抑制でき、ラッチ
アップを防止することができる。しかもこの場合は、Ｎ
型ウエル２の主面におけるＮ+型ウエルコンタクト101お
よびＮ+型領域102の面積が減るので、半導体装置の集積
度にはほとんど影響を与えない。また、本実施の形態で
は、Ｎ型ウエル２の底面の端部以外に、Ｎ+型埋込領域1
00が形成されていないので、バーティカルＴｒであるＰ
ＮＰバイポーラＴｒ105のｈFE（電流増幅率）は低下し
ない。したがって、従来技術で説明したような、ＰＮＰ
バイポーラＴｒ105のＥＳＤ電流をバイパスする能力の
低下がないので、入力（出力）端子１２に、ＥＳＤが印
加された際の破壊耐量の低下は生じない。さらに、Ｐｃ
ｈＭＯＳＦＥＴ５の下に、不純物濃度の高いＮ+型埋込
領域100が存在しないので、半導体装置の作製工程中の
高温熱処理によって、Ｎ+型埋込領域100の不純物が上方
に拡散し、ＰｃｈＭＯＳＦＥＴ５が形成される部分のＮ
型ウエル２の主面の不純物濃度が高くなることがない。
したがって、従来技術のようなＰｃｈＭＯＳＦＥＴ５の
Ｔｒ特性が悪化するという問題は生じない。さらに、Ｎ
+型埋込領域100の上方拡散の抑制、またはＮ型ウエル２
の表面濃度の制御等、半導体装置の製造工程を複雑に、
かつ困難にすることはない。また、上述したごとく、ラ
ッチアップの原因となる電子の流束は、 保護素子１５
からＰ型半導体基板１の主面近傍を経て、Ｎ型ウエル２
の側面に注入される。したがって、（１）Ｎ型ウエル２
の底面の端部において、ＮｃｈＭＯＳＦＥＴ４と近接し
て隣合っている部分以外に、Ｎ+型埋込領域100、Ｎ+型
ウエルコンタクト101、Ｎ+型領域102を形成する。
（２）Ｎ型ウエル２の底面の端部において、少なくとも
保護素子１５と近接して隣合っている部分に、Ｎ+型埋
込領域100、Ｎ+型ウエルコンタクト101、Ｎ+型領域102
を形成する構成にしても、ラッチアップに対する耐量を
十分に高くすることができる。そして、Ｎ+型埋込領域1
00、Ｎ+型ウエルコンタクト101、Ｎ+型領域102が形成さ
れる面積が小さくなるので、半導体装置の集積度に与え
る影響がますます小さくなる。なお、Ｎ+型埋込領域100
を断続的に形成しても上記と同様の効果が得られる。こ
の場合も、半導体装置の集積度に与える影響は小さくな
る。このように、Ｐ型半導体基板に形成されるＣＭＯＳ
において、ＰｃｈＭＯＳＦＥＴが形成されるＮ型ウエル
の底面の一部分または端部に、Ｎ+型埋込領域を設ける
構成にすることによって、ＥＳＤに対する破壊耐量を下
げることなく、ラッチアップを十分に起こりにくくする
ことができる効果がある。また、Ｎ+型ウエルコンタク
ト101の面積を大きくすることによって、Ｎ+型ウエルコ
ンタクト101とＮ+型埋込領域100の間の抵抗を十分に小
さくできれば、Ｎ+型領域102を形成しなくても同様の効
果が生じる。また、ＰｃｈＭＯＳＦＥＴ５のゲート電極
構造がストレート型、ストライプ型のいずれであっても
効果は全く同様である。なお、本発明の実施の形態にお
いて、Ｐ型半導体基板を用いた場合について述べたが、
Ｎ型半導体基板を用いる場合には、本実施の形態におい
て、Ｎ型とＰ型を入れ替え、かつＶdd電位とＶss電位を
入れ替えればよく、本実施の形態と同様の効果がある。
【０００７】〈第２の実施の形態〉図６に、本実施の形
態で例示する半導体装置の断面構造を示す。まず、半導
体装置の構成について説明する。第１の実施の形態にお
いて、Ｐ型半導体基板１の主面にＮ型ウエル２１を設け
る。そして、Ｎ型ウエル２１の主面に、ソース、ゲート
およびドレインが同一平面上に設けられた横型パワーＴ
ｒ２０を形成する。また、Ｎ型ウエル２１の底面に、横
型パワーＴｒ２０のドレインと電気的に接続されたＮ+
型埋込領域２２を設けると共に、横型パワーＴｒ２０
と、ＮｃｈＭＯＳＦＥＴ４と、ＰｃｈＭＯＳＦＥＴ５か
らなる制御回路とによって、ＩＰＤを構成する。その他
の構成は、第１の実施の形態と同様である。次に、本実
施の形態で示した半導体装置の作用、効果について述べ
る。本実施の形態で例示した半導体装置は、上記第１の
実施の形態で述べた半導体装置のすべての効果が含まれ
ると共に、さらに、以下に示す効果がある。 （１）Ｎ+型埋込領域２２と、Ｎ+型埋込領域100を同時
に形成する場合に、横型パワーＴｒ２０のオン抵抗を小
さくするために、Ｎ+型埋込領域２２と、Ｎ+型埋込領域
100の不純物濃度を高くしても、ＰｃｈＭＯＳＦＥＴ５
のＴｒ特性に悪影響を与えない。したがって、横型パワ
ーＴｒ２０の低オン抵抗化と、制御回路のラッチアップ
に対する耐量を高くすることを両立させることができ
る。また、Ｎ+型埋込領域100を形成するための特別な製
造工程を追加する必要がない。 （２）横型パワーＴｒ２０のオン抵抗を小さくするため
に、横型パワーＴｒ２０のドレイン領域と、Ｎ+型埋込
領域２２との間に、新たなＮ+型領域（図示せず）を設
ける場合、Ｎ+型領域102を、上記新たなＮ+型領域とを
同時に形成することができ、Ｎ+型領域102を形成するた
めの特別な製造工程の追加を必要としない。このよう
に、ＣＭＯＳがＩＰＤの一部として構成され、上記Ｎ+
型埋込領域がＩＰＤ内のパワーＴｒ部分にも用いられる
場合、ＰｃｈＭＯＳＦＥＴのＴｒ特性を損なわずにＮ+
型埋込領域を高濃度化してラッチアップに対する耐量を
高くすると共に、パワーＴｒを低オン抵抗化できる効果
がある。さらに、Ｎ+型ウエルコンタクト101の面積を大
きくすることによって、Ｎ+型ウエルコンタクト101とＮ
+型埋込領域100の間の抵抗が十分に小さくなるならば、
Ｎ+型領域102を形成しなくても同様の効果が生じる。ま
た、ＰｃｈＭＯＳＦＥＴ５のゲート電極構造がストレー
ト型、ストライプ型のいずれであっても効果は全く同様
である。なお、本発明の実施の形態において、すべてＰ
型半導体基板を用いた場合について述べたが、Ｎ型半導
体基板を用いる場合には、本実施の形態において、Ｎ型
とＰ型を入れ替え、かつＶdd電位とＶss電位を入れ替え
ればよく、本実施の形態と同様の効果がある。
態で例示する半導体装置の断面構造を示す。まず、半導
体装置の構成について説明する。第１の実施の形態にお
いて、Ｐ型半導体基板１の主面にＮ型ウエル２１を設け
る。そして、Ｎ型ウエル２１の主面に、ソース、ゲート
およびドレインが同一平面上に設けられた横型パワーＴ
ｒ２０を形成する。また、Ｎ型ウエル２１の底面に、横
型パワーＴｒ２０のドレインと電気的に接続されたＮ+
型埋込領域２２を設けると共に、横型パワーＴｒ２０
と、ＮｃｈＭＯＳＦＥＴ４と、ＰｃｈＭＯＳＦＥＴ５か
らなる制御回路とによって、ＩＰＤを構成する。その他
の構成は、第１の実施の形態と同様である。次に、本実
施の形態で示した半導体装置の作用、効果について述べ
る。本実施の形態で例示した半導体装置は、上記第１の
実施の形態で述べた半導体装置のすべての効果が含まれ
ると共に、さらに、以下に示す効果がある。 （１）Ｎ+型埋込領域２２と、Ｎ+型埋込領域100を同時
に形成する場合に、横型パワーＴｒ２０のオン抵抗を小
さくするために、Ｎ+型埋込領域２２と、Ｎ+型埋込領域
100の不純物濃度を高くしても、ＰｃｈＭＯＳＦＥＴ５
のＴｒ特性に悪影響を与えない。したがって、横型パワ
ーＴｒ２０の低オン抵抗化と、制御回路のラッチアップ
に対する耐量を高くすることを両立させることができ
る。また、Ｎ+型埋込領域100を形成するための特別な製
造工程を追加する必要がない。 （２）横型パワーＴｒ２０のオン抵抗を小さくするため
に、横型パワーＴｒ２０のドレイン領域と、Ｎ+型埋込
領域２２との間に、新たなＮ+型領域（図示せず）を設
ける場合、Ｎ+型領域102を、上記新たなＮ+型領域とを
同時に形成することができ、Ｎ+型領域102を形成するた
めの特別な製造工程の追加を必要としない。このよう
に、ＣＭＯＳがＩＰＤの一部として構成され、上記Ｎ+
型埋込領域がＩＰＤ内のパワーＴｒ部分にも用いられる
場合、ＰｃｈＭＯＳＦＥＴのＴｒ特性を損なわずにＮ+
型埋込領域を高濃度化してラッチアップに対する耐量を
高くすると共に、パワーＴｒを低オン抵抗化できる効果
がある。さらに、Ｎ+型ウエルコンタクト101の面積を大
きくすることによって、Ｎ+型ウエルコンタクト101とＮ
+型埋込領域100の間の抵抗が十分に小さくなるならば、
Ｎ+型領域102を形成しなくても同様の効果が生じる。ま
た、ＰｃｈＭＯＳＦＥＴ５のゲート電極構造がストレー
ト型、ストライプ型のいずれであっても効果は全く同様
である。なお、本発明の実施の形態において、すべてＰ
型半導体基板を用いた場合について述べたが、Ｎ型半導
体基板を用いる場合には、本実施の形態において、Ｎ型
とＰ型を入れ替え、かつＶdd電位とＶss電位を入れ替え
ればよく、本実施の形態と同様の効果がある。
【０００８】〈第３の実施の形態〉本実施の形態で例示
する半導体装置の平面構造を図７に示す。まず、半導体
装置の構成について説明する。第１の実施の形態、また
は第２の実施の形態において、ＰｃｈＭＯＳＦＥＴ５の
反転層が形成される領域の下以外のＮ型ウエル２の底面
の一部分または大部分に、Ｎ+型埋込領域100を設け、か
つ、Ｎ++型埋込領域100と、Ｎ型ウエル２の主面に設け
たＮ+型ウエルコンタクト101の間に、Ｎ+型領域102を形
成する点が異なる。その他の構成は第１の実施の形態ま
たは第２の実施の形態と同様である。次に、本実施の形
態における半導体装置の作用、効果について説明する。
本実施の形態における半導体装置は、第１の実施の形態
または第２の実施の形態の項で述べた効果、すなわち、
Ｐ型半導体基板に形成されるＣＭＯＳにおいて、Ｐｃｈ
ＭＯＳＦＥＴが形成されるＮ型ウエルの底面の一部分ま
たは端部に、Ｎ+型埋込領域を設ける構成にすることに
よって、ＥＳＤに対する破壊耐量を下げることなく、ラ
ッチアップを十分に起こりにくくすることができ、また
ＣＭＯＳがＩＰＤの一部として構成され、Ｎ+型埋込領
域が、ＩＰＤ内のパワーＴｒ部分にも用いられる場合、
ＰｃｈＭＯＳＦＥＴのＴｒ特性を損なわずにＮ+型埋込
領域を高濃度化してラッチアップに対する耐量を高く
し、パワーＴｒを低オン抵抗化できる効果、等をすべて
含み、さらにＮ+型埋込領域100のレイアウトの自由度が
増加するので、半導体装置の集積度に与える影響が少な
くなり、半導体装置の面積を大きくすることなく集積化
をはかることができる効果がある。なお、本発明の実施
の形態において、Ｐ型半導体基板を用いた場合について
述べたが、Ｎ型半導体基板を用いる場合には、本実施の
形態においてＮ型とＰ型を入れ替え、かつＶdd電位とＶ
ss電位を入れ替えればよく、本実施の形態と同様の効果
がある。
する半導体装置の平面構造を図７に示す。まず、半導体
装置の構成について説明する。第１の実施の形態、また
は第２の実施の形態において、ＰｃｈＭＯＳＦＥＴ５の
反転層が形成される領域の下以外のＮ型ウエル２の底面
の一部分または大部分に、Ｎ+型埋込領域100を設け、か
つ、Ｎ++型埋込領域100と、Ｎ型ウエル２の主面に設け
たＮ+型ウエルコンタクト101の間に、Ｎ+型領域102を形
成する点が異なる。その他の構成は第１の実施の形態ま
たは第２の実施の形態と同様である。次に、本実施の形
態における半導体装置の作用、効果について説明する。
本実施の形態における半導体装置は、第１の実施の形態
または第２の実施の形態の項で述べた効果、すなわち、
Ｐ型半導体基板に形成されるＣＭＯＳにおいて、Ｐｃｈ
ＭＯＳＦＥＴが形成されるＮ型ウエルの底面の一部分ま
たは端部に、Ｎ+型埋込領域を設ける構成にすることに
よって、ＥＳＤに対する破壊耐量を下げることなく、ラ
ッチアップを十分に起こりにくくすることができ、また
ＣＭＯＳがＩＰＤの一部として構成され、Ｎ+型埋込領
域が、ＩＰＤ内のパワーＴｒ部分にも用いられる場合、
ＰｃｈＭＯＳＦＥＴのＴｒ特性を損なわずにＮ+型埋込
領域を高濃度化してラッチアップに対する耐量を高く
し、パワーＴｒを低オン抵抗化できる効果、等をすべて
含み、さらにＮ+型埋込領域100のレイアウトの自由度が
増加するので、半導体装置の集積度に与える影響が少な
くなり、半導体装置の面積を大きくすることなく集積化
をはかることができる効果がある。なお、本発明の実施
の形態において、Ｐ型半導体基板を用いた場合について
述べたが、Ｎ型半導体基板を用いる場合には、本実施の
形態においてＮ型とＰ型を入れ替え、かつＶdd電位とＶ
ss電位を入れ替えればよく、本実施の形態と同様の効果
がある。
【図１】本発明の第１の実施の形態で例示した半導体装
置の断面構造を示す模式図。
置の断面構造を示す模式図。
【図２】本発明の第１の実施の形態で例示した半導体装
置の平面構造を示す模式図。
置の平面構造を示す模式図。
【図３】本発明の第１の実施の形態で例示した半導体装
置のラッチアップ防止作用示す説明図。
置のラッチアップ防止作用示す説明図。
【図４】本発明の第１の実施の形態で例示した半導体装
置の電子の流束を示す説明図。
置の電子の流束を示す説明図。
【図５】本発明の第１の実施の形態で例示した半導体装
置のＮ型ウエルの側面部分の構成を示す模式図。
置のＮ型ウエルの側面部分の構成を示す模式図。
【図６】本発明の第２の実施の形態で例示した半導体装
置の断面構造を示す模式図。
置の断面構造を示す模式図。
【図７】本発明の第３の実施の形態で例示した半導体装
置の平面構造を示す模式図。
置の平面構造を示す模式図。
【図８】従来の半導体装置の断面構造の一例を示す模式
図。
図。
【図９】従来の半導体装置の等価回路の一例を示す図。
【図１０】従来のＩＰＤを構成した半導体装置の断面構
造の一例を示す模式図。
造の一例を示す模式図。
１…Ｐ型半導体基板 ２…Ｎ型ウエル ３…Ｎ+型
埋込領域 ４…ＮｃｈＭＯＳＦＥＴ（Ｎチヤネル絶縁ゲート電界効
果トランジスタ） ５…ＰｃｈＭＯＳＦＥＴ（Ｐチヤネル絶縁ゲート電界効
果トランジスタ） ６…ＰＮＰバイポーラＴｒ ７…第１のシャント抵抗 ８…Ｎ+型ウエルコンタクト ９…Ｐ+型基板コンタク
ト １０…ＮＰＮバイポーラＴｒ １１…第２のシャント抵
抗 １２…入力（出力）端子 １３…Ｖdd端子 １４…
Ｖss端子 １５…保護素子 ２０…横型パワーＴｒ ２１…
Ｎ型ウエル ２２…Ｎ+型埋込領域 100…Ｎ+型埋込領域 101…Ｎ+
型ウエルコンタクト 102…Ｎ+型領域 103、104…抵抗 105…ＰＮＰバイポ
ーラＴｒ 110…Ｐ+型基板コンタクト 111…プルダウンダイオ
ード 112…ＮＰＮバイポーラＴｒ 115、116、117…電子の
流束
埋込領域 ４…ＮｃｈＭＯＳＦＥＴ（Ｎチヤネル絶縁ゲート電界効
果トランジスタ） ５…ＰｃｈＭＯＳＦＥＴ（Ｐチヤネル絶縁ゲート電界効
果トランジスタ） ６…ＰＮＰバイポーラＴｒ ７…第１のシャント抵抗 ８…Ｎ+型ウエルコンタクト ９…Ｐ+型基板コンタク
ト １０…ＮＰＮバイポーラＴｒ １１…第２のシャント抵
抗 １２…入力（出力）端子 １３…Ｖdd端子 １４…
Ｖss端子 １５…保護素子 ２０…横型パワーＴｒ ２１…
Ｎ型ウエル ２２…Ｎ+型埋込領域 100…Ｎ+型埋込領域 101…Ｎ+
型ウエルコンタクト 102…Ｎ+型領域 103、104…抵抗 105…ＰＮＰバイポ
ーラＴｒ 110…Ｐ+型基板コンタクト 111…プルダウンダイオ
ード 112…ＮＰＮバイポーラＴｒ 115、116、117…電子の
流束
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8238
H01L 27/092
H01L 29/78
Claims (11)
- 【請求項１】Ｐ型もしくはＮ型の半導体基板の主面に、
少なくとも相補型絶縁ゲート電界効果トランジスタ（Ｃ
ＭＯＳ）回路を設け、該ＣＭＯＳ回路を構成するＮ型ウ
エル領域もしくはＰ型ウエル領域の底面の端部に、不純
物の高濃度領域であるＮ＋型もしくはＰ＋型の埋込領域
を配設し、静電サージ電流に対する耐量を低下すること
なく、寄生バーティカルトランジスタのシャント抵抗を
小さくしてラッチアップを防止することを特徴とする半
導体装置。 - 【請求項２】Ｐ型もしくはＮ型の半導体基板の主面に、
少なくともパワートランジスタと、相補型絶縁ゲート電
界効果トランジスタ（ＣＭＯＳ）回路とが共に組み込ま
れたインテリジェントパワーデバイス（ＩＰＤ）を形成
し、上記ＣＭＯＳ回路を構成するＮ型ウエル領域もしく
はＰ型ウエル領域の底面の端部に、不純物の高濃度領域
であるＮ＋型もしくはＰ＋型の埋込領域を配設し、静電
サージ電流に対する耐量を低下することなく、寄生バー
ティカルトランジスタのシャント抵抗を小さくしてラッ
チアップを防止することを特徴とする半導体装置。 - 【請求項３】請求項１または請求項２に記載の半導体装
置おいて、不純物の高濃度領域であるＮ+型もしくはＰ+
型埋込領域上に、Ｎ型もしくはＰ型高濃度ウエルコンタ
クト領域を配設し、静電サージ耐量およびトランジスタ
特性を損なうことなく、ラッチアップをさらに防止する
ことを特徴とする半導体装置。 - 【請求項４】Ｐ型半導体基板の主面にＮ型のウエル領域
を形成し、上記半導体基板の主面および上記ウエル領域
の主面に、相補型絶縁ゲート電界効果トランジスタ（Ｃ
ＭＯＳ）回路を設けると共に、該ＣＭＯＳ回路を構成す
るＰチャネル絶縁ゲート電界効果トランジスタ（ＭＯＳ
ＦＥＴ）が形成されるＮ型ウエル領域の底面の端部に、
第１のＮ＋型埋込領域を配設して成ることを特徴とする
半導体装置。 - 【請求項５】Ｎ型半導体基板の主面にＰ型のウエル領域
を形成し、上記半導体基板の主面および上記ウエル領域
の主面に、相補型絶縁ゲート電界効果トランジスタ（Ｃ
ＭＯＳ）回路を設けると共に、該ＣＭＯＳ回路を構成す
るＮチャネル絶縁ゲート電界効果トランジスタ（ＭＯＳ
ＦＥＴ）が形成されるＰ型ウエル領域の底面の端部に、
第１のＰ＋型埋込領域を配設して成ることを特徴とする
半導体装置。 - 【請求項６】請求項４に記載の半導体装置において、Ｎ
型ウエル領域の底面の端部に、第１のＮ+型埋込領域を
連続的に、もしくは断続的に配設するか、もしくはＮ型
ウエル領域の底面の端部において、ＣＭＯＳ回路を構成
するＮチャネルＭＯＳＦＥＴと近接して隣合っている部
分以外に、第１のＮ+型埋込領域を配設するか、もしく
はＮ型ウエル領域の底面の端部において、少なくとも半
導体基板主面に形成された入力回路もしくは出力回路と
近接して隣合っている部分に、第１のＮ+型埋込領域を
配設して成ることを特徴とする半導体装置。 - 【請求項７】請求項５に記載の半導体装置において、Ｐ
型ウエル領域の底面の端部に、第１のＰ+型埋込領域を
連続的に、もしくは断続的に配設するか、もしくはＰ型
ウエル領域の底面の端部において、ＣＭＯＳ回路を構成
するＰチャネルＭＯＳＦＥＴと近接して隣合っている部
分以外に、第１のＰ+型埋込領域を配設するか、もしく
はＰ型ウエル領域の底面の端部において、少なくとも半
導体基板主面に形成された入力回路もしくは出力回路と
近接して隣合っている部分に、第１のＰ+型埋込領域を
配設して成ることを特徴とする半導体装置。 - 【請求項８】請求項４または請求項６に記載の半導体装
置おいて、半導体基板主面に、パワートランジスタと、
制御回路であるＣＭＯＳ回路が共に組み込まれた、いわ
ゆるインテリジェントパワーデバイス（ＩＰＤ）が配設
され、かつ上記パワートランジスタのソース、ゲート、
ドレインが共に同一平面に設けられた横型パワートラン
ジスタであると共に、該パワートランジスタ部分の半導
体基板内部に、ドレインと電気的に接続された第２のＮ
+型埋込領域を有し、さらに第１のＮ+型埋込領域と、上
記第２のＮ+型埋込領域は、同時に形成された埋込領域
であることを特徴とする半導体装置。 - 【請求項９】請求項５または請求項７に記載の半導体装
置おいて、半導体基板主面に、パワートランジスタと、
制御回路であるＣＭＯＳ回路が共に組み込まれた、いわ
ゆるインテリジェントパワーデバイスが配設され、かつ
該パワートランジスタのソース、ゲート、ドレインが共
に同一平面に設けられた横型のパワートランジスタであ
り、該パワートランジスタ部分の半導体基板の内部に、
ドレインと電気的に接続された第２のＰ+型埋込領域を
有し、さらに第１のＰ+型の埋込領域と、上記第２のＰ+
型埋込領域は、同時に形成された埋込領域であることを
特徴とする半導体装置。 - 【請求項１０】請求項４、請求項６および請求項８のい
ずれか１項に記載の半導体装置において、Ｎ型ウエル領
域の主面で、かつ第１のＮ+型埋込領域に当たる部分の
一部分もしくは全部に、Ｎ+型ウエルコンタクト領域を
設けるか、もしくはＮ+型ウエルコンタクト領域を設け
ると共に、該Ｎ+型ウエルコンタクト領域と、該第１の
Ｎ+型埋込領域との間に、Ｎ+型領域を設け、かつ上記Ｎ
+型ウエルコンタクト領域を、Ｖdd端子に接続して成る
ことを特徴とする半導体装置。 - 【請求項１１】請求項５、請求項７および請求項９のい
ずれか１項に記載の半導体装置において、Ｐ型ウエル領
域の主面で、かつ第１のＰ+型埋込領域に当たる部分の
一部分もしくは全部に、Ｐ+型ウエルコンタクト領域を
設けるか、もしくはＰ+型ウエルコンタクト領域を設け
ると共に、該Ｐ+型ウエルコンタクト領域と、該第１の
Ｐ+型埋込領域との間に、Ｐ+型領域を設け、かつ上記Ｐ
+型ウエルコンタクト領域を、Ｖss端子に接続して成る
ことを特徴とする半導体装置。
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP13991296A JP3389782B2 (ja) | 1996-06-03 | 1996-06-03 | 半導体装置 |
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