JPS61174672A - 縦型ｍｏｓトランジスタ - Google Patents
縦型ｍｏｓトランジスタInfo
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- JPS61174672A JPS61174672A JP60013440A JP1344085A JPS61174672A JP S61174672 A JPS61174672 A JP S61174672A JP 60013440 A JP60013440 A JP 60013440A JP 1344085 A JP1344085 A JP 1344085A JP S61174672 A JPS61174672 A JP S61174672A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、ゲートの絶縁破壊を防止するための改良を
施した縦型ＭＯ８トランジスタに関する。
施した縦型ＭＯ８トランジスタに関する。
［発明の技術的背景および問題点Ｊ
縦型ＭＯＳトランジスタは電力用スイッチング素子とし
て有効であり、種々の用途に使用されている。この縦型
ＭＯＳトランジスタについては例えばオーム社発行の雑
誌「エレクトロニクス」昭和５７年６月号の５８７頁に
記載されている。第２図（ａ ’）は、Ｎチャンネル型
の縦型Ｍｏｓトランジスタの一例を示すものである。こ
の縦型ＭＯＳトランジスタは、Ｎ＋導電型の基板１およ
びこのＮ＋導電型基板１の上に形成されたＮ導電型のド
レイン領域３からなる半導体基板５の下面側にドレイン
電極７が接合され、Ｎ型ドレイン領域３内には半導体基
板５の上面側、すなわちドレイン電極７が接合されてい
る側とは反対の主面側から複数のＰ導電型のウェル領域
９が互いに所定間隔あけて拡散形成されている。また、
各Ｐ型ウェル領域９内には一対のＮ＋導電型のソース領
域１１が互いに所定間隔あけて主面側から拡散形成され
、この一対のソース領域１１の間にはＰ＋導電型のウェ
ルコンタクト拡散領域１３が形成されている。
て有効であり、種々の用途に使用されている。この縦型
ＭＯＳトランジスタについては例えばオーム社発行の雑
誌「エレクトロニクス」昭和５７年６月号の５８７頁に
記載されている。第２図（ａ ’）は、Ｎチャンネル型
の縦型Ｍｏｓトランジスタの一例を示すものである。こ
の縦型ＭＯＳトランジスタは、Ｎ＋導電型の基板１およ
びこのＮ＋導電型基板１の上に形成されたＮ導電型のド
レイン領域３からなる半導体基板５の下面側にドレイン
電極７が接合され、Ｎ型ドレイン領域３内には半導体基
板５の上面側、すなわちドレイン電極７が接合されてい
る側とは反対の主面側から複数のＰ導電型のウェル領域
９が互いに所定間隔あけて拡散形成されている。また、
各Ｐ型ウェル領域９内には一対のＮ＋導電型のソース領
域１１が互いに所定間隔あけて主面側から拡散形成され
、この一対のソース領域１１の間にはＰ＋導電型のウェ
ルコンタクト拡散領域１３が形成されている。
Ｐ型ウェル領域９が形成されていないＮ型ドレイン領域
３の主面まで延出した部分３ａは、Ｐ型ウェル領域９を
挾んでソース領域１１と隣接しており、このＮ型ドレイ
ン領域３の部分３ａ、Ｐ型ウェル領域９およびソース領
域１１の表面に厚さ約１０００人のＳｉＯ２からなるゲ
ート酸化１１１５を介してゲート電極１７が形成されて
いる。また、ソース領域１１およびＰ＋ウェルコンタク
ト拡散領域１３にはソース電極１９が接続され、ソース
電極１９とゲート電極１７との間には層間絶縁膜２１が
形成されている。第２図（１））は、第２図（ａ）に示
す縦型ＭｏＳトランジスタの等価回路を示す図である。
３の主面まで延出した部分３ａは、Ｐ型ウェル領域９を
挾んでソース領域１１と隣接しており、このＮ型ドレイ
ン領域３の部分３ａ、Ｐ型ウェル領域９およびソース領
域１１の表面に厚さ約１０００人のＳｉＯ２からなるゲ
ート酸化１１１５を介してゲート電極１７が形成されて
いる。また、ソース領域１１およびＰ＋ウェルコンタク
ト拡散領域１３にはソース電極１９が接続され、ソース
電極１９とゲート電極１７との間には層間絶縁膜２１が
形成されている。第２図（１））は、第２図（ａ）に示
す縦型ＭｏＳトランジスタの等価回路を示す図である。
以上のように構成されたものにおいて、ゲート電極１７
に正の電圧を印加すると、ゲート酸化膜１５の直下のＰ
型ウェル領域９内のソース領域１１とドレイン領域３間
に伝導チャンネルが誘起され、ソースとドレイン間の電
流が制御されるものである。しかしながら、上述したよ
うな従来の縦型ＭｏＳトランジスタにおいては、ゲート
電極１７が約１０００人の厚さのゲート酸化１１１５を
挾んでソース領域１１、Ｐ型ウェル領域９およびＮ型ド
レイン領域３の部分３ａ上に形成されているため、ソー
ス−ゲート間またはドレイン−ゲート間の耐圧は比較的
低く、高々５０Ｖ程度である。
に正の電圧を印加すると、ゲート酸化膜１５の直下のＰ
型ウェル領域９内のソース領域１１とドレイン領域３間
に伝導チャンネルが誘起され、ソースとドレイン間の電
流が制御されるものである。しかしながら、上述したよ
うな従来の縦型ＭｏＳトランジスタにおいては、ゲート
電極１７が約１０００人の厚さのゲート酸化１１１５を
挾んでソース領域１１、Ｐ型ウェル領域９およびＮ型ド
レイン領域３の部分３ａ上に形成されているため、ソー
ス−ゲート間またはドレイン−ゲート間の耐圧は比較的
低く、高々５０Ｖ程度である。
このため、この値以上の電圧を有するサージ電圧等がゲ
ート電極１７に印加されると、ゲート酸化膜１５が絶縁
破壊されるという問題がある。
ート電極１７に印加されると、ゲート酸化膜１５が絶縁
破壊されるという問題がある。
［発明の目的］
この発明は、上記に鑑みてなされたもので、その目的と
するところは、ゲート電極に大電圧が印加されてもゲー
ト酸化膜が絶縁破壊されることを防止した縦型ＭＯＳト
ランジスタを提供することにある。
するところは、ゲート電極に大電圧が印加されてもゲー
ト酸化膜が絶縁破壊されることを防止した縦型ＭＯＳト
ランジスタを提供することにある。
［発°明の概要］
上記目的を達成するため、ドレイン領域を構成する第１
の導電型の半導体基板の主面側に第１の導電型と反対の
第２の導電型の第１のウェル領域を形成し、この第１の
ウェル領域内に第１の導電型のソース領域を形成し、前
記ドレイン領域およびソース領域の両者に跨がった状態
で絶縁膜を介したゲート電極を形成して構成される縦型
ＭＯＳトランジスタにおいて、この発明は、前記半導体
基板上に形成され前記ソース領域に接続された第２の導
電型の第２のウェル領域と、この第２のウェル領域内に
形成され前記ゲート電極に接続された第１の導電型の高
不純物領域とを有することを要旨とする。
の導電型の半導体基板の主面側に第１の導電型と反対の
第２の導電型の第１のウェル領域を形成し、この第１の
ウェル領域内に第１の導電型のソース領域を形成し、前
記ドレイン領域およびソース領域の両者に跨がった状態
で絶縁膜を介したゲート電極を形成して構成される縦型
ＭＯＳトランジスタにおいて、この発明は、前記半導体
基板上に形成され前記ソース領域に接続された第２の導
電型の第２のウェル領域と、この第２のウェル領域内に
形成され前記ゲート電極に接続された第１の導電型の高
不純物領域とを有することを要旨とする。
［発明の実施例］
以下、図面を用いてこの発明の詳細な説明する。
第１図（ａ ）はこの発明の一実施例に係わる縦型ＭＯ
Ｓトランジスタの断面図である。同図に示す縦型ＭＯ８
トランジスタは、縦型ＭＯＳトランジスタ部２３とこの
縦型ＭＯＳトランジスタ部２３に隣接して形成されてい
るツェナーダイオード部２５とを有する。縦型ＭＯＳト
ランジスタ部２３は第２図（ａ ）の縦型ＭＯＳトラン
ジスタと同じ構造であり、同じ構成部分には同じ符号が
付されている。
Ｓトランジスタの断面図である。同図に示す縦型ＭＯ８
トランジスタは、縦型ＭＯＳトランジスタ部２３とこの
縦型ＭＯＳトランジスタ部２３に隣接して形成されてい
るツェナーダイオード部２５とを有する。縦型ＭＯＳト
ランジスタ部２３は第２図（ａ ）の縦型ＭＯＳトラン
ジスタと同じ構造であり、同じ構成部分には同じ符号が
付されている。
ツェナーダイオード部２５は、縦型ＭＯＳトランジスタ
部２３のゲート電極とソース電極間に第１図（、ｂ）の
等価回路で示すようにツェナーダイオードを接続し、ゲ
ート電極にサージ電圧のような高電圧が印加された場合
、この高電圧に対してツェナーダイオードが導通状態に
なって大電圧がＭＯＳトランジスタのゲート電極に印加
されないようにしているものである。
部２３のゲート電極とソース電極間に第１図（、ｂ）の
等価回路で示すようにツェナーダイオードを接続し、ゲ
ート電極にサージ電圧のような高電圧が印加された場合
、この高電圧に対してツェナーダイオードが導通状態に
なって大電圧がＭＯＳトランジスタのゲート電極に印加
されないようにしているものである。
ツェナーダイオード部２５は、Ｎ型ドレイン領域３内に
半導体基板５の主面側から拡散形成された第２のＰ型ウ
ェル領域２７を有し、これによりツェナーダイオード部
２５がＮ型ドレイン領域３からＰＮ接合分離されている
。第２のＰ型ウェル領域２７内には高濃度ドープ処理さ
れたＮ＋導電型の拡散領域２９が形成され、この高濃度
Ｎ型拡散領域２９は配線３１を介して縦型ＭＯＳトラン
ジスタ部２３のゲート電極１７に接続されている。
半導体基板５の主面側から拡散形成された第２のＰ型ウ
ェル領域２７を有し、これによりツェナーダイオード部
２５がＮ型ドレイン領域３からＰＮ接合分離されている
。第２のＰ型ウェル領域２７内には高濃度ドープ処理さ
れたＮ＋導電型の拡散領域２９が形成され、この高濃度
Ｎ型拡散領域２９は配線３１を介して縦型ＭＯＳトラン
ジスタ部２３のゲート電極１７に接続されている。
また、第２のＰ型ウェル領域２７内にはＰ＋導電型のＰ
ウェルコンタクト拡散領域３３が前記高濃度Ｎ型拡散領
域２９から所定間隔あけて形成され、このＰウェルコン
タクト拡散領域３３は配線３５を介して縦型ＭＯＳトラ
ンジスタ部２３のソース電極１９に接続されている。
ウェルコンタクト拡散領域３３が前記高濃度Ｎ型拡散領
域２９から所定間隔あけて形成され、このＰウェルコン
タクト拡散領域３３は配線３５を介して縦型ＭＯＳトラ
ンジスタ部２３のソース電極１９に接続されている。
また、縦型ＭＯＳトランジスタ部２３を構成しているゲ
ート酸化膜１５は、縦型ＭＯＳトランジスタ部２３とツ
ェナーダイオード部２５との間を通り、縦型ＭＯＳトラ
ンジスタ部２３に隣接するツェナーダイオード部２５の
ｆａ２のＰ型ウェル領域２７の一部の表面まで延出して
いるが、第２のＰ型ウェル領域２７の表面上においては
部分３７で示ずように厚くなり、フィールド酸化膜を形
成している。ツェナーダイオード部２５において、配線
３１および３５が接続された高濃度Ｎ型拡散領域２９お
よびＰウェルコンタクト拡散領域３３以外の半導体基板
５の主面上には酸化膜３９が形成され、この酸化膜３９
の上にまた絶縁膜４１が形成されている。
ート酸化膜１５は、縦型ＭＯＳトランジスタ部２３とツ
ェナーダイオード部２５との間を通り、縦型ＭＯＳトラ
ンジスタ部２３に隣接するツェナーダイオード部２５の
ｆａ２のＰ型ウェル領域２７の一部の表面まで延出して
いるが、第２のＰ型ウェル領域２７の表面上においては
部分３７で示ずように厚くなり、フィールド酸化膜を形
成している。ツェナーダイオード部２５において、配線
３１および３５が接続された高濃度Ｎ型拡散領域２９お
よびＰウェルコンタクト拡散領域３３以外の半導体基板
５の主面上には酸化膜３９が形成され、この酸化膜３９
の上にまた絶縁膜４１が形成されている。
以上のように構成されたものにおいて、ツェナーダイオ
ード部２５は、配線３１を介してゲート電極１７に接続
された高濃度Ｎ型拡散領域２９がツェナーダイオードの
カソードに対応し、Ｐウェルコンタクト拡散領域３３お
よび配線３５を介してソース電極１９に接続された第２
のＰ型ウェル領域２７がツェナーダイオードのアノード
に対応するＰＮ接合を有している。従って、ゲート電極
１７にサージ電圧等の高電圧が印加されたとしても、こ
の高電圧はツェナーダイオード部２５によりソース電極
１９側に吸収され、ゲート電極１７に印加されないよう
になっているのである。
ード部２５は、配線３１を介してゲート電極１７に接続
された高濃度Ｎ型拡散領域２９がツェナーダイオードの
カソードに対応し、Ｐウェルコンタクト拡散領域３３お
よび配線３５を介してソース電極１９に接続された第２
のＰ型ウェル領域２７がツェナーダイオードのアノード
に対応するＰＮ接合を有している。従って、ゲート電極
１７にサージ電圧等の高電圧が印加されたとしても、こ
の高電圧はツェナーダイオード部２５によりソース電極
１９側に吸収され、ゲート電極１７に印加されないよう
になっているのである。
すなわち、この第１図に示す縦型ＭＯＳトランジスタは
、縦型ＭＯＳトランジスタ部２３のゲート電極１７に比
較的低い正常な正の電圧が印加された場合には、ゲート
酸化膜１５の直下のＰ型ウェル領域９内のソース領域１
１とドレイン領域３間に伝導チャンネルが誘起され、こ
れによりソースとドレイン間の電流を制御するように動
作するのである。この場合、ゲート電極１７に印加され
るゲート入力電圧が比較的低い電圧、すなわちツェナー
ダイオード部２５のツェナー電圧より低い場合には、ツ
ェナーダイオード部２５はブレークダウンし導通状態に
なることはないが、ゲート入力電圧がツェナーダイオー
ド部２５のＰＮ接合のツェナー電圧よりも高いサージ電
圧等である場合にはツェナーダイオードを構成するＰＮ
接合がブレークダウンし、導通状態になるので、ゲート
電極１７に印加される高電圧のサージ電圧はゲート電極
１７から配［１３１、高濃度Ｎ型拡散領域２９、第２の
Ｐ型ウェル領域２７、Ｐウェルコンタクト拡散領域３３
、配線３５の経路でソース電極１９に短絡され、ゲート
電極１７、すなわちゲート酸化膜１５に印加されないよ
うになっている。従って、ゲート酸化［１１５は高電圧
のサージ電圧等により絶縁破壊されることがないのであ
る。
、縦型ＭＯＳトランジスタ部２３のゲート電極１７に比
較的低い正常な正の電圧が印加された場合には、ゲート
酸化膜１５の直下のＰ型ウェル領域９内のソース領域１
１とドレイン領域３間に伝導チャンネルが誘起され、こ
れによりソースとドレイン間の電流を制御するように動
作するのである。この場合、ゲート電極１７に印加され
るゲート入力電圧が比較的低い電圧、すなわちツェナー
ダイオード部２５のツェナー電圧より低い場合には、ツ
ェナーダイオード部２５はブレークダウンし導通状態に
なることはないが、ゲート入力電圧がツェナーダイオー
ド部２５のＰＮ接合のツェナー電圧よりも高いサージ電
圧等である場合にはツェナーダイオードを構成するＰＮ
接合がブレークダウンし、導通状態になるので、ゲート
電極１７に印加される高電圧のサージ電圧はゲート電極
１７から配［１３１、高濃度Ｎ型拡散領域２９、第２の
Ｐ型ウェル領域２７、Ｐウェルコンタクト拡散領域３３
、配線３５の経路でソース電極１９に短絡され、ゲート
電極１７、すなわちゲート酸化膜１５に印加されないよ
うになっている。従って、ゲート酸化［１１５は高電圧
のサージ電圧等により絶縁破壊されることがないのであ
る。
なお、ツェナーダイオード部２５のツェナー電圧は、第
２のＰ型ウェル領域２７の不純物濃度を変えることによ
り自由に変えることが可能であり、通常１０〜２０Ｖの
値である。この値はゲート酸化膜１５を保護するのに十
分に低い値である。
２のＰ型ウェル領域２７の不純物濃度を変えることによ
り自由に変えることが可能であり、通常１０〜２０Ｖの
値である。この値はゲート酸化膜１５を保護するのに十
分に低い値である。
また、第２のＰ型つェル領１ａ２７の不純物濃度は縦型
ＭＯＳトランジスタ部２３のＰ型ウェル領域９、すなわ
ち第１のＰ型ウェル領域９の濃度よりも低く設定して、
第２のＰ型ウェル領域２７とＮ型ドレイン領域３との間
のＰＮ接合間の耐圧を第１のＰ型つェール領域９とＮ型
ドレイン領域３との間のＰＮ接合間の耐圧よりも高く設
定されている。これは、ツェナーダイオード部２５にお
いては高濃度Ｎ型拡散領域２９をエミッタ、第２のＰ型
ウェル領域２７をベース、Ｎ型ドレイン領域３をコレク
タとする寄生ＮＰＮトランジスタ４３が存在し、また縦
型ＭＯＳトランジスタ部２３においてはソース領域１１
をエミッタ、第１のＰ型ウェル領域９をベース、Ｎ型ド
レイン領域３をコレクタとする寄生ＮＰＮトランジスタ
４５が存在するが、この両者の寄生ＮＰＮトランジスタ
４３゜４５を比較すると、寄生ＮＰＮトラン、ジスタ４
３のエミッタ（＾濃度Ｎ型拡散領域２９）とＰウェルコ
ンタクト拡散領域３３、すなわちベースコンタクト領域
と間の距離が奇生ＮＰＮトランジスタ４５のエミッタ（
ソース領域１１）とＰ＋ウェルコンタクト拡散領域１３
、すなわちベースコンタクト領域との間の距離より長い
ためツェナーダイオード部２５の寄生ＮＰＮトランジス
タ４３のベース抵抗の方が縦型ＭＯＳトランジスタ部２
３の奇生ＮＰＮトランジスタ４５のベース抵抗より大き
く形成されることになる。このため、仮にツェナーダイ
オードｌ！１５２５の第２のＰ型ウェル領域２７とＮ型
ドレイン領域３との間および縦型ＭＯＳトランジスタ部
２３の第１のＰ’ｕウェル領域９とＮ型ドレイン領域３
との間に降伏電流が流れたとすると、ベース抵抗の大き
なツェナーダイオード部２５の寄生ＮＰＮトランジスタ
４３がベース抵抗における電圧降下により先にターンオ
ンし、ツェナーダイオード部２５の第２のＰ型ウェル領
域２７とＮ型ドレイン領域３との間に電流集中が発生し
素子破壊に至る恐れがある。しかし、これを防止するた
めにソース−ドレイン間にサージ電圧等の高電圧が印加
された場合においてもサージ電流がすべて縦型ＭＯＳト
ランジスタ部２３のＰ型ウェル領域９とＮ型ドレイン領
域３との間のＰＮ接合に流れ、ツェナーダイオード部２
５の第２のＰ型ウェル領域２７とＮ型ドレイン領域３と
の間には流れないように第２のＰ型ウェル領域２７とＮ
型ドレイン領域３との間の耐圧を高くしているという理
由によるものである。
ＭＯＳトランジスタ部２３のＰ型ウェル領域９、すなわ
ち第１のＰ型ウェル領域９の濃度よりも低く設定して、
第２のＰ型ウェル領域２７とＮ型ドレイン領域３との間
のＰＮ接合間の耐圧を第１のＰ型つェール領域９とＮ型
ドレイン領域３との間のＰＮ接合間の耐圧よりも高く設
定されている。これは、ツェナーダイオード部２５にお
いては高濃度Ｎ型拡散領域２９をエミッタ、第２のＰ型
ウェル領域２７をベース、Ｎ型ドレイン領域３をコレク
タとする寄生ＮＰＮトランジスタ４３が存在し、また縦
型ＭＯＳトランジスタ部２３においてはソース領域１１
をエミッタ、第１のＰ型ウェル領域９をベース、Ｎ型ド
レイン領域３をコレクタとする寄生ＮＰＮトランジスタ
４５が存在するが、この両者の寄生ＮＰＮトランジスタ
４３゜４５を比較すると、寄生ＮＰＮトラン、ジスタ４
３のエミッタ（＾濃度Ｎ型拡散領域２９）とＰウェルコ
ンタクト拡散領域３３、すなわちベースコンタクト領域
と間の距離が奇生ＮＰＮトランジスタ４５のエミッタ（
ソース領域１１）とＰ＋ウェルコンタクト拡散領域１３
、すなわちベースコンタクト領域との間の距離より長い
ためツェナーダイオード部２５の寄生ＮＰＮトランジス
タ４３のベース抵抗の方が縦型ＭＯＳトランジスタ部２
３の奇生ＮＰＮトランジスタ４５のベース抵抗より大き
く形成されることになる。このため、仮にツェナーダイ
オードｌ！１５２５の第２のＰ型ウェル領域２７とＮ型
ドレイン領域３との間および縦型ＭＯＳトランジスタ部
２３の第１のＰ’ｕウェル領域９とＮ型ドレイン領域３
との間に降伏電流が流れたとすると、ベース抵抗の大き
なツェナーダイオード部２５の寄生ＮＰＮトランジスタ
４３がベース抵抗における電圧降下により先にターンオ
ンし、ツェナーダイオード部２５の第２のＰ型ウェル領
域２７とＮ型ドレイン領域３との間に電流集中が発生し
素子破壊に至る恐れがある。しかし、これを防止するた
めにソース−ドレイン間にサージ電圧等の高電圧が印加
された場合においてもサージ電流がすべて縦型ＭＯＳト
ランジスタ部２３のＰ型ウェル領域９とＮ型ドレイン領
域３との間のＰＮ接合に流れ、ツェナーダイオード部２
５の第２のＰ型ウェル領域２７とＮ型ドレイン領域３と
の間には流れないように第２のＰ型ウェル領域２７とＮ
型ドレイン領域３との間の耐圧を高くしているという理
由によるものである。
第１図に示す本実施例の縦型ＭｏＳトランジスタは通常
の縦型ＭＯＳトランジスタと同様の製造方法で形成可能
であり、ツェナーダイオード部２５の第２のＰ型ウェル
領域２７は縦型ＭＯＳトランジスタ部２３の第１のＰ型
ウェル領域９と同時に拡散形成され、第２のＰ型ウェル
領域２７内の高濃度Ｎ型拡散領域２９は縦型ＭＯＳトラ
ンジスタ部２３のソース領域１１と同時に拡散形成され
得るものである。
の縦型ＭＯＳトランジスタと同様の製造方法で形成可能
であり、ツェナーダイオード部２５の第２のＰ型ウェル
領域２７は縦型ＭＯＳトランジスタ部２３の第１のＰ型
ウェル領域９と同時に拡散形成され、第２のＰ型ウェル
領域２７内の高濃度Ｎ型拡散領域２９は縦型ＭＯＳトラ
ンジスタ部２３のソース領域１１と同時に拡散形成され
得るものである。
なお、上記実施例においては、Ｎチャンネルの縦型ＭＯ
Ｓトランジスタについて説、明しているが、これに限定
されるものでなく、本発明の縦型ＭＯＳトランジスタは
Ｐチャンネルの縦型ＭＯＳトランジスタについても同様
に適用できるものである。
Ｓトランジスタについて説、明しているが、これに限定
されるものでなく、本発明の縦型ＭＯＳトランジスタは
Ｐチャンネルの縦型ＭＯＳトランジスタについても同様
に適用できるものである。
［発明の効果］
以上説明したように、この発明によれば、半導体基板上
に半導体基板の第１の導電型と反対の第２の導電型の第
２のウェル領域を形成し、このウェル領域内に第１の導
電型の高不純物領域を形成し、この高不純物領域を縦型
ＭＯＳトランジスタのゲート電極に接続し、前記第２の
ウェル領域を縦型ＭＯＳトランジスタのソース領域に接
続することにより前記高不純物領域と第２のウェル領域
との接合によりツェナーダイオードを形成しているので
、縦型ＭＯＳトランジスタのゲート電極にサージ電圧等
の高電圧が印加されてもツェナーダイオードがブレーク
ダウンして高電圧をソース側に短絡するため、ゲート、
特にゲート酸化膜が絶縁破壊されることがなく安定に動
作する。また、これは縦型ＭＯＳトランジスタのゲート
とソース間に保護用のツェナーダイオードを外付けする
ことを不必要にするため、経済的で小型化し得るという
利点もある。更に、ツェナーダイオードを構成している
第２のウェル領域の不純物濃度を縦型ＭＯＳトランジス
タの第１のウェル領域の濃度より低く設定しているので
、縦型ＭＯＳトランジスタのソース−ドレイン間にサー
ジ電圧が印加されてもツェナーダイオード側にサージ電
流が流れ込まないため、これによる素子破壊が防止され
ている。
に半導体基板の第１の導電型と反対の第２の導電型の第
２のウェル領域を形成し、このウェル領域内に第１の導
電型の高不純物領域を形成し、この高不純物領域を縦型
ＭＯＳトランジスタのゲート電極に接続し、前記第２の
ウェル領域を縦型ＭＯＳトランジスタのソース領域に接
続することにより前記高不純物領域と第２のウェル領域
との接合によりツェナーダイオードを形成しているので
、縦型ＭＯＳトランジスタのゲート電極にサージ電圧等
の高電圧が印加されてもツェナーダイオードがブレーク
ダウンして高電圧をソース側に短絡するため、ゲート、
特にゲート酸化膜が絶縁破壊されることがなく安定に動
作する。また、これは縦型ＭＯＳトランジスタのゲート
とソース間に保護用のツェナーダイオードを外付けする
ことを不必要にするため、経済的で小型化し得るという
利点もある。更に、ツェナーダイオードを構成している
第２のウェル領域の不純物濃度を縦型ＭＯＳトランジス
タの第１のウェル領域の濃度より低く設定しているので
、縦型ＭＯＳトランジスタのソース−ドレイン間にサー
ジ電圧が印加されてもツェナーダイオード側にサージ電
流が流れ込まないため、これによる素子破壊が防止され
ている。
第１図（ａ ）、（ｂ ）はそれぞれこの発明の縦型Ｍ
ＯＳトランジスタの断面図および等価回路図、第２図（
ａ ）、（ｂ ）はそれぞれ従来の縦型ＭＯＳトランジ
スタの断面図および等価回路図である。 １・・・Ｎ＋型基板 ３・・・Ｎ型ドレイン領域
５・・・半導体基板 ７・・・ドレイン電極９・
・・Ｐ型ウェル領域 １１・・・ソース領域１５・・・
ゲート酸化ＩＩ １７・・・ゲート電極１９・・・
ソース電極 ２３・・・縦型ＭＯＳトランジスタ部 ２５・・・ツェナーダイオード部 ２７・・・第２のＰ型ウェル領域 ２９・・・高濃度Ｎ型拡散領域 ３１．３５・・・配
線３３・・・Ｐウェルコンタクト拡散領域４３．４５・
・・寄生ＮＰＮトランジスタ。 特許出願人 日産自動車株式会社第１図（Ｃ１
） 第１１！Ｉ（ｂ） ソース
ＯＳトランジスタの断面図および等価回路図、第２図（
ａ ）、（ｂ ）はそれぞれ従来の縦型ＭＯＳトランジ
スタの断面図および等価回路図である。 １・・・Ｎ＋型基板 ３・・・Ｎ型ドレイン領域
５・・・半導体基板 ７・・・ドレイン電極９・
・・Ｐ型ウェル領域 １１・・・ソース領域１５・・・
ゲート酸化ＩＩ １７・・・ゲート電極１９・・・
ソース電極 ２３・・・縦型ＭＯＳトランジスタ部 ２５・・・ツェナーダイオード部 ２７・・・第２のＰ型ウェル領域 ２９・・・高濃度Ｎ型拡散領域 ３１．３５・・・配
線３３・・・Ｐウェルコンタクト拡散領域４３．４５・
・・寄生ＮＰＮトランジスタ。 特許出願人 日産自動車株式会社第１図（Ｃ１
） 第１１！Ｉ（ｂ） ソース
Claims (2)
- （１）ドレイン領域を構成する第１の導電型の半導体基
板の主面側に第１の導電型と反対の第２の導電型の第１
のウェル領域を形成し、この第１のウェル領域内に第１
の導電型のソース領域を形成し、前記ドレイン領域およ
びソース領域の両者に跨がつた状態で絶縁膜を介してゲ
ート電極を形成して構成される縦型ＭＯＳトランジスタ
において、前記半導体基板上に形成され前記ソース領域
に接続された第２の導電型の第２のウェル領域と、この
第２のウェル領域内に形成され前記ゲート電極に接続さ
れた第１の導電型の高不純物領域とを有することを特徴
とする縦型ＭＯＳトランジスタ。 - （２）前記第２のウェル領域の不純物濃度は前記第１の
ウェル領域の不純物濃度よりも低く設定されていること
を特徴とする特許請求の範囲第１項記載の縦型ＭＯＳト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60013440A JPS61174672A (ja) | 1985-01-29 | 1985-01-29 | 縦型ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60013440A JPS61174672A (ja) | 1985-01-29 | 1985-01-29 | 縦型ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61174672A true JPS61174672A (ja) | 1986-08-06 |
Family
ID=11833187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60013440A Pending JPS61174672A (ja) | 1985-01-29 | 1985-01-29 | 縦型ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61174672A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0315213A2 (en) * | 1987-11-06 | 1989-05-10 | Nissan Motor Co., Ltd. | Vertical mosfet device having protector |
| EP0375037A2 (en) * | 1988-12-20 | 1990-06-27 | Koninklijke Philips Electronics N.V. | Protection of power integrated circuits against load voltage surges |
| JP2017212432A (ja) * | 2016-05-18 | 2017-11-30 | ローム株式会社 | 半導体装置 |
| US11201237B2 (en) | 2016-05-18 | 2021-12-14 | Rohm Co., Ltd. | Semiconductor with unified transistor structure and voltage regulator diode |
-
1985
- 1985-01-29 JP JP60013440A patent/JPS61174672A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0315213A2 (en) * | 1987-11-06 | 1989-05-10 | Nissan Motor Co., Ltd. | Vertical mosfet device having protector |
| EP0375037A2 (en) * | 1988-12-20 | 1990-06-27 | Koninklijke Philips Electronics N.V. | Protection of power integrated circuits against load voltage surges |
| JP2017212432A (ja) * | 2016-05-18 | 2017-11-30 | ローム株式会社 | 半導体装置 |
| US11201237B2 (en) | 2016-05-18 | 2021-12-14 | Rohm Co., Ltd. | Semiconductor with unified transistor structure and voltage regulator diode |
| US11955544B2 (en) | 2016-05-18 | 2024-04-09 | Rohm Co., Ltd. | Semiconductor with unified transistor structure and voltage regulator diode |
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