JPH0878624A - 半導体装置 - Google Patents
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- JPH0878624A JPH0878624A JP6206967A JP20696794A JPH0878624A JP H0878624 A JPH0878624 A JP H0878624A JP 6206967 A JP6206967 A JP 6206967A JP 20696794 A JP20696794 A JP 20696794A JP H0878624 A JPH0878624 A JP H0878624A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【目的】 半導体装置において出力バッファ回路が有す
るMOSFETの静電破壊をより効果的に防止する。 【構成】 LDD 構造のMOSFET14を用いて出力バッファ回
路を構成し、MOSFET14の静電破壊を防止するための保護
素子16をoffset gate 構造のMOSFETとする。そしてこれ
らMOSFET14のn+層18と保護素子16のn+層20とを、分離し
離間させて基板に設ける。出力端子TOUTから注入された
静電チャージは保護素子16を介し基板中に流れ込む。し
かしながらn+層18、20 を分離して離間させているので、
これらn+層18、20 の間に介在する基板及びフィールド酸
化膜の抵抗成分により電圧降下を生ずる。従って基板中
に静電チャージが流れ込んでも、この電圧降下の作用に
より、バッファ用MOSFET14のチャネル及びその近傍領域
における基板電位の変動を減少させることができ、その
結果、バッファ用MOSFET14のスナップバックの発生を抑
制できる。これがため目的を達成できる。
るMOSFETの静電破壊をより効果的に防止する。 【構成】 LDD 構造のMOSFET14を用いて出力バッファ回
路を構成し、MOSFET14の静電破壊を防止するための保護
素子16をoffset gate 構造のMOSFETとする。そしてこれ
らMOSFET14のn+層18と保護素子16のn+層20とを、分離し
離間させて基板に設ける。出力端子TOUTから注入された
静電チャージは保護素子16を介し基板中に流れ込む。し
かしながらn+層18、20 を分離して離間させているので、
これらn+層18、20 の間に介在する基板及びフィールド酸
化膜の抵抗成分により電圧降下を生ずる。従って基板中
に静電チャージが流れ込んでも、この電圧降下の作用に
より、バッファ用MOSFET14のチャネル及びその近傍領域
における基板電位の変動を減少させることができ、その
結果、バッファ用MOSFET14のスナップバックの発生を抑
制できる。これがため目的を達成できる。
Description
【0001】
【産業上の利用分野】この発明は半導体装置、特に出力
バッファ用MOSFETの静電破壊を防止するための保
護素子を備える半導体装置に関する。
バッファ用MOSFETの静電破壊を防止するための保
護素子を備える半導体装置に関する。
【0002】
【従来の技術】従来より、MOS集積回路とこのMOS
集積回路のための出力バッファ回路とこのMOS集積回
路を高速かつ安定に動作させるため半導体基板に電圧を
供給する電圧供給回路とを、半導体基板に設けて構成し
た半導体装置が知られている。この種の半導体装置にお
いては、例えば文献:IEICE TRANSACTION VOL.E77-A p.
166 〜172 1994に開示されているように、LDD構造の
MOSFETを用いて出力バッファ回路を構成し、バッ
ファ用MOSFETとバッファ用MOSFETの静電破
壊を防止するためのオフセットゲートMOSFETと
を、MOS集積回路の出力端子及びグランド端子の間に
並列接続している。静電破壊防止用MOSFETのソー
ス・ドレイン間耐圧BVsdは、バッファ用MOSFET
のソース・ドレイン間耐圧BVsdよりも低いので、静電
サージが出力端子に入力すると、静電サージは静電破壊
防止用MOSFETのドレインからチャネル及びその近
傍の基板に注入される。これが引き金となって静電破壊
防止用MOSFETはON状態となるので、静電サージ
は静電破壊防止用MOSFETのコレクタ電流となって
グランド電源へと流れ込み、その結果、バッファ用MO
SFETの静電破壊を防止できる。
集積回路のための出力バッファ回路とこのMOS集積回
路を高速かつ安定に動作させるため半導体基板に電圧を
供給する電圧供給回路とを、半導体基板に設けて構成し
た半導体装置が知られている。この種の半導体装置にお
いては、例えば文献:IEICE TRANSACTION VOL.E77-A p.
166 〜172 1994に開示されているように、LDD構造の
MOSFETを用いて出力バッファ回路を構成し、バッ
ファ用MOSFETとバッファ用MOSFETの静電破
壊を防止するためのオフセットゲートMOSFETと
を、MOS集積回路の出力端子及びグランド端子の間に
並列接続している。静電破壊防止用MOSFETのソー
ス・ドレイン間耐圧BVsdは、バッファ用MOSFET
のソース・ドレイン間耐圧BVsdよりも低いので、静電
サージが出力端子に入力すると、静電サージは静電破壊
防止用MOSFETのドレインからチャネル及びその近
傍の基板に注入される。これが引き金となって静電破壊
防止用MOSFETはON状態となるので、静電サージ
は静電破壊防止用MOSFETのコレクタ電流となって
グランド電源へと流れ込み、その結果、バッファ用MO
SFETの静電破壊を防止できる。
【0003】
【発明が解決しようとする課題】しかしながら上述した
従来の半導体装置では、バッファ用MOSFETのソー
スとなる不純物拡散層と、静電破壊防止用MOSFET
のソースとなる不純物拡散層とを分離せずに連ねて形成
している。しかも電圧供給回路の内部抵抗は高いので、
静電破壊防止用MOSFETのドレインからチャネル及
びその近傍の基板へ静電サージが注入されたとき、バッ
ファ用MOSFETのチャネル及びその近傍の基板電位
も大きく上昇する。その結果、バッファ用MOSFET
のソースドレイン間電圧BVsdは低下するので、バッフ
ァ用MOSFETはオン状態となり従って静電サージが
バッファ用MOSFETを流れる。これがため、静電破
壊防止用MOSFETを設けても、必ずしも有効に、バ
ッファ用MOSFETの静電破壊を防止することができ
なかった。
従来の半導体装置では、バッファ用MOSFETのソー
スとなる不純物拡散層と、静電破壊防止用MOSFET
のソースとなる不純物拡散層とを分離せずに連ねて形成
している。しかも電圧供給回路の内部抵抗は高いので、
静電破壊防止用MOSFETのドレインからチャネル及
びその近傍の基板へ静電サージが注入されたとき、バッ
ファ用MOSFETのチャネル及びその近傍の基板電位
も大きく上昇する。その結果、バッファ用MOSFET
のソースドレイン間電圧BVsdは低下するので、バッフ
ァ用MOSFETはオン状態となり従って静電サージが
バッファ用MOSFETを流れる。これがため、静電破
壊防止用MOSFETを設けても、必ずしも有効に、バ
ッファ用MOSFETの静電破壊を防止することができ
なかった。
【0004】この発明の目的は上述した従来の問題点を
解決し、バッファ用MOSFETの静電破壊を、より効
果的に防止できるようにした半導体装置を提供すること
にある。
解決し、バッファ用MOSFETの静電破壊を、より効
果的に防止できるようにした半導体装置を提供すること
にある。
【0005】
【課題を解決するための手段】この目的を達成するた
め、この発明の半導体装置は、第一導電型の半導体基板
に設けられた集積回路、この集積回路のための出力バッ
ファ回路、この出力バッファ回路のための保護回路及び
半導体基板に電圧を供給するための電圧供給回路を備
え、出力バッファ回路はバッファ用MOSFETを有
し、保護回路はバッファ用MOSFETの静電破壊を防
止するための保護素子を有し、これらバッファ用MOS
FET及び保護素子は半導体基板に形成された第二導電
型の不純物拡散層を有して成る半導体装置において、バ
ッファ用MOSFETの不純物拡散層と保護素子の不純
物拡散層とを分離して離間配置することを特徴とする。
め、この発明の半導体装置は、第一導電型の半導体基板
に設けられた集積回路、この集積回路のための出力バッ
ファ回路、この出力バッファ回路のための保護回路及び
半導体基板に電圧を供給するための電圧供給回路を備
え、出力バッファ回路はバッファ用MOSFETを有
し、保護回路はバッファ用MOSFETの静電破壊を防
止するための保護素子を有し、これらバッファ用MOS
FET及び保護素子は半導体基板に形成された第二導電
型の不純物拡散層を有して成る半導体装置において、バ
ッファ用MOSFETの不純物拡散層と保護素子の不純
物拡散層とを分離して離間配置することを特徴とする。
【0006】
【作用】このような構成の半導体装置によれば、バッフ
ァ用MOSFETの不純物拡散層と保護素子の不純物拡
散層とを分離して離間配置するので、保護素子から基板
中に静電サージが注入された場合でも、バッファ用MO
SFETのチャネル及びその近傍の基板電位が上昇する
のを防止し或は基板電位の上昇量を少なくすることがで
きる。
ァ用MOSFETの不純物拡散層と保護素子の不純物拡
散層とを分離して離間配置するので、保護素子から基板
中に静電サージが注入された場合でも、バッファ用MO
SFETのチャネル及びその近傍の基板電位が上昇する
のを防止し或は基板電位の上昇量を少なくすることがで
きる。
【0007】
【実施例】図1及び図2は第一実施例の要部構成を概略
的に示す断面図、図3は第一実施例の要部構成を概略的
に示す平面図である。図面の簡略化を図るため、これら
図にあっては半導体装置10が備える集積回路A、出力
バッファ回路B、保護回路C及び電圧供給回路Dのうち
バッファ用MOSFET14及び保護素子16とこれら
周辺の構成とを示し、そのほかの構成については、この
発明の実施例が理解できる範囲内で図示を省略してあ
る。図3は主として配線構造に着目した構造を示し、図
3のI−I線に沿って取った断面に対応する断面構造を
図1に、また図3のII−II線に沿って取った断面に対応
する断面構造を図2に示してある。
的に示す断面図、図3は第一実施例の要部構成を概略的
に示す平面図である。図面の簡略化を図るため、これら
図にあっては半導体装置10が備える集積回路A、出力
バッファ回路B、保護回路C及び電圧供給回路Dのうち
バッファ用MOSFET14及び保護素子16とこれら
周辺の構成とを示し、そのほかの構成については、この
発明の実施例が理解できる範囲内で図示を省略してあ
る。図3は主として配線構造に着目した構造を示し、図
3のI−I線に沿って取った断面に対応する断面構造を
図1に、また図3のII−II線に沿って取った断面に対応
する断面構造を図2に示してある。
【0008】図1及び図2にも示すように、この実施例
の半導体装置10は、第一導電型の半導体基板12に設
けられた集積回路A、出力バッファ回路B、保護回路C
及び電圧供給回路Dを備える。
の半導体装置10は、第一導電型の半導体基板12に設
けられた集積回路A、出力バッファ回路B、保護回路C
及び電圧供給回路Dを備える。
【0009】出力バッファ回路Bは集積回路Aのための
回路であって、バッファ用MOSFET14を有する。
保護回路Cは出力バッファ回路Bのための回路であっ
て、バッファ用MOSFET14の静電破壊を防止する
ための保護素子16を有する。電圧供給回路Dは半導体
基板12に電圧を供給するための回路である。
回路であって、バッファ用MOSFET14を有する。
保護回路Cは出力バッファ回路Bのための回路であっ
て、バッファ用MOSFET14の静電破壊を防止する
ための保護素子16を有する。電圧供給回路Dは半導体
基板12に電圧を供給するための回路である。
【0010】そしてバッファ用MOSFET14及び保
護素子16は半導体基板12に形成された第二導電型の
不純物拡散層18及び20を有し、これらバッファ用M
OSFET14の不純物拡散層18と保護素子16の不
純物拡散層20とを分離して離間配置している。
護素子16は半導体基板12に形成された第二導電型の
不純物拡散層18及び20を有し、これらバッファ用M
OSFET14の不純物拡散層18と保護素子16の不
純物拡散層20とを分離して離間配置している。
【0011】まず主として配線構造に着目して説明す
る。この実施例では、集積回路AはMOS集積回路、こ
こではMOSFETを用いて構成した論理演算回路であ
って、出力信号DATAを出力する。
る。この実施例では、集積回路AはMOS集積回路、こ
こではMOSFETを用いて構成した論理演算回路であ
って、出力信号DATAを出力する。
【0012】出力バッファ回路Bは、図1及び図3にも
示すように、当該半導体装置10の出力端子TOUT 及び
グランド端子TSSの間に並列接続した複数個ここでは2
個のバッファ用MOSFET14(以下、第一のバッフ
ァ用MOSFET14と称する)を有する。第一のバッ
ファ用MOSFET14の第一主電極22及び第二主電
極26のいずれをソース電極とし或はドレイン電極とし
ても良いが、ここでは第一主電極22をソース電極及び
第二主電極26をドレイン電極として、つぎのように配
線する。すなわち第一のバッファ用MOSFETの第一
主電極22をグランドライン(配線)24を介してグラ
ンド端子TSSと及び第二主電極26を出力ライン(配
線)28を介して出力端子TOUT と接続する。またこれ
ら第一のバッファ用MOSFET14のゲート電極30
にはインバーターゲート(図示せず)及びデータライン
(配線)32を介して出力信号バーDATA(出力信号
DATAの否定)を入力する。
示すように、当該半導体装置10の出力端子TOUT 及び
グランド端子TSSの間に並列接続した複数個ここでは2
個のバッファ用MOSFET14(以下、第一のバッフ
ァ用MOSFET14と称する)を有する。第一のバッ
ファ用MOSFET14の第一主電極22及び第二主電
極26のいずれをソース電極とし或はドレイン電極とし
ても良いが、ここでは第一主電極22をソース電極及び
第二主電極26をドレイン電極として、つぎのように配
線する。すなわち第一のバッファ用MOSFETの第一
主電極22をグランドライン(配線)24を介してグラ
ンド端子TSSと及び第二主電極26を出力ライン(配
線)28を介して出力端子TOUT と接続する。またこれ
ら第一のバッファ用MOSFET14のゲート電極30
にはインバーターゲート(図示せず)及びデータライン
(配線)32を介して出力信号バーDATA(出力信号
DATAの否定)を入力する。
【0013】さらに出力バッファ回路Bは、図2及び図
3にも示すように、当該半導体装置10の出力端子T
OUT 及び電源端子TCCの間に並列接続した複数個ここで
は2個のバッファ用MOSFET14(以下、第二のバ
ッファ用MOSFET14と称する)を有する。第二の
バッファ用MOSFET14の第一主電極22及び第二
主電極26のいずれをソース電極とし或はドレイン電極
としても良いが、ここでは第一主電極22をソース電極
及び第二の主電極26をドレイン電極として、つぎのよ
うに配線する。すなわちこれら第二のバッファ用MOS
FET14の第一主電極22は電源ライン34を介して
駆動電源端子TCCと及び第二主電極26は出力ライン2
8を介して出力端子TOUT と接続する。またこれら第二
のバッファ用MOSFET14のゲート電極30にはデ
ータライン(配線)36を介して出力信号DATAを入
力する。
3にも示すように、当該半導体装置10の出力端子T
OUT 及び電源端子TCCの間に並列接続した複数個ここで
は2個のバッファ用MOSFET14(以下、第二のバ
ッファ用MOSFET14と称する)を有する。第二の
バッファ用MOSFET14の第一主電極22及び第二
主電極26のいずれをソース電極とし或はドレイン電極
としても良いが、ここでは第一主電極22をソース電極
及び第二の主電極26をドレイン電極として、つぎのよ
うに配線する。すなわちこれら第二のバッファ用MOS
FET14の第一主電極22は電源ライン34を介して
駆動電源端子TCCと及び第二主電極26は出力ライン2
8を介して出力端子TOUT と接続する。またこれら第二
のバッファ用MOSFET14のゲート電極30にはデ
ータライン(配線)36を介して出力信号DATAを入
力する。
【0014】ここでは第二のバッファ用MOSFET1
4の第一主電極22をソース電極及び第二主電極26を
ドレイン電極としている。
4の第一主電極22をソース電極及び第二主電極26を
ドレイン電極としている。
【0015】保護回路Cは、図1及び図3にも示すよう
に、出力端子TOUT 及びグランド端子TSSの間に並列接
続した複数個ここでは2個の保護素子16を有する。保
護素子16はオフセットゲート(offset gate )構造の
MOSFETであって、保護素子16の第一主電極38
及び第二主電極40のいずれをソース電極とし或はドレ
イン電極としても良いが、ここでは第一主電極38をソ
ース電極及び第二主電極40をドレイン電極として、つ
ぎのように配線する。すなわち保護素子16の第一主電
極38をグランドライン24を介してグランド端子TSS
と及び第二主電極40を出力ライン28を介して出力端
子TOUT と接続する。また保護素子16のゲート電極4
2を、グランド電圧VSS以上であって駆動電源電圧VCC
以下の電圧が供給される端子と接続する。ここではゲー
ト電極42を、グランドライン24を介してグランド端
子TSSと接続し、従ってゲート電極42と第一主電極3
8とをグランドライン24を介し短絡する。
に、出力端子TOUT 及びグランド端子TSSの間に並列接
続した複数個ここでは2個の保護素子16を有する。保
護素子16はオフセットゲート(offset gate )構造の
MOSFETであって、保護素子16の第一主電極38
及び第二主電極40のいずれをソース電極とし或はドレ
イン電極としても良いが、ここでは第一主電極38をソ
ース電極及び第二主電極40をドレイン電極として、つ
ぎのように配線する。すなわち保護素子16の第一主電
極38をグランドライン24を介してグランド端子TSS
と及び第二主電極40を出力ライン28を介して出力端
子TOUT と接続する。また保護素子16のゲート電極4
2を、グランド電圧VSS以上であって駆動電源電圧VCC
以下の電圧が供給される端子と接続する。ここではゲー
ト電極42を、グランドライン24を介してグランド端
子TSSと接続し、従ってゲート電極42と第一主電極3
8とをグランドライン24を介し短絡する。
【0016】電圧供給回路Dは、集積回路Aとしての論
理演算回路を高速かつ安定に動作させるためのベース電
源電圧Vbb或は基板バイアスVbbを、半導体基板12に
供給する。
理演算回路を高速かつ安定に動作させるためのベース電
源電圧Vbb或は基板バイアスVbbを、半導体基板12に
供給する。
【0017】尚、図3にあっては、図面の理解を助ける
ため、グランドライン24とこれに接続する第一主電極
22、38とを左斜め上りのハッチングを付して示し、
電源ライン34とこれに接続する第一主電極22とを左
斜め上りのハッチングを付して示し、さらに出力ライン
28とこれに接続する第二主電極26、40とを右斜め
上りのハッチングを付して示す。また不純物拡散層1
8、20を点線で、及びフィールド酸化膜44の窓44
a、44b及び44cを一点鎖線で示す。
ため、グランドライン24とこれに接続する第一主電極
22、38とを左斜め上りのハッチングを付して示し、
電源ライン34とこれに接続する第一主電極22とを左
斜め上りのハッチングを付して示し、さらに出力ライン
28とこれに接続する第二主電極26、40とを右斜め
上りのハッチングを付して示す。また不純物拡散層1
8、20を点線で、及びフィールド酸化膜44の窓44
a、44b及び44cを一点鎖線で示す。
【0018】次に素子構造に着目して説明する。この実
施例では、第一導電型の半導体基板12はp型のSi基
板であって、この半導体基板12の一方の側にSiO2
フィールド酸化膜44を設ける。フィールド酸化膜44
は、バッファ用MOSFET14を設ける領域の半導体
基板12を露出する窓44a及び44bと、保護素子1
6を設ける領域の半導体基板12を露出する窓44cと
を有する。
施例では、第一導電型の半導体基板12はp型のSi基
板であって、この半導体基板12の一方の側にSiO2
フィールド酸化膜44を設ける。フィールド酸化膜44
は、バッファ用MOSFET14を設ける領域の半導体
基板12を露出する窓44a及び44bと、保護素子1
6を設ける領域の半導体基板12を露出する窓44cと
を有する。
【0019】バッファ用MOSFET14は、半導体基
板12上に順次に設けたゲート絶縁膜46及びゲート電
極30と、ゲート電極30を挟んでゲート電極30の一
方及び他方の側部の半導体基板12にそれぞれ設けたn
型の不純物拡散層18とを有する。ここではLDD(Li
ghtly Doped Drain )構造のMOSFETを、バッファ
用MOSFET14としており、図に詳細には示してい
ないが、不純物拡散層18のゲート電極側の端部(或は
ドレイン端)及びその近傍領域はn- の低不純物濃度層
及びそれ以外の領域はn+ の高不純物濃度層から成る。
LDD構造のMOSFETは、ホットキャリアの発生を
防止できるという利点を有し、従ってバッファ用MOS
FET14に用いて好適である。
板12上に順次に設けたゲート絶縁膜46及びゲート電
極30と、ゲート電極30を挟んでゲート電極30の一
方及び他方の側部の半導体基板12にそれぞれ設けたn
型の不純物拡散層18とを有する。ここではLDD(Li
ghtly Doped Drain )構造のMOSFETを、バッファ
用MOSFET14としており、図に詳細には示してい
ないが、不純物拡散層18のゲート電極側の端部(或は
ドレイン端)及びその近傍領域はn- の低不純物濃度層
及びそれ以外の領域はn+ の高不純物濃度層から成る。
LDD構造のMOSFETは、ホットキャリアの発生を
防止できるという利点を有し、従ってバッファ用MOS
FET14に用いて好適である。
【0020】保護素子16は、半導体基板12上に順次
に設けたゲート絶縁膜50及びゲート電極42と、ゲー
ト電極42を挟んでゲート電極42の一方及び他方の側
部の半導体基板12にそれぞれ設けたn型の不純物拡散
層20とを有する。ここでは保護素子16をオフセット
ゲート構造のMOSFETとしており、図に詳細には示
していないが、保護素子16のソース電極として機能す
る第一主電極38とドレイン電極として機能する第二主
電極40との間に配置されるゲート電極42を、第二主
電極40側に寄せて配置し、これにより、ゲート電極4
2と、第二主電極40に接続し従ってドレインとして機
能する不純物拡散層20とが、平面的に見て重なり合わ
ないようにしてある。オフセットゲート構造のMOSF
ETのドレイン耐圧BVsdは保護されるべきバッファ用
LDDMOSFET14のドレイン耐圧BVsdよりも低
いので、オフセットゲート構造のMOSFETは保護素
子16に用いて好適である。
に設けたゲート絶縁膜50及びゲート電極42と、ゲー
ト電極42を挟んでゲート電極42の一方及び他方の側
部の半導体基板12にそれぞれ設けたn型の不純物拡散
層20とを有する。ここでは保護素子16をオフセット
ゲート構造のMOSFETとしており、図に詳細には示
していないが、保護素子16のソース電極として機能す
る第一主電極38とドレイン電極として機能する第二主
電極40との間に配置されるゲート電極42を、第二主
電極40側に寄せて配置し、これにより、ゲート電極4
2と、第二主電極40に接続し従ってドレインとして機
能する不純物拡散層20とが、平面的に見て重なり合わ
ないようにしてある。オフセットゲート構造のMOSF
ETのドレイン耐圧BVsdは保護されるべきバッファ用
LDDMOSFET14のドレイン耐圧BVsdよりも低
いので、オフセットゲート構造のMOSFETは保護素
子16に用いて好適である。
【0021】窓44aに対応する領域の半導体基板12
には、複数個ここでは2個の第一のバッファ用MOSF
ET14(出力端子TOUT 及びグランド端子TSSの間に
接続するバッファ用MOSFET14)を設ける(図1
及び図3参照)。これら第一のバッファ用MOSFET
14のゲート電極46を並列配置し、各ゲート電極46
の一方及び他方の側部にそれぞれ不純物拡散層18を配
置する。そして相隣接するゲート電極46の間に、当該
相隣接するゲート電極46を備える一対の第一のバッフ
ァ用MOSFET14に共通の不純物拡散層18を設け
る。この共通の不純物拡散層18は、これら一対の第一
のバッファ用MOSFET14が共有する不純物拡散層
18である。このようにして設けた不純物拡散層18を
配列順次に数えて、奇数番目の不純物拡散層18には第
一のバッファ用MOSFET14の第一主電極22を接
続し、さらに偶数番目の不純物拡散層18には第一のバ
ッファ用MOSFET14の第二主電極26を接続す
る。
には、複数個ここでは2個の第一のバッファ用MOSF
ET14(出力端子TOUT 及びグランド端子TSSの間に
接続するバッファ用MOSFET14)を設ける(図1
及び図3参照)。これら第一のバッファ用MOSFET
14のゲート電極46を並列配置し、各ゲート電極46
の一方及び他方の側部にそれぞれ不純物拡散層18を配
置する。そして相隣接するゲート電極46の間に、当該
相隣接するゲート電極46を備える一対の第一のバッフ
ァ用MOSFET14に共通の不純物拡散層18を設け
る。この共通の不純物拡散層18は、これら一対の第一
のバッファ用MOSFET14が共有する不純物拡散層
18である。このようにして設けた不純物拡散層18を
配列順次に数えて、奇数番目の不純物拡散層18には第
一のバッファ用MOSFET14の第一主電極22を接
続し、さらに偶数番目の不純物拡散層18には第一のバ
ッファ用MOSFET14の第二主電極26を接続す
る。
【0022】また第一のバッファ用MOSFET14の
ゲート電極30と接続するデータライン32を、フィー
ルド酸化膜44上に設け、これらゲート電極30及びデ
ータライン32上に層間絶縁膜48を設ける。そして第
一のバッファ用MOSFET14の第一主電極22及び
第二主電極26とこの第一主電極22に接続するグラン
ドライン24とこの第二主電極26に接続する出力ライ
ン28とを、層間絶縁膜48上に設ける。これら主電極
22及び26は、層間絶縁膜48に形成したコンタクト
穴を介して、対応する不純物拡散層18と接続する。
ゲート電極30と接続するデータライン32を、フィー
ルド酸化膜44上に設け、これらゲート電極30及びデ
ータライン32上に層間絶縁膜48を設ける。そして第
一のバッファ用MOSFET14の第一主電極22及び
第二主電極26とこの第一主電極22に接続するグラン
ドライン24とこの第二主電極26に接続する出力ライ
ン28とを、層間絶縁膜48上に設ける。これら主電極
22及び26は、層間絶縁膜48に形成したコンタクト
穴を介して、対応する不純物拡散層18と接続する。
【0023】窓44bに対応する領域の半導体基板12
には、複数個ここでは2個の第二のバッファ用MOSF
ET14(出力端子TOUT 及び駆動電源端子TCCの間に
接続するバッファ用MOSFET14)を設ける(図2
及び図3参照)。これら第二のバッファ用MOSFET
14のゲート電極46を並列配置し、各ゲート電極46
の一方及び他方の側部にそれぞれ不純物拡散層18を配
置する。そして相隣接するゲート電極46の間に、当該
相隣接するゲート電極46を備える一対の第二のバッフ
ァ用MOSFET14に共通の不純物拡散層18を設け
る。この共通の不純物拡散層18は、これら一対の第二
のバッファ用MOSFET14が共有する不純物拡散層
18である。このようにして設けた不純物拡散層18を
配列順次に数えて、奇数番目の不純物拡散層18には第
二のバッファ用MOSFET14の第一主電極22を接
続し、さらに偶数番目の不純物拡散層18には第二のバ
ッファ用MOSFET14の第二主電極26を接続す
る。
には、複数個ここでは2個の第二のバッファ用MOSF
ET14(出力端子TOUT 及び駆動電源端子TCCの間に
接続するバッファ用MOSFET14)を設ける(図2
及び図3参照)。これら第二のバッファ用MOSFET
14のゲート電極46を並列配置し、各ゲート電極46
の一方及び他方の側部にそれぞれ不純物拡散層18を配
置する。そして相隣接するゲート電極46の間に、当該
相隣接するゲート電極46を備える一対の第二のバッフ
ァ用MOSFET14に共通の不純物拡散層18を設け
る。この共通の不純物拡散層18は、これら一対の第二
のバッファ用MOSFET14が共有する不純物拡散層
18である。このようにして設けた不純物拡散層18を
配列順次に数えて、奇数番目の不純物拡散層18には第
二のバッファ用MOSFET14の第一主電極22を接
続し、さらに偶数番目の不純物拡散層18には第二のバ
ッファ用MOSFET14の第二主電極26を接続す
る。
【0024】また第二のバッファ用MOSFET14の
ゲート電極30と接続するデータライン36を、フィー
ルド酸化膜44上に設け、これらゲート電極30及びデ
ータライン32上に層間絶縁膜48を設ける。そして第
二のバッファ用MOSFET14の第一主電極22及び
第二主電極26とこの第一主電極22に接続する電源ラ
イン34とこの第二主電極26に接続する出力ライン2
8とを、層間絶縁膜48上に設ける。これら主電極22
及び26は、層間絶縁膜48に形成したコンタクト穴を
介して、対応する不純物拡散層18と接続する。
ゲート電極30と接続するデータライン36を、フィー
ルド酸化膜44上に設け、これらゲート電極30及びデ
ータライン32上に層間絶縁膜48を設ける。そして第
二のバッファ用MOSFET14の第一主電極22及び
第二主電極26とこの第一主電極22に接続する電源ラ
イン34とこの第二主電極26に接続する出力ライン2
8とを、層間絶縁膜48上に設ける。これら主電極22
及び26は、層間絶縁膜48に形成したコンタクト穴を
介して、対応する不純物拡散層18と接続する。
【0025】窓44cに対応する領域の半導体基板12
には、複数個ここでは2個の保護素子16を設ける(図
1及び図3参照)。これら保護素子16のゲート電極4
2を並列配置し、各ゲート電極42の一方及び他方の側
部にそれぞれ不純物拡散層20を配置する。そして相隣
接するゲート電極42の間に、当該相隣接するゲート電
極42を備える一対の保護素子16に共通の不純物拡散
層20を設ける。この共通の不純物拡散層20は、これ
ら一対の保護素子16が共有する不純物拡散層20であ
る。このようにして設けた不純物拡散層20を配列順次
に数えて、奇数番目の不純物拡散層20には保護素子1
6の第一主電極38を接続し、さらに偶数番目の不純物
拡散層20には保護素子16の第二主電極40を接続す
る。
には、複数個ここでは2個の保護素子16を設ける(図
1及び図3参照)。これら保護素子16のゲート電極4
2を並列配置し、各ゲート電極42の一方及び他方の側
部にそれぞれ不純物拡散層20を配置する。そして相隣
接するゲート電極42の間に、当該相隣接するゲート電
極42を備える一対の保護素子16に共通の不純物拡散
層20を設ける。この共通の不純物拡散層20は、これ
ら一対の保護素子16が共有する不純物拡散層20であ
る。このようにして設けた不純物拡散層20を配列順次
に数えて、奇数番目の不純物拡散層20には保護素子1
6の第一主電極38を接続し、さらに偶数番目の不純物
拡散層20には保護素子16の第二主電極40を接続す
る。
【0026】また保護素子16のゲート電極42上に層
間絶縁膜48を設ける。そして保護素子16の第一主電
極38及び第二主電極40を、層間絶縁膜48上に設け
る。保護素子16のゲート電極42は、層間絶縁膜48
に形成したコンタクト穴を介して、層間絶縁膜48上の
グランドライン24と接続し、さらに保護素子16の第
一主電極38及び40は、層間絶縁膜48に形成したコ
ンタクト穴を介して、対応する不純物拡散層20と接続
する。
間絶縁膜48を設ける。そして保護素子16の第一主電
極38及び第二主電極40を、層間絶縁膜48上に設け
る。保護素子16のゲート電極42は、層間絶縁膜48
に形成したコンタクト穴を介して、層間絶縁膜48上の
グランドライン24と接続し、さらに保護素子16の第
一主電極38及び40は、層間絶縁膜48に形成したコ
ンタクト穴を介して、対応する不純物拡散層20と接続
する。
【0027】以上のようにこの実施例の半導体装置10
にあっては、第一のバッファ用MOSFET14の不純
物拡散層18と保護素子16の不純物拡散層20とを、
分離して離間配置しており、これら不純物拡散層18及
び20の間には、基板12及びフィールド酸化膜44が
介在する。これと同様にして、第二のバッファ用MOS
FET14の不純物拡散層18と保護素子16の不純物
拡散層20とを、分離して離間配置しており、これら不
純物拡散層18及び20の間にも基板12及びフィール
ド酸化膜44が介在する。
にあっては、第一のバッファ用MOSFET14の不純
物拡散層18と保護素子16の不純物拡散層20とを、
分離して離間配置しており、これら不純物拡散層18及
び20の間には、基板12及びフィールド酸化膜44が
介在する。これと同様にして、第二のバッファ用MOS
FET14の不純物拡散層18と保護素子16の不純物
拡散層20とを、分離して離間配置しており、これら不
純物拡散層18及び20の間にも基板12及びフィール
ド酸化膜44が介在する。
【0028】また半導体装置10の出力端子TOUT 及び
グランド端子TSSの間に、第一のバッファ用MOSFE
T14と保護素子16とを並列接続している。
グランド端子TSSの間に、第一のバッファ用MOSFE
T14と保護素子16とを並列接続している。
【0029】この実施例によれば、保護素子16のドレ
イン耐圧BVsdをバッファ用MOSFET14のドレイ
ン耐圧BVsdよりも低くしている。従って半導体装置1
0の出力端子TOUT に入力した静電サージは、出力ライ
ン28、第二主電極40、及び第二主電極40に接続し
ドレインとして機能する不純物拡散層20を介して、保
護素子16のチャネル及びその近傍領域の半導体基板1
2に注入される。これが引き金となって保護素子16は
ON状態となるので、静電サージは保護素子16のコレ
クタ電流となってグランド端子TSSを介しグランド電源
へと流れ込む。この結果、バッファ用MOSFET14
の静電破壊を防止できる。
イン耐圧BVsdをバッファ用MOSFET14のドレイ
ン耐圧BVsdよりも低くしている。従って半導体装置1
0の出力端子TOUT に入力した静電サージは、出力ライ
ン28、第二主電極40、及び第二主電極40に接続し
ドレインとして機能する不純物拡散層20を介して、保
護素子16のチャネル及びその近傍領域の半導体基板1
2に注入される。これが引き金となって保護素子16は
ON状態となるので、静電サージは保護素子16のコレ
クタ電流となってグランド端子TSSを介しグランド電源
へと流れ込む。この結果、バッファ用MOSFET14
の静電破壊を防止できる。
【0030】静電サージがチャネルに対応する領域の半
導体基板12を流れるとき、この静電サージにより半導
体基板12の電位が上昇する。しかしながら上述したよ
うにバッファ用MOSFET14の不純物拡散層18と
保護素子16の不純物拡散層20とは半導体基板12及
びフィールド酸化膜44を介し分離されているので、こ
れら不純物拡散層18及び20の間の抵抗が高くなる。
この抵抗によって電圧降下を生じ、この電圧降下が、バ
ッファ用MOSFET14のチャネル及びその近傍領域
において半導体基板12の電位が上昇するのを防止し或
はその上昇量を少なくすることができる。その結果、バ
ッファ用MOSFET14のドレイン耐圧BVsdの低下
はほとんど生じないので、バッファ用MOSFET14
のスナップバックを防止できる。
導体基板12を流れるとき、この静電サージにより半導
体基板12の電位が上昇する。しかしながら上述したよ
うにバッファ用MOSFET14の不純物拡散層18と
保護素子16の不純物拡散層20とは半導体基板12及
びフィールド酸化膜44を介し分離されているので、こ
れら不純物拡散層18及び20の間の抵抗が高くなる。
この抵抗によって電圧降下を生じ、この電圧降下が、バ
ッファ用MOSFET14のチャネル及びその近傍領域
において半導体基板12の電位が上昇するのを防止し或
はその上昇量を少なくすることができる。その結果、バ
ッファ用MOSFET14のドレイン耐圧BVsdの低下
はほとんど生じないので、バッファ用MOSFET14
のスナップバックを防止できる。
【0031】ここで第一のバッファ用MOSFET14
の不純物拡散層18と保護素子16の不純物拡散層20
との間の離間距離をt1、また第二のバッファ用MOS
FET14の不純物拡散層18と保護素子16の不純物
拡散層20との離間距離をt2とすれば(t1、t2に
ついては図3参照)、これら不純物拡散層18及び20
の間の抵抗を大きくし、これによりこれらバッファ用M
OSFET14のスナップバックを効果的に抑制するた
めには、離間距離t1とt2とをそれぞれ、最低でも5
μmとするのが好ましい。半導体装置10の集積密度を
高める観点からも、離間距離t1及びt2をなるべく短
くするのが好ましい。
の不純物拡散層18と保護素子16の不純物拡散層20
との間の離間距離をt1、また第二のバッファ用MOS
FET14の不純物拡散層18と保護素子16の不純物
拡散層20との離間距離をt2とすれば(t1、t2に
ついては図3参照)、これら不純物拡散層18及び20
の間の抵抗を大きくし、これによりこれらバッファ用M
OSFET14のスナップバックを効果的に抑制するた
めには、離間距離t1とt2とをそれぞれ、最低でも5
μmとするのが好ましい。半導体装置10の集積密度を
高める観点からも、離間距離t1及びt2をなるべく短
くするのが好ましい。
【0032】また半導体装置10において素子の微細化
を図りさらに動作能力を改善する観点からは、バッファ
用MOSFET14のゲート長を短くすることが望まれ
る。ゲート長を短くした場合、バッファ用MOSFET
14をLDD構造のMOSFETとし、ホットキャリア
の発生による性能劣化を防止するのが好ましい。しかし
ながらこの場合、バッファ用MOSFET14が静電サ
ージの注入により破壊し易くなり、この結果、半導体装
置10の静電耐量が劣化する。この静電サージによる破
壊は、バッファ用MOSFET14のスナップバックに
より生じるものであるから、このスナップバックを防止
すれば、半導体装置10の静電耐量を改善できる。
を図りさらに動作能力を改善する観点からは、バッファ
用MOSFET14のゲート長を短くすることが望まれ
る。ゲート長を短くした場合、バッファ用MOSFET
14をLDD構造のMOSFETとし、ホットキャリア
の発生による性能劣化を防止するのが好ましい。しかし
ながらこの場合、バッファ用MOSFET14が静電サ
ージの注入により破壊し易くなり、この結果、半導体装
置10の静電耐量が劣化する。この静電サージによる破
壊は、バッファ用MOSFET14のスナップバックに
より生じるものであるから、このスナップバックを防止
すれば、半導体装置10の静電耐量を改善できる。
【0033】スナップバックはバッファ用MOSFET
14のソース及びドレイン間の電圧が当該FET14の
ドレイン耐圧BVsdに達することで起こる。この点を考
慮すると、保護素子16のドレイン耐圧BVsdをバッフ
ァ用MOSFET14のドレイン耐圧BVsdよりも低く
し、かつ、保護素子16をスナップバックによる破壊の
生じにくい素子とすれば良い。このような保護素子16
としてオフセットゲート構造のMOSFETは適してい
る。
14のソース及びドレイン間の電圧が当該FET14の
ドレイン耐圧BVsdに達することで起こる。この点を考
慮すると、保護素子16のドレイン耐圧BVsdをバッフ
ァ用MOSFET14のドレイン耐圧BVsdよりも低く
し、かつ、保護素子16をスナップバックによる破壊の
生じにくい素子とすれば良い。このような保護素子16
としてオフセットゲート構造のMOSFETは適してい
る。
【0034】また半導体装置10の通常動作において
は、保護素子16はoff状態であるので、半導体装置
10の動作特性はバッファ用MOSFET14により決
定され、出力保護素子16を負荷しても、半導体装置1
0特にバッファ用MOSFET14を含む出力バッファ
回路Bを、実用上支障なく動作させることができる。
は、保護素子16はoff状態であるので、半導体装置
10の動作特性はバッファ用MOSFET14により決
定され、出力保護素子16を負荷しても、半導体装置1
0特にバッファ用MOSFET14を含む出力バッファ
回路Bを、実用上支障なく動作させることができる。
【0035】また半導体装置10の出力端子TOUT から
静電サージが注入される場合における、半導体装置10
の静電耐量を、保護素子16によって決定できる。
静電サージが注入される場合における、半導体装置10
の静電耐量を、保護素子16によって決定できる。
【0036】図4は第二実施例の要部構成を概略的に示
す平面図である。図4においては、図3と同様にして、
バッファ用MOSFET14及び保護素子16とこれら
周辺の構成とを示してある。以下、主として第一実施例
と相違する点につき説明し、第一実施例と同様の点につ
いてはその詳細な説明を省略する。
す平面図である。図4においては、図3と同様にして、
バッファ用MOSFET14及び保護素子16とこれら
周辺の構成とを示してある。以下、主として第一実施例
と相違する点につき説明し、第一実施例と同様の点につ
いてはその詳細な説明を省略する。
【0037】第二実施例では、半導体装置10の出力端
子TOUT 及び駆動電源端子TCCの間に、バッファ用MO
SFET14と保護素子16とを並列接続する。
子TOUT 及び駆動電源端子TCCの間に、バッファ用MO
SFET14と保護素子16とを並列接続する。
【0038】ここでは、第二のバッファ用MOSFET
14の第一主電極22と保護素子16の第一主電極38
とを、電源ライン34を介して駆動電源端子TCCと接続
すると共に、第二のバッファ用MOSFET34の第二
主電極26と保護素子16の第二主電極40とを、出力
ライン28を介して出力端子TOUT と接続して、これら
第二のバッファ用MOSFET14と保護素子16と
を、端子TOUT 、TCC間に並列接続する。また保護素子
16のゲート電極42を、グランド電圧VSS以上であっ
て駆動電源電圧VCC以下の電圧が供給される端子と接続
する。ここでは保護素子16のゲート電極42を、電源
ライン34を介してグランド端子TSSと接続し、従って
保護素子16のゲート電極42及び第一主電極38を電
源ライン34を介し短絡する。
14の第一主電極22と保護素子16の第一主電極38
とを、電源ライン34を介して駆動電源端子TCCと接続
すると共に、第二のバッファ用MOSFET34の第二
主電極26と保護素子16の第二主電極40とを、出力
ライン28を介して出力端子TOUT と接続して、これら
第二のバッファ用MOSFET14と保護素子16と
を、端子TOUT 、TCC間に並列接続する。また保護素子
16のゲート電極42を、グランド電圧VSS以上であっ
て駆動電源電圧VCC以下の電圧が供給される端子と接続
する。ここでは保護素子16のゲート電極42を、電源
ライン34を介してグランド端子TSSと接続し、従って
保護素子16のゲート電極42及び第一主電極38を電
源ライン34を介し短絡する。
【0039】この実施例によれば、半導体装置10の出
力端子TOUT に入力した静電サージは、保護素子16の
コレクタ電流となって駆動電源端子TCCを介し駆動電源
へと流れ込む。この結果、バッファ用MOSFET14
の静電破壊を防止できる。
力端子TOUT に入力した静電サージは、保護素子16の
コレクタ電流となって駆動電源端子TCCを介し駆動電源
へと流れ込む。この結果、バッファ用MOSFET14
の静電破壊を防止できる。
【0040】またこの実施例では、出力端子TOUT 及び
駆動電源端子TCCの間にのみ、バッファ用MOSFET
14と保護素子16とを並列接続したが、これに加え、
第一実施例と同様に出力端子TOUT 及びグランド端子T
SSの間にも、バッファ用MOSFET14と保護素子1
6とを並列接続するのが、実用上より好ましい。
駆動電源端子TCCの間にのみ、バッファ用MOSFET
14と保護素子16とを並列接続したが、これに加え、
第一実施例と同様に出力端子TOUT 及びグランド端子T
SSの間にも、バッファ用MOSFET14と保護素子1
6とを並列接続するのが、実用上より好ましい。
【0041】図5及び図6は第三実施例の要部構成を概
略的に示す断面図及び平面図である。図6においては、
図3と同様にして、バッファ用MOSFET14及び保
護素子16とこれら周辺の構成とを示し、この図6のV
−V線に沿って取った断面に対応する断面構造を図5に
示す。以下、主として第一実施例と相違する点につき説
明し、第一実施例と同様の点についてはその詳細な説明
を省略する。
略的に示す断面図及び平面図である。図6においては、
図3と同様にして、バッファ用MOSFET14及び保
護素子16とこれら周辺の構成とを示し、この図6のV
−V線に沿って取った断面に対応する断面構造を図5に
示す。以下、主として第一実施例と相違する点につき説
明し、第一実施例と同様の点についてはその詳細な説明
を省略する。
【0042】これら図にも示すように、第三実施例で
は、半導体装置10は、半導体基板12に設けられグラ
ンド端子TSSに接続される第二導電型のガードリング5
2を備える。そしてこのガードリング52の内側に保護
素子16の不純物拡散層20を設ける。
は、半導体装置10は、半導体基板12に設けられグラ
ンド端子TSSに接続される第二導電型のガードリング5
2を備える。そしてこのガードリング52の内側に保護
素子16の不純物拡散層20を設ける。
【0043】ここでは、ガードリング52をn型の高濃
度不純物拡散層(n+ 層)とし、ガードリング52に対
応する領域を露出する窓44dを、フィールド酸化膜4
4に設ける。さらに層間絶縁膜48上に、ガードリング
電極54と前述したグランドライン24とは別のグラン
ドライン56とを設ける。そしてガードリング電極54
をグランドライン56を介しグランド端子TSSに接続す
ると共に、ガードリング電極54を層間絶縁膜48に設
けたコンタクト穴を介してガードリング52と接続し、
これによりガードリング52をグランド電位に保持す
る。
度不純物拡散層(n+ 層)とし、ガードリング52に対
応する領域を露出する窓44dを、フィールド酸化膜4
4に設ける。さらに層間絶縁膜48上に、ガードリング
電極54と前述したグランドライン24とは別のグラン
ドライン56とを設ける。そしてガードリング電極54
をグランドライン56を介しグランド端子TSSに接続す
ると共に、ガードリング電極54を層間絶縁膜48に設
けたコンタクト穴を介してガードリング52と接続し、
これによりガードリング52をグランド電位に保持す
る。
【0044】また保護素子16の第一主電極38をガー
ドリング電極54に接続する。従って保護素子16の第
一主電極38はガードリング電極54及びグランドライ
ン56を介しグランド端子TSSと及び第二主電極26は
出力ライン28を介して出力端子TOUT と接続する。し
かも第一のバッファ用MOSFET14の第一主電極2
2はグランドライン56とは別のグランドライン24を
介してグランド端子TSSと及び第二主電極26は出力ラ
イン28を介し出力端子TOUT と接続するので、これら
保護素子16と第一のバッファ用MOSFET14とは
出力端子TSS及びグランド端子TSSの間に並列に接続さ
れる。
ドリング電極54に接続する。従って保護素子16の第
一主電極38はガードリング電極54及びグランドライ
ン56を介しグランド端子TSSと及び第二主電極26は
出力ライン28を介して出力端子TOUT と接続する。し
かも第一のバッファ用MOSFET14の第一主電極2
2はグランドライン56とは別のグランドライン24を
介してグランド端子TSSと及び第二主電極26は出力ラ
イン28を介し出力端子TOUT と接続するので、これら
保護素子16と第一のバッファ用MOSFET14とは
出力端子TSS及びグランド端子TSSの間に並列に接続さ
れる。
【0045】また保護素子16のゲート電極42をガー
ドリング電極54と接続する。従ってゲート電極42は
ガードリング電極54及びグランドライン56を介しグ
ランド端子TSSと接続し、またゲート電極42はガード
リング電極54を介して第一主電極38と短絡する。
ドリング電極54と接続する。従ってゲート電極42は
ガードリング電極54及びグランドライン56を介しグ
ランド端子TSSと接続し、またゲート電極42はガード
リング電極54を介して第一主電極38と短絡する。
【0046】尚、図6にあっては、図面の理解を助ける
ため、ガードリング電極54とグランドライン56とを
左斜め上りのハッチングを付して示す。
ため、ガードリング電極54とグランドライン56とを
左斜め上りのハッチングを付して示す。
【0047】図7は第三実施例のガードリングの説明に
供する平面図である。同図にあっては、主として半導体
基板12、不純物拡散層18、20及びガードリング5
2を示し、不純物拡散層18にピッチの小さな左斜め上
りのハッチング、不純物拡散層20に右斜め上りのハッ
チング、及びガードリング52にピッチの大きな左斜め
上りのハッチングを付すと共に、フィールド酸化膜44
の窓44a〜44cを一点鎖線で示す。
供する平面図である。同図にあっては、主として半導体
基板12、不純物拡散層18、20及びガードリング5
2を示し、不純物拡散層18にピッチの小さな左斜め上
りのハッチング、不純物拡散層20に右斜め上りのハッ
チング、及びガードリング52にピッチの大きな左斜め
上りのハッチングを付すと共に、フィールド酸化膜44
の窓44a〜44cを一点鎖線で示す。
【0048】同図にも示すように、ガードリング52
を、閉ループを形成するように連続的に延在させて、半
導体基板12に設け、保護素子16の不純物拡散層20
の周囲を閉ループ状のガードリング52で取り囲む。保
護素子16の不純物拡散層20は、平面的に見てガード
リング52の内側に位置する。
を、閉ループを形成するように連続的に延在させて、半
導体基板12に設け、保護素子16の不純物拡散層20
の周囲を閉ループ状のガードリング52で取り囲む。保
護素子16の不純物拡散層20は、平面的に見てガード
リング52の内側に位置する。
【0049】この実施例では、半導体装置10の出力端
子TOUT 、出力ライン28及び保護素子16の第二主電
極40を介して保護素子16のドレインとなる不純物拡
散層20に、静電サージが注入され、さらにこの静電サ
ージが保護素子16のチャネル及びその近傍領域の半導
体基板12中に注入される。この半導体基板12中への
静電サージの注入により保護素子16のドレイン耐圧B
Vsdが低下するので、保護素子16はON状態となる。
その結果、静電サージは、保護素子16のドレインとな
る不純物拡散層20、ソースとなる不純物拡散層20及
び第一主電極38、さらにガードリング電極54、グラ
ンドライン56及びグランド端子TSSを経て、グランド
電源へと流れ込む。またこの静電サージの流れにより生
じた基板電位は、n+ 層であるガードリング52とp型
の半導体基板12とによって決定されるビルトイン電圧
例えば約0.7Vに一定に保持される。
子TOUT 、出力ライン28及び保護素子16の第二主電
極40を介して保護素子16のドレインとなる不純物拡
散層20に、静電サージが注入され、さらにこの静電サ
ージが保護素子16のチャネル及びその近傍領域の半導
体基板12中に注入される。この半導体基板12中への
静電サージの注入により保護素子16のドレイン耐圧B
Vsdが低下するので、保護素子16はON状態となる。
その結果、静電サージは、保護素子16のドレインとな
る不純物拡散層20、ソースとなる不純物拡散層20及
び第一主電極38、さらにガードリング電極54、グラ
ンドライン56及びグランド端子TSSを経て、グランド
電源へと流れ込む。またこの静電サージの流れにより生
じた基板電位は、n+ 層であるガードリング52とp型
の半導体基板12とによって決定されるビルトイン電圧
例えば約0.7Vに一定に保持される。
【0050】しかも保護素子16のチャネル及びその近
傍領域の半導体基板12中に注入された静電サージは、
ガードリング52に流れ込みそしてガードリング電極5
4、グランドライン56及びグランド端子TSSを介しグ
ランド電源へと流れ込む。
傍領域の半導体基板12中に注入された静電サージは、
ガードリング52に流れ込みそしてガードリング電極5
4、グランドライン56及びグランド端子TSSを介しグ
ランド電源へと流れ込む。
【0051】このように保護素子16がON状態となっ
て静電サージがグランド電源へ流れ込み、このときの静
電サージの流れにより生じた基板電位はビルトイン電圧
に保持され、さらに保護素子16のチャネル及びその近
傍領域の半導体基板12中に注入された静電サージはガ
ードリング52を介しグランド電源へと流れ込むので、
平面的に見てガードリング52の外側の領域において、
静電サージによる基板電位の変動を非常に小さくするこ
とができ従って基板電位を電圧供給回路Dが半導体基板
12に供給する電圧によってほぼ一定に保持できる。従
って基板電位の変動によって誤動作を生ずるおそれのあ
る回路要素を、平面的に見てガードリング52の外側領
域の半導体基板12に設けることにより、そのような誤
動作を防止できる。特にバッファ用MOSFET14
を、ガードリング52の外側領域に設けることにより、
静電チャージが出力端子TOUT から注入されても、バッ
ファ用MOSFET14はスナップバックせず従ってバ
ッファ用MOSFET14の静電破壊を防止できるの
で、半導体装置10の静電耐量を向上させることができ
る。
て静電サージがグランド電源へ流れ込み、このときの静
電サージの流れにより生じた基板電位はビルトイン電圧
に保持され、さらに保護素子16のチャネル及びその近
傍領域の半導体基板12中に注入された静電サージはガ
ードリング52を介しグランド電源へと流れ込むので、
平面的に見てガードリング52の外側の領域において、
静電サージによる基板電位の変動を非常に小さくするこ
とができ従って基板電位を電圧供給回路Dが半導体基板
12に供給する電圧によってほぼ一定に保持できる。従
って基板電位の変動によって誤動作を生ずるおそれのあ
る回路要素を、平面的に見てガードリング52の外側領
域の半導体基板12に設けることにより、そのような誤
動作を防止できる。特にバッファ用MOSFET14
を、ガードリング52の外側領域に設けることにより、
静電チャージが出力端子TOUT から注入されても、バッ
ファ用MOSFET14はスナップバックせず従ってバ
ッファ用MOSFET14の静電破壊を防止できるの
で、半導体装置10の静電耐量を向上させることができ
る。
【0052】図8は第四実施例の要部構成を概略的に示
す断面図である。以下、主として第三実施例と相違する
点につき説明し、第三実施例と同様の点についてはその
詳細な説明を省略する。
す断面図である。以下、主として第三実施例と相違する
点につき説明し、第三実施例と同様の点についてはその
詳細な説明を省略する。
【0053】第四実施例では、ガードリング52をn型
の低濃度不純物拡散層(n- 層)とし、このガードリン
グ52中にオーミックコンタクト層58を設ける。オー
ミックコンタクト層58はここではn型の高濃度不純物
拡散層(n+ 層)である。そしてガードリング52をオ
ーミックコンタクト層58を介してガードリング電極5
4と接続する。
の低濃度不純物拡散層(n- 層)とし、このガードリン
グ52中にオーミックコンタクト層58を設ける。オー
ミックコンタクト層58はここではn型の高濃度不純物
拡散層(n+ 層)である。そしてガードリング52をオ
ーミックコンタクト層58を介してガードリング電極5
4と接続する。
【0054】この実施例では、ON状態となった保護素
子16のドレインからソースを経てグランド電源へと静
電チャージが流れ込むとき、この静電チャージの流れに
より生じた基板電位は、n- 層であるガードリング52
とp型の半導体基板12とで決定されるビルトイン電圧
例えば約0.5Vに一定に保持される。ガードリング5
2の不純物濃度を低くすることによりビルトイン電圧を
低減できるので、基板電位の変動を、第三実施例よりも
より一層少なくすることができる。その結果、基板電位
の変動による回路要素の誤動作を、第三実施例よりも、
より一層効果的に防止できる。特にバッファ用MOSF
ET14のスナップバックによる静電破壊を、より一層
効果的に防止でき、従って半導体装置10の静電耐量
を、第三実施例よりも向上できる。
子16のドレインからソースを経てグランド電源へと静
電チャージが流れ込むとき、この静電チャージの流れに
より生じた基板電位は、n- 層であるガードリング52
とp型の半導体基板12とで決定されるビルトイン電圧
例えば約0.5Vに一定に保持される。ガードリング5
2の不純物濃度を低くすることによりビルトイン電圧を
低減できるので、基板電位の変動を、第三実施例よりも
より一層少なくすることができる。その結果、基板電位
の変動による回路要素の誤動作を、第三実施例よりも、
より一層効果的に防止できる。特にバッファ用MOSF
ET14のスナップバックによる静電破壊を、より一層
効果的に防止でき、従って半導体装置10の静電耐量
を、第三実施例よりも向上できる。
【0055】図9は第五実施例の要部構成を概略的に示
す断面図である。以下、主として第一実施例と相違する
点につき説明し、第一実施例と同様の点についてはその
詳細な説明を省略する。
す断面図である。以下、主として第一実施例と相違する
点につき説明し、第一実施例と同様の点についてはその
詳細な説明を省略する。
【0056】第五実施例では、半導体装置10は、半導
体基板12中に埋め込まれた第二導電型の第一ウエル6
0と、この第一ウエル60中に埋め込まれた第一導電型
の第二ウエル62とを備える。そしてこれら第一ウエル
60及び第二ウエル62をグランド端子TSSに接続し、
第二ウエル62に保護素子16の不純物拡散層20を設
ける。この実施例は、例えば、半導体装置10の集積回
路A、出力バッファ回路B或は電圧供給回路Dを、twin
-well CMOS回路として構成する場合に用いて好適であ
る。
体基板12中に埋め込まれた第二導電型の第一ウエル6
0と、この第一ウエル60中に埋め込まれた第一導電型
の第二ウエル62とを備える。そしてこれら第一ウエル
60及び第二ウエル62をグランド端子TSSに接続し、
第二ウエル62に保護素子16の不純物拡散層20を設
ける。この実施例は、例えば、半導体装置10の集積回
路A、出力バッファ回路B或は電圧供給回路Dを、twin
-well CMOS回路として構成する場合に用いて好適であ
る。
【0057】ここでは第一ウエル60はnウエル及び第
二ウエル62はpウエルである。第一ウエル60の周縁
部分にオーミックコンタクト層64を設け、さらに第一
ウエル60の周縁部分より内側の中央部分に、島状に第
二ウエル62を設ける。そして第二ウエル62の周縁部
分にオーミックコンタクト層66を設け、さらに第二ウ
エル62の周縁部分よりも内側の中央部分に、保護素子
16の不純物拡散層20を設ける。
二ウエル62はpウエルである。第一ウエル60の周縁
部分にオーミックコンタクト層64を設け、さらに第一
ウエル60の周縁部分より内側の中央部分に、島状に第
二ウエル62を設ける。そして第二ウエル62の周縁部
分にオーミックコンタクト層66を設け、さらに第二ウ
エル62の周縁部分よりも内側の中央部分に、保護素子
16の不純物拡散層20を設ける。
【0058】フィールド酸化膜44には、第一ウエル6
0のオーミックコンタクト層64を露出する窓44e
と、第二ウエル62のオーミックコンタクト層66を露
出する窓44fとを設ける。
0のオーミックコンタクト層64を露出する窓44e
と、第二ウエル62のオーミックコンタクト層66を露
出する窓44fとを設ける。
【0059】そして層間絶縁膜48上に、第一ウエル電
極68と第二ウエル70とを設ける。これら電極68及
び70をグランドライン24を介しグランド端子TSSに
接続し、第一ウエル60及び第二ウエル62をグランド
電位VSSに保持する。
極68と第二ウエル70とを設ける。これら電極68及
び70をグランドライン24を介しグランド端子TSSに
接続し、第一ウエル60及び第二ウエル62をグランド
電位VSSに保持する。
【0060】第四実施例或は第五実施例においては、保
護素子16の不純物拡散層20の側部に対応する領域に
ガードリング52を設け、不純物拡散層20の底部には
ガードリング52を設けていない。
護素子16の不純物拡散層20の側部に対応する領域に
ガードリング52を設け、不純物拡散層20の底部には
ガードリング52を設けていない。
【0061】しかしながら第六実施例では、保護素子1
6の不純物拡散層20の側部のみならず底部をも、第一
ウエル60及び第二ウエル62が形成するpn接合によ
り囲って、半導体基板12と分離しているので、第四実
施例或は第五実施例よりもさらに効果的に、基板電位の
変動による回路要素の誤動作、特にバッファ用MOSF
ET14のスナップバックによる静電破壊を防止でき
る。従って半導体装置10の静電耐量を、第四或は第五
実施例よりもさらに一層、改善できる。
6の不純物拡散層20の側部のみならず底部をも、第一
ウエル60及び第二ウエル62が形成するpn接合によ
り囲って、半導体基板12と分離しているので、第四実
施例或は第五実施例よりもさらに効果的に、基板電位の
変動による回路要素の誤動作、特にバッファ用MOSF
ET14のスナップバックによる静電破壊を防止でき
る。従って半導体装置10の静電耐量を、第四或は第五
実施例よりもさらに一層、改善できる。
【0062】図10及び図11は第六実施例の要部構成
を概略的に示す断面図及び平面図である。図11におい
ては、図3と同様にして、バッファ用MOSFET14
及び保護素子16とこれら周辺の構成とを示し、この図
11のX−X線に沿って取った断面に対応する断面構造
を図10に示す。以下、主として第一実施例と相違する
点につき説明し、第一実施例と同様の点についてはその
詳細な説明を省略する。
を概略的に示す断面図及び平面図である。図11におい
ては、図3と同様にして、バッファ用MOSFET14
及び保護素子16とこれら周辺の構成とを示し、この図
11のX−X線に沿って取った断面に対応する断面構造
を図10に示す。以下、主として第一実施例と相違する
点につき説明し、第一実施例と同様の点についてはその
詳細な説明を省略する。
【0063】第六実施例では、保護素子16をpn接合
素子、特にn+ 層及びp層を接合して形成したツェナー
ダイオードとし、n+ 層に接続するn側電極72を出力
端子TOUT と接続する。
素子、特にn+ 層及びp層を接合して形成したツェナー
ダイオードとし、n+ 層に接続するn側電極72を出力
端子TOUT と接続する。
【0064】ここでは、保護素子16は不純物拡散層2
0をn+ 層及び半導体基板12をp層として形成したp
n接合素子である。フィールド酸化膜44の窓44cに
対応する領域においてその一部の領域に不純物拡散層2
0を設け、残りの領域においては不純物拡散層20を設
けずに半導体基板12のままとする。そしてn側電極7
2を層間絶縁膜48上に設け、このn側電極72を、層
間絶縁膜48のコンタクト穴を介して保護素子16のn
+ 層ここでは不純物拡散層20と接続する。さらにn側
電極72を出力ライン28を介して出力端子TOUT と接
続する。
0をn+ 層及び半導体基板12をp層として形成したp
n接合素子である。フィールド酸化膜44の窓44cに
対応する領域においてその一部の領域に不純物拡散層2
0を設け、残りの領域においては不純物拡散層20を設
けずに半導体基板12のままとする。そしてn側電極7
2を層間絶縁膜48上に設け、このn側電極72を、層
間絶縁膜48のコンタクト穴を介して保護素子16のn
+ 層ここでは不純物拡散層20と接続する。さらにn側
電極72を出力ライン28を介して出力端子TOUT と接
続する。
【0065】この実施例においては、出力端子TOUT か
ら静電チャージが入力すると、バッファ用MOSFET
14のドレイン耐圧よりも低い降伏電圧で、保護素子1
6がツェナー降伏を起こし、その結果、静電チャージは
n側電極72及び不純物拡散層20を介して半導体基板
12中に流れ込む。しかしながらバッファ用MOSFE
T14の不純物拡散層18と保護素子16の不純物拡散
層20とを分離して離間配置しているので、これら不純
物拡散層18及び16の間に半導体基板12及びフィー
ルド酸化膜44が介在する。従ってこれら基板12及び
酸化膜44が有する抵抗によって電圧降下を生ずるの
で、静電チャージが半導体基板12中を流れても、この
電圧降下の作用により、バッファ用MOSFET14の
チャネル及びその近傍領域における基板電位の変動を従
来よりも少なくすることができる。この結果、バッファ
用MOSFET14のスナップバックによる静電破壊
を、従来より効果的に防止できる。
ら静電チャージが入力すると、バッファ用MOSFET
14のドレイン耐圧よりも低い降伏電圧で、保護素子1
6がツェナー降伏を起こし、その結果、静電チャージは
n側電極72及び不純物拡散層20を介して半導体基板
12中に流れ込む。しかしながらバッファ用MOSFE
T14の不純物拡散層18と保護素子16の不純物拡散
層20とを分離して離間配置しているので、これら不純
物拡散層18及び16の間に半導体基板12及びフィー
ルド酸化膜44が介在する。従ってこれら基板12及び
酸化膜44が有する抵抗によって電圧降下を生ずるの
で、静電チャージが半導体基板12中を流れても、この
電圧降下の作用により、バッファ用MOSFET14の
チャネル及びその近傍領域における基板電位の変動を従
来よりも少なくすることができる。この結果、バッファ
用MOSFET14のスナップバックによる静電破壊
を、従来より効果的に防止できる。
【0066】この発明は上述した実施例にのみ限定され
るものではなく、従って各構成成分の構造、形状、寸
法、配設個数、形成材料、導電型及びそのほかの条件を
任意好適に変更できる。
るものではなく、従って各構成成分の構造、形状、寸
法、配設個数、形成材料、導電型及びそのほかの条件を
任意好適に変更できる。
【0067】例えば上述した各実施例において、導電型
を反対導電型に変更することもできる。但し、第六実施
例においてはn側電極72を保護素子16としてのpn
接合素子のn層に接続しかつ出力端子TOUT と接続する
点は変更しない。
を反対導電型に変更することもできる。但し、第六実施
例においてはn側電極72を保護素子16としてのpn
接合素子のn層に接続しかつ出力端子TOUT と接続する
点は変更しない。
【0068】また保護素子16としてオフセットゲート
構造のMOSFETのほか、ドレイン耐圧BVsdをバッ
ファ用MOSFET14よりも低くできるMOSFE
T、例えばAsシングルドレインのMOSFET、DD
D構造のMOSFETとすることもできる。
構造のMOSFETのほか、ドレイン耐圧BVsdをバッ
ファ用MOSFET14よりも低くできるMOSFE
T、例えばAsシングルドレインのMOSFET、DD
D構造のMOSFETとすることもできる。
【0069】また集積回路Aを、MOSFETを用いて
構成したメモリ回路或はそのほかのディジタル回路とし
たり、またMOSFETを用いて構成したオペアンプ或
はそのほかのアナログ回路としたりすることができる。
構成したメモリ回路或はそのほかのディジタル回路とし
たり、またMOSFETを用いて構成したオペアンプ或
はそのほかのアナログ回路としたりすることができる。
【0070】
【発明の効果】上述した説明からも明らかなように、こ
の発明の半導体装置によれば、保護素子から基板中に静
電サージが注入された場合でも、バッファ用MOSFE
Tのチャネル及びその近傍領域の基板電位が上昇するの
を防止し或は基板電位の上昇量を少なくすることがで
き、これがためバッファ用MOSFETのスナップバッ
クの発生を抑制できるので、従来より効果的に、バッフ
ァ用MOSFETの静電破壊を防止できる。
の発明の半導体装置によれば、保護素子から基板中に静
電サージが注入された場合でも、バッファ用MOSFE
Tのチャネル及びその近傍領域の基板電位が上昇するの
を防止し或は基板電位の上昇量を少なくすることがで
き、これがためバッファ用MOSFETのスナップバッ
クの発生を抑制できるので、従来より効果的に、バッフ
ァ用MOSFETの静電破壊を防止できる。
【図1】第一実施例の要部構成を概略的に示す断面図で
ある。
ある。
【図2】第一実施例の要部構成を概略的に示す断面図で
ある。
ある。
【図3】第一実施例についてバッファ用MOSFET及
び保護素子とその周辺の配線構造を概略的に示す平面図
である。
び保護素子とその周辺の配線構造を概略的に示す平面図
である。
【図4】第二実施例についてバッファ用MOSFET及
び保護素子とその周辺の配線構造を概略的に示す平面図
である。
び保護素子とその周辺の配線構造を概略的に示す平面図
である。
【図5】第三実施例の要部構成を概略的に示す断面図で
ある。
ある。
【図6】第三実施例についてバッファ用MOSFET及
び保護素子とその周辺の配線構造を概略的に示す平面図
である。
び保護素子とその周辺の配線構造を概略的に示す平面図
である。
【図7】ガードリングの説明に供する平面図である。
【図8】第四実施例の要部構成を概略的に示す断面図で
ある。
ある。
【図9】第五実施例の要部構成を概略的に示す断面図で
ある。
ある。
【図10】第六実施例の要部構成を概略的に示す断面図
である。
である。
【図11】第六実施例についてバッファ用MOSFET
及び保護素子とその周辺の配線構造を概略的に示す平面
図である。
及び保護素子とその周辺の配線構造を概略的に示す平面
図である。
10:半導体装置 12:第一導電型の半導体基板 14:バッファ用MOSFET 16:保護素子 18、20:第二導電型の不純物拡散層 52:第二導電型のガードリング 60:第二導電型の第一ウエル 62:第一導電型の第二ウエル
Claims (7)
- 【請求項1】 第一導電型の半導体基板に設けられた集
積回路、該集積回路のための出力バッファ回路、該出力
バッファ回路のための保護回路及び前記半導体基板に電
圧を供給するための電圧供給回路を備え、前記出力バッ
ファ回路はバッファ用MOSFETを有し、前記保護回
路は前記バッファ用MOSFETの静電破壊を防止する
ための保護素子を有し、これらバッファ用MOSFET
及び保護素子は前記半導体基板に形成された第二導電型
の不純物拡散層を有して成る半導体装置において、 前記バッファ用MOSFETの不純物拡散層と前記保護
素子の不純物拡散層とを分離して離間配置することを特
徴とする半導体装置。 - 【請求項2】 請求項1記載の半導体装置において、当
該半導体装置の出力端子及びグランド端子の間に、バッ
ファ用MOSFETと保護素子とを並列接続することを
特徴とする半導体装置。 - 【請求項3】 請求項1記載の半導体装置において、当
該半導体装置の出力端子及び駆動電源端子の間に、バッ
ファ用MOSFETと保護素子とを並列接続することを
特徴とする半導体装置。 - 【請求項4】 請求項1記載の半導体装置において、保
護素子を、MOSFET又はpnダイオードとしたこと
を特徴とする半導体装置。 - 【請求項5】 請求項1記載の半導体装置において、バ
ッファ用MOSFETの不純物拡散層と保護素子の不純
物拡散層との離間距離を最低でも5μmとすることを特
徴とする半導体装置。 - 【請求項6】 請求項1記載の半導体装置において、半
導体基板に設けられグランド端子に接続される第二導電
型のガードリングを備え、該ガードリングの内側に保護
素子の不純物拡散層を設けることを特徴とする半導体装
置。 - 【請求項7】 請求項1記載の半導体装置において、半
導体基板中に埋め込まれた第二導電型の第一ウエルと、
該第一ウエル中に埋め込まれた第一導電型の第二ウエル
とを備え、前記第一及び第二ウエルをグランド端子に接
続し、第二ウエルに保護素子の不純物拡散層を設けて成
ることを特徴とする半導体装置。
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JP6206967A JPH0878624A (ja) | 1994-08-31 | 1994-08-31 | 半導体装置 |
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Family Applications (1)
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1997
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