JPH0878624A

JPH0878624A - 半導体装置

Info

Publication number: JPH0878624A
Application number: JP6206967A
Authority: JP
Inventors: Ikuo Kurachi; 郁生倉知
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1994-08-31
Filing date: 1994-08-31
Publication date: 1996-03-22
Also published as: KR100301538B1; KR960009159A; US5856694A; US5739571A

Abstract

(57)【要約】【目的】半導体装置において出力バッファ回路が有す
るMOSFETの静電破壊をより効果的に防止する。【構成】 LDD 構造のMOSFET14を用いて出力バッファ回
路を構成し、MOSFET14の静電破壊を防止するための保護
素子16をoffset gate 構造のMOSFETとする。そしてこれ
らMOSFET14のn⁺層18と保護素子16のn⁺層20とを、分離し
離間させて基板に設ける。出力端子T_OUTから注入された
静電チャージは保護素子16を介し基板中に流れ込む。し
かしながらn⁺層18、20 を分離して離間させているので、
これらn⁺層18、20 の間に介在する基板及びフィールド酸
化膜の抵抗成分により電圧降下を生ずる。従って基板中
に静電チャージが流れ込んでも、この電圧降下の作用に
より、バッファ用MOSFET14のチャネル及びその近傍領域
における基板電位の変動を減少させることができ、その
結果、バッファ用MOSFET14のスナップバックの発生を抑
制できる。これがため目的を達成できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置、特に出力
バッファ用ＭＯＳＦＥＴの静電破壊を防止するための保
護素子を備える半導体装置に関する。

【０００２】

【従来の技術】従来より、ＭＯＳ集積回路とこのＭＯＳ
集積回路のための出力バッファ回路とこのＭＯＳ集積回
路を高速かつ安定に動作させるため半導体基板に電圧を
供給する電圧供給回路とを、半導体基板に設けて構成し
た半導体装置が知られている。この種の半導体装置にお
いては、例えば文献：IEICE TRANSACTION VOL.E77-A p.
166 〜172 1994に開示されているように、ＬＤＤ構造の
ＭＯＳＦＥＴを用いて出力バッファ回路を構成し、バッ
ファ用ＭＯＳＦＥＴとバッファ用ＭＯＳＦＥＴの静電破
壊を防止するためのオフセットゲートＭＯＳＦＥＴと
を、ＭＯＳ集積回路の出力端子及びグランド端子の間に
並列接続している。静電破壊防止用ＭＯＳＦＥＴのソー
ス・ドレイン間耐圧ＢＶ_sdは、バッファ用ＭＯＳＦＥＴ
のソース・ドレイン間耐圧ＢＶ_sdよりも低いので、静電
サージが出力端子に入力すると、静電サージは静電破壊
防止用ＭＯＳＦＥＴのドレインからチャネル及びその近
傍の基板に注入される。これが引き金となって静電破壊
防止用ＭＯＳＦＥＴはＯＮ状態となるので、静電サージ
は静電破壊防止用ＭＯＳＦＥＴのコレクタ電流となって
グランド電源へと流れ込み、その結果、バッファ用ＭＯ
ＳＦＥＴの静電破壊を防止できる。

【０００３】

【発明が解決しようとする課題】しかしながら上述した
従来の半導体装置では、バッファ用ＭＯＳＦＥＴのソー
スとなる不純物拡散層と、静電破壊防止用ＭＯＳＦＥＴ
のソースとなる不純物拡散層とを分離せずに連ねて形成
している。しかも電圧供給回路の内部抵抗は高いので、
静電破壊防止用ＭＯＳＦＥＴのドレインからチャネル及
びその近傍の基板へ静電サージが注入されたとき、バッ
ファ用ＭＯＳＦＥＴのチャネル及びその近傍の基板電位
も大きく上昇する。その結果、バッファ用ＭＯＳＦＥＴ
のソースドレイン間電圧ＢＶ_sdは低下するので、バッフ
ァ用ＭＯＳＦＥＴはオン状態となり従って静電サージが
バッファ用ＭＯＳＦＥＴを流れる。これがため、静電破
壊防止用ＭＯＳＦＥＴを設けても、必ずしも有効に、バ
ッファ用ＭＯＳＦＥＴの静電破壊を防止することができ
なかった。

【０００４】この発明の目的は上述した従来の問題点を
解決し、バッファ用ＭＯＳＦＥＴの静電破壊を、より効
果的に防止できるようにした半導体装置を提供すること
にある。

【０００５】

【課題を解決するための手段】この目的を達成するた
め、この発明の半導体装置は、第一導電型の半導体基板
に設けられた集積回路、この集積回路のための出力バッ
ファ回路、この出力バッファ回路のための保護回路及び
半導体基板に電圧を供給するための電圧供給回路を備
え、出力バッファ回路はバッファ用ＭＯＳＦＥＴを有
し、保護回路はバッファ用ＭＯＳＦＥＴの静電破壊を防
止するための保護素子を有し、これらバッファ用ＭＯＳ
ＦＥＴ及び保護素子は半導体基板に形成された第二導電
型の不純物拡散層を有して成る半導体装置において、バ
ッファ用ＭＯＳＦＥＴの不純物拡散層と保護素子の不純
物拡散層とを分離して離間配置することを特徴とする。

【０００６】

【作用】このような構成の半導体装置によれば、バッフ
ァ用ＭＯＳＦＥＴの不純物拡散層と保護素子の不純物拡
散層とを分離して離間配置するので、保護素子から基板
中に静電サージが注入された場合でも、バッファ用ＭＯ
ＳＦＥＴのチャネル及びその近傍の基板電位が上昇する
のを防止し或は基板電位の上昇量を少なくすることがで
きる。

【０００７】

【実施例】図１及び図２は第一実施例の要部構成を概略
的に示す断面図、図３は第一実施例の要部構成を概略的
に示す平面図である。図面の簡略化を図るため、これら
図にあっては半導体装置１０が備える集積回路Ａ、出力
バッファ回路Ｂ、保護回路Ｃ及び電圧供給回路Ｄのうち
バッファ用ＭＯＳＦＥＴ１４及び保護素子１６とこれら
周辺の構成とを示し、そのほかの構成については、この
発明の実施例が理解できる範囲内で図示を省略してあ
る。図３は主として配線構造に着目した構造を示し、図
３のＩ−Ｉ線に沿って取った断面に対応する断面構造を
図１に、また図３のII−II線に沿って取った断面に対応
する断面構造を図２に示してある。

【０００８】図１及び図２にも示すように、この実施例
の半導体装置１０は、第一導電型の半導体基板１２に設
けられた集積回路Ａ、出力バッファ回路Ｂ、保護回路Ｃ
及び電圧供給回路Ｄを備える。

【０００９】出力バッファ回路Ｂは集積回路Ａのための
回路であって、バッファ用ＭＯＳＦＥＴ１４を有する。
保護回路Ｃは出力バッファ回路Ｂのための回路であっ
て、バッファ用ＭＯＳＦＥＴ１４の静電破壊を防止する
ための保護素子１６を有する。電圧供給回路Ｄは半導体
基板１２に電圧を供給するための回路である。

【００１０】そしてバッファ用ＭＯＳＦＥＴ１４及び保
護素子１６は半導体基板１２に形成された第二導電型の
不純物拡散層１８及び２０を有し、これらバッファ用Ｍ
ＯＳＦＥＴ１４の不純物拡散層１８と保護素子１６の不
純物拡散層２０とを分離して離間配置している。

【００１１】まず主として配線構造に着目して説明す
る。この実施例では、集積回路ＡはＭＯＳ集積回路、こ
こではＭＯＳＦＥＴを用いて構成した論理演算回路であ
って、出力信号ＤＡＴＡを出力する。

【００１２】出力バッファ回路Ｂは、図１及び図３にも
示すように、当該半導体装置１０の出力端子Ｔ_OUT 及び
グランド端子Ｔ_SSの間に並列接続した複数個ここでは２
個のバッファ用ＭＯＳＦＥＴ１４（以下、第一のバッフ
ァ用ＭＯＳＦＥＴ１４と称する）を有する。第一のバッ
ファ用ＭＯＳＦＥＴ１４の第一主電極２２及び第二主電
極２６のいずれをソース電極とし或はドレイン電極とし
ても良いが、ここでは第一主電極２２をソース電極及び
第二主電極２６をドレイン電極として、つぎのように配
線する。すなわち第一のバッファ用ＭＯＳＦＥＴの第一
主電極２２をグランドライン（配線）２４を介してグラ
ンド端子Ｔ_SSと及び第二主電極２６を出力ライン（配
線）２８を介して出力端子Ｔ_OUT と接続する。またこれ
ら第一のバッファ用ＭＯＳＦＥＴ１４のゲート電極３０
にはインバーターゲート（図示せず）及びデータライン
（配線）３２を介して出力信号バーＤＡＴＡ（出力信号
ＤＡＴＡの否定）を入力する。

【００１３】さらに出力バッファ回路Ｂは、図２及び図
３にも示すように、当該半導体装置１０の出力端子Ｔ
_OUT 及び電源端子Ｔ_CCの間に並列接続した複数個ここで
は２個のバッファ用ＭＯＳＦＥＴ１４（以下、第二のバ
ッファ用ＭＯＳＦＥＴ１４と称する）を有する。第二の
バッファ用ＭＯＳＦＥＴ１４の第一主電極２２及び第二
主電極２６のいずれをソース電極とし或はドレイン電極
としても良いが、ここでは第一主電極２２をソース電極
及び第二の主電極２６をドレイン電極として、つぎのよ
うに配線する。すなわちこれら第二のバッファ用ＭＯＳ
ＦＥＴ１４の第一主電極２２は電源ライン３４を介して
駆動電源端子Ｔ_CCと及び第二主電極２６は出力ライン２
８を介して出力端子Ｔ_OUT と接続する。またこれら第二
のバッファ用ＭＯＳＦＥＴ１４のゲート電極３０にはデ
ータライン（配線）３６を介して出力信号ＤＡＴＡを入
力する。

【００１４】ここでは第二のバッファ用ＭＯＳＦＥＴ１
４の第一主電極２２をソース電極及び第二主電極２６を
ドレイン電極としている。

【００１５】保護回路Ｃは、図１及び図３にも示すよう
に、出力端子Ｔ_OUT 及びグランド端子Ｔ_SSの間に並列接
続した複数個ここでは２個の保護素子１６を有する。保
護素子１６はオフセットゲート（offset gate ）構造の
ＭＯＳＦＥＴであって、保護素子１６の第一主電極３８
及び第二主電極４０のいずれをソース電極とし或はドレ
イン電極としても良いが、ここでは第一主電極３８をソ
ース電極及び第二主電極４０をドレイン電極として、つ
ぎのように配線する。すなわち保護素子１６の第一主電
極３８をグランドライン２４を介してグランド端子Ｔ_SS
と及び第二主電極４０を出力ライン２８を介して出力端
子Ｔ_OUT と接続する。また保護素子１６のゲート電極４
２を、グランド電圧Ｖ_SS以上であって駆動電源電圧Ｖ_CC
以下の電圧が供給される端子と接続する。ここではゲー
ト電極４２を、グランドライン２４を介してグランド端
子Ｔ_SSと接続し、従ってゲート電極４２と第一主電極３
８とをグランドライン２４を介し短絡する。

【００１６】電圧供給回路Ｄは、集積回路Ａとしての論
理演算回路を高速かつ安定に動作させるためのベース電
源電圧Ｖ_bb或は基板バイアスＶ_bbを、半導体基板１２に
供給する。

【００１７】尚、図３にあっては、図面の理解を助ける
ため、グランドライン２４とこれに接続する第一主電極
２２、３８とを左斜め上りのハッチングを付して示し、
電源ライン３４とこれに接続する第一主電極２２とを左
斜め上りのハッチングを付して示し、さらに出力ライン
２８とこれに接続する第二主電極２６、４０とを右斜め
上りのハッチングを付して示す。また不純物拡散層１
８、２０を点線で、及びフィールド酸化膜４４の窓４４
ａ、４４ｂ及び４４ｃを一点鎖線で示す。

【００１８】次に素子構造に着目して説明する。この実
施例では、第一導電型の半導体基板１２はｐ型のＳｉ基
板であって、この半導体基板１２の一方の側にＳｉＯ₂
フィールド酸化膜４４を設ける。フィールド酸化膜４４
は、バッファ用ＭＯＳＦＥＴ１４を設ける領域の半導体
基板１２を露出する窓４４ａ及び４４ｂと、保護素子１
６を設ける領域の半導体基板１２を露出する窓４４ｃと
を有する。

【００１９】バッファ用ＭＯＳＦＥＴ１４は、半導体基
板１２上に順次に設けたゲート絶縁膜４６及びゲート電
極３０と、ゲート電極３０を挟んでゲート電極３０の一
方及び他方の側部の半導体基板１２にそれぞれ設けたｎ
型の不純物拡散層１８とを有する。ここではＬＤＤ（Li
ghtly Doped Drain ）構造のＭＯＳＦＥＴを、バッファ
用ＭＯＳＦＥＴ１４としており、図に詳細には示してい
ないが、不純物拡散層１８のゲート電極側の端部（或は
ドレイン端）及びその近傍領域はｎ^- の低不純物濃度層
及びそれ以外の領域はｎ⁺ の高不純物濃度層から成る。
ＬＤＤ構造のＭＯＳＦＥＴは、ホットキャリアの発生を
防止できるという利点を有し、従ってバッファ用ＭＯＳ
ＦＥＴ１４に用いて好適である。

【００２０】保護素子１６は、半導体基板１２上に順次
に設けたゲート絶縁膜５０及びゲート電極４２と、ゲー
ト電極４２を挟んでゲート電極４２の一方及び他方の側
部の半導体基板１２にそれぞれ設けたｎ型の不純物拡散
層２０とを有する。ここでは保護素子１６をオフセット
ゲート構造のＭＯＳＦＥＴとしており、図に詳細には示
していないが、保護素子１６のソース電極として機能す
る第一主電極３８とドレイン電極として機能する第二主
電極４０との間に配置されるゲート電極４２を、第二主
電極４０側に寄せて配置し、これにより、ゲート電極４
２と、第二主電極４０に接続し従ってドレインとして機
能する不純物拡散層２０とが、平面的に見て重なり合わ
ないようにしてある。オフセットゲート構造のＭＯＳＦ
ＥＴのドレイン耐圧ＢＶ_sdは保護されるべきバッファ用
ＬＤＤＭＯＳＦＥＴ１４のドレイン耐圧ＢＶ_sdよりも低
いので、オフセットゲート構造のＭＯＳＦＥＴは保護素
子１６に用いて好適である。

【００２１】窓４４ａに対応する領域の半導体基板１２
には、複数個ここでは２個の第一のバッファ用ＭＯＳＦ
ＥＴ１４（出力端子Ｔ_OUT 及びグランド端子Ｔ_SSの間に
接続するバッファ用ＭＯＳＦＥＴ１４）を設ける（図１
及び図３参照）。これら第一のバッファ用ＭＯＳＦＥＴ
１４のゲート電極４６を並列配置し、各ゲート電極４６
の一方及び他方の側部にそれぞれ不純物拡散層１８を配
置する。そして相隣接するゲート電極４６の間に、当該
相隣接するゲート電極４６を備える一対の第一のバッフ
ァ用ＭＯＳＦＥＴ１４に共通の不純物拡散層１８を設け
る。この共通の不純物拡散層１８は、これら一対の第一
のバッファ用ＭＯＳＦＥＴ１４が共有する不純物拡散層
１８である。このようにして設けた不純物拡散層１８を
配列順次に数えて、奇数番目の不純物拡散層１８には第
一のバッファ用ＭＯＳＦＥＴ１４の第一主電極２２を接
続し、さらに偶数番目の不純物拡散層１８には第一のバ
ッファ用ＭＯＳＦＥＴ１４の第二主電極２６を接続す
る。

【００２２】また第一のバッファ用ＭＯＳＦＥＴ１４の
ゲート電極３０と接続するデータライン３２を、フィー
ルド酸化膜４４上に設け、これらゲート電極３０及びデ
ータライン３２上に層間絶縁膜４８を設ける。そして第
一のバッファ用ＭＯＳＦＥＴ１４の第一主電極２２及び
第二主電極２６とこの第一主電極２２に接続するグラン
ドライン２４とこの第二主電極２６に接続する出力ライ
ン２８とを、層間絶縁膜４８上に設ける。これら主電極
２２及び２６は、層間絶縁膜４８に形成したコンタクト
穴を介して、対応する不純物拡散層１８と接続する。

【００２３】窓４４ｂに対応する領域の半導体基板１２
には、複数個ここでは２個の第二のバッファ用ＭＯＳＦ
ＥＴ１４（出力端子Ｔ_OUT 及び駆動電源端子Ｔ_CCの間に
接続するバッファ用ＭＯＳＦＥＴ１４）を設ける（図２
及び図３参照）。これら第二のバッファ用ＭＯＳＦＥＴ
１４のゲート電極４６を並列配置し、各ゲート電極４６
の一方及び他方の側部にそれぞれ不純物拡散層１８を配
置する。そして相隣接するゲート電極４６の間に、当該
相隣接するゲート電極４６を備える一対の第二のバッフ
ァ用ＭＯＳＦＥＴ１４に共通の不純物拡散層１８を設け
る。この共通の不純物拡散層１８は、これら一対の第二
のバッファ用ＭＯＳＦＥＴ１４が共有する不純物拡散層
１８である。このようにして設けた不純物拡散層１８を
配列順次に数えて、奇数番目の不純物拡散層１８には第
二のバッファ用ＭＯＳＦＥＴ１４の第一主電極２２を接
続し、さらに偶数番目の不純物拡散層１８には第二のバ
ッファ用ＭＯＳＦＥＴ１４の第二主電極２６を接続す
る。

【００２４】また第二のバッファ用ＭＯＳＦＥＴ１４の
ゲート電極３０と接続するデータライン３６を、フィー
ルド酸化膜４４上に設け、これらゲート電極３０及びデ
ータライン３２上に層間絶縁膜４８を設ける。そして第
二のバッファ用ＭＯＳＦＥＴ１４の第一主電極２２及び
第二主電極２６とこの第一主電極２２に接続する電源ラ
イン３４とこの第二主電極２６に接続する出力ライン２
８とを、層間絶縁膜４８上に設ける。これら主電極２２
及び２６は、層間絶縁膜４８に形成したコンタクト穴を
介して、対応する不純物拡散層１８と接続する。

【００２５】窓４４ｃに対応する領域の半導体基板１２
には、複数個ここでは２個の保護素子１６を設ける（図
１及び図３参照）。これら保護素子１６のゲート電極４
２を並列配置し、各ゲート電極４２の一方及び他方の側
部にそれぞれ不純物拡散層２０を配置する。そして相隣
接するゲート電極４２の間に、当該相隣接するゲート電
極４２を備える一対の保護素子１６に共通の不純物拡散
層２０を設ける。この共通の不純物拡散層２０は、これ
ら一対の保護素子１６が共有する不純物拡散層２０であ
る。このようにして設けた不純物拡散層２０を配列順次
に数えて、奇数番目の不純物拡散層２０には保護素子１
６の第一主電極３８を接続し、さらに偶数番目の不純物
拡散層２０には保護素子１６の第二主電極４０を接続す
る。

【００２６】また保護素子１６のゲート電極４２上に層
間絶縁膜４８を設ける。そして保護素子１６の第一主電
極３８及び第二主電極４０を、層間絶縁膜４８上に設け
る。保護素子１６のゲート電極４２は、層間絶縁膜４８
に形成したコンタクト穴を介して、層間絶縁膜４８上の
グランドライン２４と接続し、さらに保護素子１６の第
一主電極３８及び４０は、層間絶縁膜４８に形成したコ
ンタクト穴を介して、対応する不純物拡散層２０と接続
する。

【００２７】以上のようにこの実施例の半導体装置１０
にあっては、第一のバッファ用ＭＯＳＦＥＴ１４の不純
物拡散層１８と保護素子１６の不純物拡散層２０とを、
分離して離間配置しており、これら不純物拡散層１８及
び２０の間には、基板１２及びフィールド酸化膜４４が
介在する。これと同様にして、第二のバッファ用ＭＯＳ
ＦＥＴ１４の不純物拡散層１８と保護素子１６の不純物
拡散層２０とを、分離して離間配置しており、これら不
純物拡散層１８及び２０の間にも基板１２及びフィール
ド酸化膜４４が介在する。

【００２８】また半導体装置１０の出力端子Ｔ_OUT 及び
グランド端子Ｔ_SSの間に、第一のバッファ用ＭＯＳＦＥ
Ｔ１４と保護素子１６とを並列接続している。

【００２９】この実施例によれば、保護素子１６のドレ
イン耐圧ＢＶ_sdをバッファ用ＭＯＳＦＥＴ１４のドレイ
ン耐圧ＢＶ_sdよりも低くしている。従って半導体装置１
０の出力端子Ｔ_OUT に入力した静電サージは、出力ライ
ン２８、第二主電極４０、及び第二主電極４０に接続し
ドレインとして機能する不純物拡散層２０を介して、保
護素子１６のチャネル及びその近傍領域の半導体基板１
２に注入される。これが引き金となって保護素子１６は
ＯＮ状態となるので、静電サージは保護素子１６のコレ
クタ電流となってグランド端子Ｔ_SSを介しグランド電源
へと流れ込む。この結果、バッファ用ＭＯＳＦＥＴ１４
の静電破壊を防止できる。

【００３０】静電サージがチャネルに対応する領域の半
導体基板１２を流れるとき、この静電サージにより半導
体基板１２の電位が上昇する。しかしながら上述したよ
うにバッファ用ＭＯＳＦＥＴ１４の不純物拡散層１８と
保護素子１６の不純物拡散層２０とは半導体基板１２及
びフィールド酸化膜４４を介し分離されているので、こ
れら不純物拡散層１８及び２０の間の抵抗が高くなる。
この抵抗によって電圧降下を生じ、この電圧降下が、バ
ッファ用ＭＯＳＦＥＴ１４のチャネル及びその近傍領域
において半導体基板１２の電位が上昇するのを防止し或
はその上昇量を少なくすることができる。その結果、バ
ッファ用ＭＯＳＦＥＴ１４のドレイン耐圧ＢＶ_sdの低下
はほとんど生じないので、バッファ用ＭＯＳＦＥＴ１４
のスナップバックを防止できる。

【００３１】ここで第一のバッファ用ＭＯＳＦＥＴ１４
の不純物拡散層１８と保護素子１６の不純物拡散層２０
との間の離間距離をｔ１、また第二のバッファ用ＭＯＳ
ＦＥＴ１４の不純物拡散層１８と保護素子１６の不純物
拡散層２０との離間距離をｔ２とすれば（ｔ１、ｔ２に
ついては図３参照）、これら不純物拡散層１８及び２０
の間の抵抗を大きくし、これによりこれらバッファ用Ｍ
ＯＳＦＥＴ１４のスナップバックを効果的に抑制するた
めには、離間距離ｔ１とｔ２とをそれぞれ、最低でも５
μｍとするのが好ましい。半導体装置１０の集積密度を
高める観点からも、離間距離ｔ１及びｔ２をなるべく短
くするのが好ましい。

【００３２】また半導体装置１０において素子の微細化
を図りさらに動作能力を改善する観点からは、バッファ
用ＭＯＳＦＥＴ１４のゲート長を短くすることが望まれ
る。ゲート長を短くした場合、バッファ用ＭＯＳＦＥＴ
１４をＬＤＤ構造のＭＯＳＦＥＴとし、ホットキャリア
の発生による性能劣化を防止するのが好ましい。しかし
ながらこの場合、バッファ用ＭＯＳＦＥＴ１４が静電サ
ージの注入により破壊し易くなり、この結果、半導体装
置１０の静電耐量が劣化する。この静電サージによる破
壊は、バッファ用ＭＯＳＦＥＴ１４のスナップバックに
より生じるものであるから、このスナップバックを防止
すれば、半導体装置１０の静電耐量を改善できる。

【００３３】スナップバックはバッファ用ＭＯＳＦＥＴ
１４のソース及びドレイン間の電圧が当該ＦＥＴ１４の
ドレイン耐圧ＢＶ_sdに達することで起こる。この点を考
慮すると、保護素子１６のドレイン耐圧ＢＶ_sdをバッフ
ァ用ＭＯＳＦＥＴ１４のドレイン耐圧ＢＶ_sdよりも低く
し、かつ、保護素子１６をスナップバックによる破壊の
生じにくい素子とすれば良い。このような保護素子１６
としてオフセットゲート構造のＭＯＳＦＥＴは適してい
る。

【００３４】また半導体装置１０の通常動作において
は、保護素子１６はｏｆｆ状態であるので、半導体装置
１０の動作特性はバッファ用ＭＯＳＦＥＴ１４により決
定され、出力保護素子１６を負荷しても、半導体装置１
０特にバッファ用ＭＯＳＦＥＴ１４を含む出力バッファ
回路Ｂを、実用上支障なく動作させることができる。

【００３５】また半導体装置１０の出力端子Ｔ_OUT から
静電サージが注入される場合における、半導体装置１０
の静電耐量を、保護素子１６によって決定できる。

【００３６】図４は第二実施例の要部構成を概略的に示
す平面図である。図４においては、図３と同様にして、
バッファ用ＭＯＳＦＥＴ１４及び保護素子１６とこれら
周辺の構成とを示してある。以下、主として第一実施例
と相違する点につき説明し、第一実施例と同様の点につ
いてはその詳細な説明を省略する。

【００３７】第二実施例では、半導体装置１０の出力端
子Ｔ_OUT 及び駆動電源端子Ｔ_CCの間に、バッファ用ＭＯ
ＳＦＥＴ１４と保護素子１６とを並列接続する。

【００３８】ここでは、第二のバッファ用ＭＯＳＦＥＴ
１４の第一主電極２２と保護素子１６の第一主電極３８
とを、電源ライン３４を介して駆動電源端子Ｔ_CCと接続
すると共に、第二のバッファ用ＭＯＳＦＥＴ３４の第二
主電極２６と保護素子１６の第二主電極４０とを、出力
ライン２８を介して出力端子Ｔ_OUT と接続して、これら
第二のバッファ用ＭＯＳＦＥＴ１４と保護素子１６と
を、端子Ｔ_OUT 、Ｔ_CC間に並列接続する。また保護素子
１６のゲート電極４２を、グランド電圧Ｖ_SS以上であっ
て駆動電源電圧Ｖ_CC以下の電圧が供給される端子と接続
する。ここでは保護素子１６のゲート電極４２を、電源
ライン３４を介してグランド端子Ｔ_SSと接続し、従って
保護素子１６のゲート電極４２及び第一主電極３８を電
源ライン３４を介し短絡する。

【００３９】この実施例によれば、半導体装置１０の出
力端子Ｔ_OUT に入力した静電サージは、保護素子１６の
コレクタ電流となって駆動電源端子Ｔ_CCを介し駆動電源
へと流れ込む。この結果、バッファ用ＭＯＳＦＥＴ１４
の静電破壊を防止できる。

【００４０】またこの実施例では、出力端子Ｔ_OUT 及び
駆動電源端子Ｔ_CCの間にのみ、バッファ用ＭＯＳＦＥＴ
１４と保護素子１６とを並列接続したが、これに加え、
第一実施例と同様に出力端子Ｔ_OUT 及びグランド端子Ｔ
_SSの間にも、バッファ用ＭＯＳＦＥＴ１４と保護素子１
６とを並列接続するのが、実用上より好ましい。

【００４１】図５及び図６は第三実施例の要部構成を概
略的に示す断面図及び平面図である。図６においては、
図３と同様にして、バッファ用ＭＯＳＦＥＴ１４及び保
護素子１６とこれら周辺の構成とを示し、この図６のＶ
−Ｖ線に沿って取った断面に対応する断面構造を図５に
示す。以下、主として第一実施例と相違する点につき説
明し、第一実施例と同様の点についてはその詳細な説明
を省略する。

【００４２】これら図にも示すように、第三実施例で
は、半導体装置１０は、半導体基板１２に設けられグラ
ンド端子Ｔ_SSに接続される第二導電型のガードリング５
２を備える。そしてこのガードリング５２の内側に保護
素子１６の不純物拡散層２０を設ける。

【００４３】ここでは、ガードリング５２をｎ型の高濃
度不純物拡散層（ｎ⁺ 層）とし、ガードリング５２に対
応する領域を露出する窓４４ｄを、フィールド酸化膜４
４に設ける。さらに層間絶縁膜４８上に、ガードリング
電極５４と前述したグランドライン２４とは別のグラン
ドライン５６とを設ける。そしてガードリング電極５４
をグランドライン５６を介しグランド端子Ｔ_SSに接続す
ると共に、ガードリング電極５４を層間絶縁膜４８に設
けたコンタクト穴を介してガードリング５２と接続し、
これによりガードリング５２をグランド電位に保持す
る。

【００４４】また保護素子１６の第一主電極３８をガー
ドリング電極５４に接続する。従って保護素子１６の第
一主電極３８はガードリング電極５４及びグランドライ
ン５６を介しグランド端子Ｔ_SSと及び第二主電極２６は
出力ライン２８を介して出力端子Ｔ_OUT と接続する。し
かも第一のバッファ用ＭＯＳＦＥＴ１４の第一主電極２
２はグランドライン５６とは別のグランドライン２４を
介してグランド端子Ｔ_SSと及び第二主電極２６は出力ラ
イン２８を介し出力端子Ｔ_OUT と接続するので、これら
保護素子１６と第一のバッファ用ＭＯＳＦＥＴ１４とは
出力端子Ｔ_SS及びグランド端子Ｔ_SSの間に並列に接続さ
れる。

【００４５】また保護素子１６のゲート電極４２をガー
ドリング電極５４と接続する。従ってゲート電極４２は
ガードリング電極５４及びグランドライン５６を介しグ
ランド端子Ｔ_SSと接続し、またゲート電極４２はガード
リング電極５４を介して第一主電極３８と短絡する。

【００４６】尚、図６にあっては、図面の理解を助ける
ため、ガードリング電極５４とグランドライン５６とを
左斜め上りのハッチングを付して示す。

【００４７】図７は第三実施例のガードリングの説明に
供する平面図である。同図にあっては、主として半導体
基板１２、不純物拡散層１８、２０及びガードリング５
２を示し、不純物拡散層１８にピッチの小さな左斜め上
りのハッチング、不純物拡散層２０に右斜め上りのハッ
チング、及びガードリング５２にピッチの大きな左斜め
上りのハッチングを付すと共に、フィールド酸化膜４４
の窓４４ａ〜４４ｃを一点鎖線で示す。

【００４８】同図にも示すように、ガードリング５２
を、閉ループを形成するように連続的に延在させて、半
導体基板１２に設け、保護素子１６の不純物拡散層２０
の周囲を閉ループ状のガードリング５２で取り囲む。保
護素子１６の不純物拡散層２０は、平面的に見てガード
リング５２の内側に位置する。

【００４９】この実施例では、半導体装置１０の出力端
子Ｔ_OUT 、出力ライン２８及び保護素子１６の第二主電
極４０を介して保護素子１６のドレインとなる不純物拡
散層２０に、静電サージが注入され、さらにこの静電サ
ージが保護素子１６のチャネル及びその近傍領域の半導
体基板１２中に注入される。この半導体基板１２中への
静電サージの注入により保護素子１６のドレイン耐圧Ｂ
Ｖ_sdが低下するので、保護素子１６はＯＮ状態となる。
その結果、静電サージは、保護素子１６のドレインとな
る不純物拡散層２０、ソースとなる不純物拡散層２０及
び第一主電極３８、さらにガードリング電極５４、グラ
ンドライン５６及びグランド端子Ｔ_SSを経て、グランド
電源へと流れ込む。またこの静電サージの流れにより生
じた基板電位は、ｎ⁺ 層であるガードリング５２とｐ型
の半導体基板１２とによって決定されるビルトイン電圧
例えば約０．７Ｖに一定に保持される。

【００５０】しかも保護素子１６のチャネル及びその近
傍領域の半導体基板１２中に注入された静電サージは、
ガードリング５２に流れ込みそしてガードリング電極５
４、グランドライン５６及びグランド端子Ｔ_SSを介しグ
ランド電源へと流れ込む。

【００５１】このように保護素子１６がＯＮ状態となっ
て静電サージがグランド電源へ流れ込み、このときの静
電サージの流れにより生じた基板電位はビルトイン電圧
に保持され、さらに保護素子１６のチャネル及びその近
傍領域の半導体基板１２中に注入された静電サージはガ
ードリング５２を介しグランド電源へと流れ込むので、
平面的に見てガードリング５２の外側の領域において、
静電サージによる基板電位の変動を非常に小さくするこ
とができ従って基板電位を電圧供給回路Ｄが半導体基板
１２に供給する電圧によってほぼ一定に保持できる。従
って基板電位の変動によって誤動作を生ずるおそれのあ
る回路要素を、平面的に見てガードリング５２の外側領
域の半導体基板１２に設けることにより、そのような誤
動作を防止できる。特にバッファ用ＭＯＳＦＥＴ１４
を、ガードリング５２の外側領域に設けることにより、
静電チャージが出力端子Ｔ_OUT から注入されても、バッ
ファ用ＭＯＳＦＥＴ１４はスナップバックせず従ってバ
ッファ用ＭＯＳＦＥＴ１４の静電破壊を防止できるの
で、半導体装置１０の静電耐量を向上させることができ
る。

【００５２】図８は第四実施例の要部構成を概略的に示
す断面図である。以下、主として第三実施例と相違する
点につき説明し、第三実施例と同様の点についてはその
詳細な説明を省略する。

【００５３】第四実施例では、ガードリング５２をｎ型
の低濃度不純物拡散層（ｎ^- 層）とし、このガードリン
グ５２中にオーミックコンタクト層５８を設ける。オー
ミックコンタクト層５８はここではｎ型の高濃度不純物
拡散層（ｎ⁺ 層）である。そしてガードリング５２をオ
ーミックコンタクト層５８を介してガードリング電極５
４と接続する。

【００５４】この実施例では、ＯＮ状態となった保護素
子１６のドレインからソースを経てグランド電源へと静
電チャージが流れ込むとき、この静電チャージの流れに
より生じた基板電位は、ｎ^- 層であるガードリング５２
とｐ型の半導体基板１２とで決定されるビルトイン電圧
例えば約０．５Ｖに一定に保持される。ガードリング５
２の不純物濃度を低くすることによりビルトイン電圧を
低減できるので、基板電位の変動を、第三実施例よりも
より一層少なくすることができる。その結果、基板電位
の変動による回路要素の誤動作を、第三実施例よりも、
より一層効果的に防止できる。特にバッファ用ＭＯＳＦ
ＥＴ１４のスナップバックによる静電破壊を、より一層
効果的に防止でき、従って半導体装置１０の静電耐量
を、第三実施例よりも向上できる。

【００５５】図９は第五実施例の要部構成を概略的に示
す断面図である。以下、主として第一実施例と相違する
点につき説明し、第一実施例と同様の点についてはその
詳細な説明を省略する。

【００５６】第五実施例では、半導体装置１０は、半導
体基板１２中に埋め込まれた第二導電型の第一ウエル６
０と、この第一ウエル６０中に埋め込まれた第一導電型
の第二ウエル６２とを備える。そしてこれら第一ウエル
６０及び第二ウエル６２をグランド端子Ｔ_SSに接続し、
第二ウエル６２に保護素子１６の不純物拡散層２０を設
ける。この実施例は、例えば、半導体装置１０の集積回
路Ａ、出力バッファ回路Ｂ或は電圧供給回路Ｄを、twin
-well CMOS回路として構成する場合に用いて好適であ
る。

【００５７】ここでは第一ウエル６０はｎウエル及び第
二ウエル６２はｐウエルである。第一ウエル６０の周縁
部分にオーミックコンタクト層６４を設け、さらに第一
ウエル６０の周縁部分より内側の中央部分に、島状に第
二ウエル６２を設ける。そして第二ウエル６２の周縁部
分にオーミックコンタクト層６６を設け、さらに第二ウ
エル６２の周縁部分よりも内側の中央部分に、保護素子
１６の不純物拡散層２０を設ける。

【００５８】フィールド酸化膜４４には、第一ウエル６
０のオーミックコンタクト層６４を露出する窓４４ｅ
と、第二ウエル６２のオーミックコンタクト層６６を露
出する窓４４ｆとを設ける。

【００５９】そして層間絶縁膜４８上に、第一ウエル電
極６８と第二ウエル７０とを設ける。これら電極６８及
び７０をグランドライン２４を介しグランド端子Ｔ_SSに
接続し、第一ウエル６０及び第二ウエル６２をグランド
電位Ｖ_SSに保持する。

【００６０】第四実施例或は第五実施例においては、保
護素子１６の不純物拡散層２０の側部に対応する領域に
ガードリング５２を設け、不純物拡散層２０の底部には
ガードリング５２を設けていない。

【００６１】しかしながら第六実施例では、保護素子１
６の不純物拡散層２０の側部のみならず底部をも、第一
ウエル６０及び第二ウエル６２が形成するｐｎ接合によ
り囲って、半導体基板１２と分離しているので、第四実
施例或は第五実施例よりもさらに効果的に、基板電位の
変動による回路要素の誤動作、特にバッファ用ＭＯＳＦ
ＥＴ１４のスナップバックによる静電破壊を防止でき
る。従って半導体装置１０の静電耐量を、第四或は第五
実施例よりもさらに一層、改善できる。

【００６２】図１０及び図１１は第六実施例の要部構成
を概略的に示す断面図及び平面図である。図１１におい
ては、図３と同様にして、バッファ用ＭＯＳＦＥＴ１４
及び保護素子１６とこれら周辺の構成とを示し、この図
１１のＸ−Ｘ線に沿って取った断面に対応する断面構造
を図１０に示す。以下、主として第一実施例と相違する
点につき説明し、第一実施例と同様の点についてはその
詳細な説明を省略する。

【００６３】第六実施例では、保護素子１６をｐｎ接合
素子、特にｎ⁺ 層及びｐ層を接合して形成したツェナー
ダイオードとし、ｎ⁺ 層に接続するｎ側電極７２を出力
端子Ｔ_OUT と接続する。

【００６４】ここでは、保護素子１６は不純物拡散層２
０をｎ⁺ 層及び半導体基板１２をｐ層として形成したｐ
ｎ接合素子である。フィールド酸化膜４４の窓４４ｃに
対応する領域においてその一部の領域に不純物拡散層２
０を設け、残りの領域においては不純物拡散層２０を設
けずに半導体基板１２のままとする。そしてｎ側電極７
２を層間絶縁膜４８上に設け、このｎ側電極７２を、層
間絶縁膜４８のコンタクト穴を介して保護素子１６のｎ
⁺ 層ここでは不純物拡散層２０と接続する。さらにｎ側
電極７２を出力ライン２８を介して出力端子Ｔ_OUT と接
続する。

【００６５】この実施例においては、出力端子Ｔ_OUT か
ら静電チャージが入力すると、バッファ用ＭＯＳＦＥＴ
１４のドレイン耐圧よりも低い降伏電圧で、保護素子１
６がツェナー降伏を起こし、その結果、静電チャージは
ｎ側電極７２及び不純物拡散層２０を介して半導体基板
１２中に流れ込む。しかしながらバッファ用ＭＯＳＦＥ
Ｔ１４の不純物拡散層１８と保護素子１６の不純物拡散
層２０とを分離して離間配置しているので、これら不純
物拡散層１８及び１６の間に半導体基板１２及びフィー
ルド酸化膜４４が介在する。従ってこれら基板１２及び
酸化膜４４が有する抵抗によって電圧降下を生ずるの
で、静電チャージが半導体基板１２中を流れても、この
電圧降下の作用により、バッファ用ＭＯＳＦＥＴ１４の
チャネル及びその近傍領域における基板電位の変動を従
来よりも少なくすることができる。この結果、バッファ
用ＭＯＳＦＥＴ１４のスナップバックによる静電破壊
を、従来より効果的に防止できる。

【００６６】この発明は上述した実施例にのみ限定され
るものではなく、従って各構成成分の構造、形状、寸
法、配設個数、形成材料、導電型及びそのほかの条件を
任意好適に変更できる。

【００６７】例えば上述した各実施例において、導電型
を反対導電型に変更することもできる。但し、第六実施
例においてはｎ側電極７２を保護素子１６としてのｐｎ
接合素子のｎ層に接続しかつ出力端子Ｔ_OUT と接続する
点は変更しない。

【００６８】また保護素子１６としてオフセットゲート
構造のＭＯＳＦＥＴのほか、ドレイン耐圧ＢＶ_sdをバッ
ファ用ＭＯＳＦＥＴ１４よりも低くできるＭＯＳＦＥ
Ｔ、例えばＡｓシングルドレインのＭＯＳＦＥＴ、ＤＤ
Ｄ構造のＭＯＳＦＥＴとすることもできる。

【００６９】また集積回路Ａを、ＭＯＳＦＥＴを用いて
構成したメモリ回路或はそのほかのディジタル回路とし
たり、またＭＯＳＦＥＴを用いて構成したオペアンプ或
はそのほかのアナログ回路としたりすることができる。

【００７０】

【発明の効果】上述した説明からも明らかなように、こ
の発明の半導体装置によれば、保護素子から基板中に静
電サージが注入された場合でも、バッファ用ＭＯＳＦＥ
Ｔのチャネル及びその近傍領域の基板電位が上昇するの
を防止し或は基板電位の上昇量を少なくすることがで
き、これがためバッファ用ＭＯＳＦＥＴのスナップバッ
クの発生を抑制できるので、従来より効果的に、バッフ
ァ用ＭＯＳＦＥＴの静電破壊を防止できる。

【図面の簡単な説明】

【図１】第一実施例の要部構成を概略的に示す断面図で
ある。

【図２】第一実施例の要部構成を概略的に示す断面図で
ある。

【図３】第一実施例についてバッファ用ＭＯＳＦＥＴ及
び保護素子とその周辺の配線構造を概略的に示す平面図
である。

【図４】第二実施例についてバッファ用ＭＯＳＦＥＴ及
び保護素子とその周辺の配線構造を概略的に示す平面図
である。

【図５】第三実施例の要部構成を概略的に示す断面図で
ある。

【図６】第三実施例についてバッファ用ＭＯＳＦＥＴ及
び保護素子とその周辺の配線構造を概略的に示す平面図
である。

【図７】ガードリングの説明に供する平面図である。

【図８】第四実施例の要部構成を概略的に示す断面図で
ある。

【図９】第五実施例の要部構成を概略的に示す断面図で
ある。

【図１０】第六実施例の要部構成を概略的に示す断面図
である。

【図１１】第六実施例についてバッファ用ＭＯＳＦＥＴ
及び保護素子とその周辺の配線構造を概略的に示す平面
図である。

【符号の説明】

１０：半導体装置１２：第一導電型の半導体基板１４：バッファ用ＭＯＳＦＥＴ１６：保護素子１８、２０：第二導電型の不純物拡散層５２：第二導電型のガードリング６０：第二導電型の第一ウエル６２：第一導電型の第二ウエル

Claims

【特許請求の範囲】

【請求項１】第一導電型の半導体基板に設けられた集
積回路、該集積回路のための出力バッファ回路、該出力
バッファ回路のための保護回路及び前記半導体基板に電
圧を供給するための電圧供給回路を備え、前記出力バッ
ファ回路はバッファ用ＭＯＳＦＥＴを有し、前記保護回
路は前記バッファ用ＭＯＳＦＥＴの静電破壊を防止する
ための保護素子を有し、これらバッファ用ＭＯＳＦＥＴ
及び保護素子は前記半導体基板に形成された第二導電型
の不純物拡散層を有して成る半導体装置において、前記バッファ用ＭＯＳＦＥＴの不純物拡散層と前記保護
素子の不純物拡散層とを分離して離間配置することを特
徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、当
該半導体装置の出力端子及びグランド端子の間に、バッ
ファ用ＭＯＳＦＥＴと保護素子とを並列接続することを
特徴とする半導体装置。
【請求項３】請求項１記載の半導体装置において、当
該半導体装置の出力端子及び駆動電源端子の間に、バッ
ファ用ＭＯＳＦＥＴと保護素子とを並列接続することを
特徴とする半導体装置。
【請求項４】請求項１記載の半導体装置において、保
護素子を、ＭＯＳＦＥＴ又はｐｎダイオードとしたこと
を特徴とする半導体装置。
【請求項５】請求項１記載の半導体装置において、バ
ッファ用ＭＯＳＦＥＴの不純物拡散層と保護素子の不純
物拡散層との離間距離を最低でも５μｍとすることを特
徴とする半導体装置。
【請求項６】請求項１記載の半導体装置において、半
導体基板に設けられグランド端子に接続される第二導電
型のガードリングを備え、該ガードリングの内側に保護
素子の不純物拡散層を設けることを特徴とする半導体装
置。
【請求項７】請求項１記載の半導体装置において、半
導体基板中に埋め込まれた第二導電型の第一ウエルと、
該第一ウエル中に埋め込まれた第一導電型の第二ウエル
とを備え、前記第一及び第二ウエルをグランド端子に接
続し、第二ウエルに保護素子の不純物拡散層を設けて成
ることを特徴とする半導体装置。