JPH11177022A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11177022A JPH11177022A JP9337306A JP33730697A JPH11177022A JP H11177022 A JPH11177022 A JP H11177022A JP 9337306 A JP9337306 A JP 9337306A JP 33730697 A JP33730697 A JP 33730697A JP H11177022 A JPH11177022 A JP H11177022A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
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-
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
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Abstract
(57)【要約】
【課題】 ＣＤＭ耐性に優れた出力バッファ回路を有す
る半導体集積回路装置を提供する。 【解決手段】 駆動トランジスタＱ１１〜Ｑ１７および
Ｑ２１〜Ｑ２７のゲートに制御信号Ｓｈ、Ｓｌをそれぞ
れ伝達する第１金属配線７０ａおよび７０ｂと電源電位
Ｖｃｃを供給する電源配線７３ａおよび接地電位ＧＮＤ
を供給する電源配線７３ｂとの間の対向容量は、駆動ト
ランジスタＱ１１〜Ｑ１７およびＱ２１〜Ｑ２７のドレ
インを接続する配線７２と配線７０ａおよび７０ｂとの
対向容量に比べて十分小さい。つまり、電源配線が駆動
トランジスタのゲートに入力する信号と結合しない。
る半導体集積回路装置を提供する。 【解決手段】 駆動トランジスタＱ１１〜Ｑ１７および
Ｑ２１〜Ｑ２７のゲートに制御信号Ｓｈ、Ｓｌをそれぞ
れ伝達する第１金属配線７０ａおよび７０ｂと電源電位
Ｖｃｃを供給する電源配線７３ａおよび接地電位ＧＮＤ
を供給する電源配線７３ｂとの間の対向容量は、駆動ト
ランジスタＱ１１〜Ｑ１７およびＱ２１〜Ｑ２７のドレ
インを接続する配線７２と配線７０ａおよび７０ｂとの
対向容量に比べて十分小さい。つまり、電源配線が駆動
トランジスタのゲートに入力する信号と結合しない。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置のデータ出力バッファの構成に関する。
装置のデータ出力バッファの構成に関する。
【０００２】
【従来の技術】半導体デバイスと、静電気帯電した一種
の物質がパッケージ・リードを介して接触したときに、
その間に静電気放電（Electro-Static Discharge、以下
ＥＳＤで表わす）現象が見られ、この放電現象により高
電圧がデバイスの内部に印加されてデバイス部の破壊を
引き起こすことがある。
の物質がパッケージ・リードを介して接触したときに、
その間に静電気放電（Electro-Static Discharge、以下
ＥＳＤで表わす）現象が見られ、この放電現象により高
電圧がデバイスの内部に印加されてデバイス部の破壊を
引き起こすことがある。
【０００３】このＥＳＤ破壊に対しては、人体帯電モデ
ル（Human Body Model、以下ＨＢＭで表わす）、マシン
モデル（Machine Model 、以下ＭＭで表わす）、デバイ
ス帯電モデル（Charged Device Model、以下ＣＤＭで表
わす）などいくつかのモデルが考えられている。そのモ
デルに則ったＥＳＤ試験が半導体デバイスの信頼性試験
の１つとして実施されている。
ル（Human Body Model、以下ＨＢＭで表わす）、マシン
モデル（Machine Model 、以下ＭＭで表わす）、デバイ
ス帯電モデル（Charged Device Model、以下ＣＤＭで表
わす）などいくつかのモデルが考えられている。そのモ
デルに則ったＥＳＤ試験が半導体デバイスの信頼性試験
の１つとして実施されている。
【０００４】ＨＢＭにおいては、静電気を蓄積した人
が、デバイスに接触することにより静電気放電するとき
に生じる破壊をモデル化している。ＭＭでは、静電気を
蓄積した金属がデバイスに接触することにより静電気放
電するときに生じる破壊をモデル化している。いずれ
も、図１２に示す概念図で表されるようなコンデンサ放
電法で試験される。
が、デバイスに接触することにより静電気放電するとき
に生じる破壊をモデル化している。ＭＭでは、静電気を
蓄積した金属がデバイスに接触することにより静電気放
電するときに生じる破壊をモデル化している。いずれ
も、図１２に示す概念図で表されるようなコンデンサ放
電法で試験される。
【０００５】コンデンサ放電法においては、まず、放電
容量ＣＤは、スイッチＳＷおよび電源保護抵抗ＲＶを介
して電源Ｖと接続される。これにより、放電容量ＣＤに
は予め所定の電荷が蓄積されることになる。続いて、時
刻ｔ１において、スイッチＳＷを切換えて、放電抵抗Ｒ
Ｄを介して、デバイスＤＵＴの電源ピンと測定ピンの間
に試験電圧を印加する。
容量ＣＤは、スイッチＳＷおよび電源保護抵抗ＲＶを介
して電源Ｖと接続される。これにより、放電容量ＣＤに
は予め所定の電荷が蓄積されることになる。続いて、時
刻ｔ１において、スイッチＳＷを切換えて、放電抵抗Ｒ
Ｄを介して、デバイスＤＵＴの電源ピンと測定ピンの間
に試験電圧を印加する。
【０００６】このようにして、高電圧を印加することに
対して、試験デバイスＤＵＴの耐性を試験することにな
る。
対して、試験デバイスＤＵＴの耐性を試験することにな
る。
【０００７】上述したような、ＨＢＭとＭＭにおいて
は、それぞれその印加電圧、放電抵抗値などが異なって
いる。
は、それぞれその印加電圧、放電抵抗値などが異なって
いる。
【０００８】従来は、主に上記コンデンサ放電法でＥＳ
Ｄ試験が行なわれてきた。しかしながら、ＨＢＭ試験や
ＭＭ試験で十分な耐量があっても、実際にはＥＳＤ破壊
してしまうデバイスが存在する。このために、最近では
ＣＤＭ試験が新たに行なわれるようになってきている。
Ｄ試験が行なわれてきた。しかしながら、ＨＢＭ試験や
ＭＭ試験で十分な耐量があっても、実際にはＥＳＤ破壊
してしまうデバイスが存在する。このために、最近では
ＣＤＭ試験が新たに行なわれるようになってきている。
【０００９】ＣＤＭ試験においては、摩擦などによりデ
バイスのパッケージ・リードが帯電し、デバイスの端子
を通して静電気放電するときに生じる破壊をモデル化し
ている。
バイスのパッケージ・リードが帯電し、デバイスの端子
を通して静電気放電するときに生じる破壊をモデル化し
ている。
【００１０】図１３は、デバイス帯電法と呼ばれるもの
のテスト装置の構成を示す概念図である。
のテスト装置の構成を示す概念図である。
【００１１】このような構成は、上記ＣＤＭ試験を行な
うための１つの例である。最初は、スイッチＳＷ１は導
通状態となっており、試験デバイスＤＵＴが置かれた電
極板の電荷は放電されている。
うための１つの例である。最初は、スイッチＳＷ１は導
通状態となっており、試験デバイスＤＵＴが置かれた電
極板の電荷は放電されている。
【００１２】測定が行なわれる時点では、スイッチＳＷ
１はオフ状態となり、続いてスイッチＳＷ２がオン状態
となる。これにより、電源電圧Ｖが電極板に印加される
ともに、電極板と試験デバイス中の半導体チップとの間
に存在する寄生容量Ｃｐｋｇを介して、チップやパッケ
ージ・リードにもほぼ電圧Ｖと同電位が印加されること
になる。
１はオフ状態となり、続いてスイッチＳＷ２がオン状態
となる。これにより、電源電圧Ｖが電極板に印加される
ともに、電極板と試験デバイス中の半導体チップとの間
に存在する寄生容量Ｃｐｋｇを介して、チップやパッケ
ージ・リードにもほぼ電圧Ｖと同電位が印加されること
になる。
【００１３】そして、時刻ｔ１において、放電棒が被測
定ピン（パッケージ・リードの１つ）に接続され、パッ
ケージ・リードの電位は急峻に接地電位に低下する。こ
の急激な放電によって、デバイスＤＵＴを試験するので
ある。
定ピン（パッケージ・リードの１つ）に接続され、パッ
ケージ・リードの電位は急峻に接地電位に低下する。こ
の急激な放電によって、デバイスＤＵＴを試験するので
ある。
【００１４】半導体デバイスにおいては、パッケージ・
リードを介してデバイス外部に接続される内部回路に
は、大別して２種類が存在する。
リードを介してデバイス外部に接続される内部回路に
は、大別して２種類が存在する。
【００１５】１つは、内部ピンから信号を与えられる入
力バッファ回路である。そして、もう１つは内部ピンに
信号を伝達する出力バッファ回路である。
力バッファ回路である。そして、もう１つは内部ピンに
信号を伝達する出力バッファ回路である。
【００１６】図１４は、入力バッファ回路と入力パッド
との間に、ＥＳＤ破壊対策を目的として、挿入された入
力保護回路の一例を示す回路図である。
との間に、ＥＳＤ破壊対策を目的として、挿入された入
力保護回路の一例を示す回路図である。
【００１７】一般に、ＭＯＳ集積回路の入力バッファ回
路では、入力された信号をトランジスタのゲートを介し
て検知することになる。このために、そのゲート酸化膜
に高電圧が直接印加されると、酸化膜の破壊が起こって
しまう。ゲート酸化膜ＳｉＯ 2 の破壊電解は、約７×１
０6 Ｖ／ｃｍであるため、たとえばゲート酸化膜圧が１
０ｎｍのトランジスタは、約７Ｖの電圧がゲートに印加
されることで破壊してしまうことになる。
路では、入力された信号をトランジスタのゲートを介し
て検知することになる。このために、そのゲート酸化膜
に高電圧が直接印加されると、酸化膜の破壊が起こって
しまう。ゲート酸化膜ＳｉＯ 2 の破壊電解は、約７×１
０6 Ｖ／ｃｍであるため、たとえばゲート酸化膜圧が１
０ｎｍのトランジスタは、約７Ｖの電圧がゲートに印加
されることで破壊してしまうことになる。
【００１８】この破壊を防止するために、図１４中に示
された入力保護回路が挿入されている。特に、図１４
中、トランジスタＴＲ１をフィールド・トランジスタと
呼び、このトランジスタがＥＳＤ破壊を防止する役目を
果たしている。
された入力保護回路が挿入されている。特に、図１４
中、トランジスタＴＲ１をフィールド・トランジスタと
呼び、このトランジスタがＥＳＤ破壊を防止する役目を
果たしている。
【００１９】入力パッドから、フィールドトランジスタ
Ｔｒ１のドレインとの間に接続される抵抗Ｒ１は、たと
えば数Ωの抵抗値を有し、ポリシリコン等の配線層によ
り形成される。
Ｔｒ１のドレインとの間に接続される抵抗Ｒ１は、たと
えば数Ωの抵抗値を有し、ポリシリコン等の配線層によ
り形成される。
【００２０】一方、フィールドトランジスタＴｒ１のド
レインとトランジスタＴｒ２のドレインとの間には、拡
散層等により形成され、その抵抗値が１００〜２００Ω
である抵抗Ｒ２が挿入されている。
レインとトランジスタＴｒ２のドレインとの間には、拡
散層等により形成され、その抵抗値が１００〜２００Ω
である抵抗Ｒ２が挿入されている。
【００２１】このような、やや大きめの抵抗Ｒ２が挿入
されることで、入力パッドからの高電圧が、内部回路に
伝達される前に、トランジスタＴｒ１により、接地電位
側に電荷の放電が行なわれることになる。
されることで、入力パッドからの高電圧が、内部回路に
伝達される前に、トランジスタＴｒ１により、接地電位
側に電荷の放電が行なわれることになる。
【００２２】トランジスタＴｒ２は、そのドレインが、
抵抗Ｒ２の入力バッファ側の一端と接続しており、ソー
スは、接地電位と結合している。トランジスタＴｒ２の
ゲートとソースは接続されており、このトランジスタＴ
ｒ２はダイオード接続されていることになる。
抵抗Ｒ２の入力バッファ側の一端と接続しており、ソー
スは、接地電位と結合している。トランジスタＴｒ２の
ゲートとソースは接続されており、このトランジスタＴ
ｒ２はダイオード接続されていることになる。
【００２３】このトランジスタＴｒ２は、入力パッドか
ら伝達される電位レベルをクランプするためのものであ
る。
ら伝達される電位レベルをクランプするためのものであ
る。
【００２４】図１５は、フィールド・トランジスタの断
面構造を示す断面図である。フィールドトランジスタで
は、拡散層により形成されるソースＳおよびドレインＤ
の分離は通常の素子分離と同じ酸化膜が用いられてい
る。すなわち、フィールドトランジスタは、そのゲート
酸化膜が、素子分離に用いられる酸化膜と同等の厚みを
有する構成を有していることになる。
面構造を示す断面図である。フィールドトランジスタで
は、拡散層により形成されるソースＳおよびドレインＤ
の分離は通常の素子分離と同じ酸化膜が用いられてい
る。すなわち、フィールドトランジスタは、そのゲート
酸化膜が、素子分離に用いられる酸化膜と同等の厚みを
有する構成を有していることになる。
【００２５】このフィールドトランジスタのドレイン側
に、高電圧が入力側から印加されたときに、以下に述べ
るような２つの経路を介して、電荷は接地電位側に流出
していくことになる。
に、高電圧が入力側から印加されたときに、以下に述べ
るような２つの経路を介して、電荷は接地電位側に流出
していくことになる。
【００２６】１つは、図中ＰＡで示した経路を通って、
言い換えると、フィールドトランジスタがパンチスルー
状態となって、電荷はドレインからソースへ流出してい
く。
言い換えると、フィールドトランジスタがパンチスルー
状態となって、電荷はドレインからソースへ流出してい
く。
【００２７】もう１つの経路は、図中ＰＢで示した経路
を通って、すなわち、フィールドトランジスタのドレイ
ンと基板側との間のＰＮ接合がアバランシェ降伏して、
電荷は基板側に流出していく。このような電流経路によ
る電荷の流出により、入力パッド側に印加された高電圧
が吸収される働きが生じる。
を通って、すなわち、フィールドトランジスタのドレイ
ンと基板側との間のＰＮ接合がアバランシェ降伏して、
電荷は基板側に流出していく。このような電流経路によ
る電荷の流出により、入力パッド側に印加された高電圧
が吸収される働きが生じる。
【００２８】ここで、抵抗値Ｒ２は、フィールド・トラ
ンジスタでの電荷吸収より早い時刻に内部回路へ静電気
電荷が到達するのを防止する役割を持っていることにな
る。
ンジスタでの電荷吸収より早い時刻に内部回路へ静電気
電荷が到達するのを防止する役割を持っていることにな
る。
【００２９】こうした素子の挿入により、入力バッファ
回路においては、ＥＳＤ破壊を十分に抑制することが可
能となる。
回路においては、ＥＳＤ破壊を十分に抑制することが可
能となる。
【００３０】
【発明が解決しようとする課題】図１６は、従来の出力
バッファ回路の構成を示す回路図である。
バッファ回路の構成を示す回路図である。
【００３１】図１６において、抵抗Ｒｏｕｔは、出力の
リンギング対策用に挿入された数Ω程度の抵抗である。
リンギング対策用に挿入された数Ω程度の抵抗である。
【００３２】出力バッファ回路２０００は、電源電位Ｖ
ｃｃと、接地電位ＧＮＤとの間に直列に接続されるトラ
ンジスタＱ１およびトランジスタＱ２を含む。トランジ
スタＱ１は、ゲートに“Ｈ”データ出力用信号を受け、
トランジスタＱ２は、ゲートに“Ｌ”データ出力用信号
を受ける。トランジスタＱ１およびＱ２の接続点と出力
パッドとの間に抵抗Ｒｏｕｔが接続されている。
ｃｃと、接地電位ＧＮＤとの間に直列に接続されるトラ
ンジスタＱ１およびトランジスタＱ２を含む。トランジ
スタＱ１は、ゲートに“Ｈ”データ出力用信号を受け、
トランジスタＱ２は、ゲートに“Ｌ”データ出力用信号
を受ける。トランジスタＱ１およびＱ２の接続点と出力
パッドとの間に抵抗Ｒｏｕｔが接続されている。
【００３３】図１７は、図１６に示した従来の出力バッ
ファ回路２０００のレイアウトを示す平面図である。
ファ回路２０００のレイアウトを示す平面図である。
【００３４】第１金属配線（以下、１ＡＬでも表わす）
７０により、出力バッファの駆動トランジスタのゲート
にそれぞれ、“Ｈ”データ出力用信号または“Ｌ”デー
タ出力用信号が伝達される。
７０により、出力バッファの駆動トランジスタのゲート
にそれぞれ、“Ｈ”データ出力用信号または“Ｌ”デー
タ出力用信号が伝達される。
【００３５】ここで、第１金属配線１ＡＬは、たとえ
ば、第１層目のアルミニウム配線を表わすものとする。
ば、第１層目のアルミニウム配線を表わすものとする。
【００３６】第１金属配線７１は、出力バッファの駆動
トランジスタの各ドレインを接続する。第２金属配線
（以下、２ＡＬと表わす）７２は、出力パッドを構成す
る。
トランジスタの各ドレインを接続する。第２金属配線
（以下、２ＡＬと表わす）７２は、出力パッドを構成す
る。
【００３７】第２金属配線７３は、電源電位Ｖｃｃまた
はＧＮＤをそれぞれ駆動トランジスタに供給する電源配
線である。
はＧＮＤをそれぞれ駆動トランジスタに供給する電源配
線である。
【００３８】ここで、第２金属配線２ＡＬは、たとえば
第２層目のアルミニウム配線であるものとする。
第２層目のアルミニウム配線であるものとする。
【００３９】駆動トランジスタのゲート電極であるポリ
シリコン電極７４は、スルーホール７６を介して、第１
金属配線７０と接続している。
シリコン電極７４は、スルーホール７６を介して、第１
金属配線７０と接続している。
【００４０】また、スルーホール７５を介して、第１金
属配線１ＡＬと第２金属配線２ＡＬとが接続されてい
る。
属配線１ＡＬと第２金属配線２ＡＬとが接続されてい
る。
【００４１】コンタクトホール７６を介して、ゲート電
極、拡散層、ポリシリコン抵抗などと第１金属配線１Ａ
Ｌとが接続されている。
極、拡散層、ポリシリコン抵抗などと第１金属配線１Ａ
Ｌとが接続されている。
【００４２】ポリシリコン抵抗７７は、図１６における
抵抗Ｒｏｕｔに相当する。出力バッファ回路２０００に
おいては、デバイスの内部で発生した信号の一部を外部
に伝える必要があるため、その駆動トランジスタが電流
駆動能力を大きく得られるように構成されて、配置され
ていなければならない。このため、入力バッファ回路に
用いたような抵抗成分を内在した入力保護回路を用いる
ことができない。
抵抗Ｒｏｕｔに相当する。出力バッファ回路２０００に
おいては、デバイスの内部で発生した信号の一部を外部
に伝える必要があるため、その駆動トランジスタが電流
駆動能力を大きく得られるように構成されて、配置され
ていなければならない。このため、入力バッファ回路に
用いたような抵抗成分を内在した入力保護回路を用いる
ことができない。
【００４３】すなわち、たとえば電源電圧３Ｖで、出力
パッドに供給される電流としては、たとえば１００ｍＡ
程度の値が必要となる。
パッドに供給される電流としては、たとえば１００ｍＡ
程度の値が必要となる。
【００４４】したがって、原理的に、抵抗Ｒｏｕｔを、
たとえば１００Ω等にすることは困難である。
たとえば１００Ω等にすることは困難である。
【００４５】しかしながら、出力バッファ回路の駆動ト
ランジスタは、上述したような電流駆動能力を得ること
が必要であるため、デバイス内部における他のトランジ
スタと比べると大きなサイズ、言い換えると大きなゲー
ト幅を持ったものとなっている。このため、このＭＯＳ
トランジスタのソース・ドレインと基板間のＰＮ接合を
介して、高電圧が印加された際の、電荷の吸収を効率よ
く行なうことが原理的には可能となる。
ランジスタは、上述したような電流駆動能力を得ること
が必要であるため、デバイス内部における他のトランジ
スタと比べると大きなサイズ、言い換えると大きなゲー
ト幅を持ったものとなっている。このため、このＭＯＳ
トランジスタのソース・ドレインと基板間のＰＮ接合を
介して、高電圧が印加された際の、電荷の吸収を効率よ
く行なうことが原理的には可能となる。
【００４６】ところが、上述したとおり、ＨＢＭ試験や
ＭＭ試験で十分な耐量があっても、実際には出力バッフ
ァ回路においてＥＳＤ破壊してしまうデバイスが存在す
る。
ＭＭ試験で十分な耐量があっても、実際には出力バッフ
ァ回路においてＥＳＤ破壊してしまうデバイスが存在す
る。
【００４７】本発明は、このような問題点を解決するた
めになされたものであって、ＨＢＭ、ＭＭ耐性を維持し
つつ、十分なＣＤＭ耐性を有する半導体集積回路装置を
提供することを目的とする。
めになされたものであって、ＨＢＭ、ＭＭ耐性を維持し
つつ、十分なＣＤＭ耐性を有する半導体集積回路装置を
提供することを目的とする。
【００４８】
【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、半導体基板の主表面上に形成される半導
体集積回路装置であって、出力データに応じて互いに相
補な第１および第２の駆動信号を生成する内部回路と、
第１および第２の駆動信号に応じて、出力データを出力
する出力バッファ回路とを備え、出力バッファ回路は、
主表面上に第１の方向に沿って配置される第１および第
２の駆動トランジスタ形成領域を含み、第１の駆動トラ
ンジスタ形成領域は、第１の駆動信号に応じて、第１の
方向に延在するゲートの電位を制御される、少なくとも
一つの第１駆動トランジスタを有し、第２の駆動トラン
ジスタ形成領域は、第２の駆動信号に応じて、第１の方
向に延在するゲートの電位を制御される、少なくとも一
つの第２駆動トランジスタを有し、第１および第２の駆
動トランジスタ形成領域の間に設けられる出力端子と、
第１の駆動トランジスタ形成領域上に第２の方向に沿っ
て設けられ、第１駆動トランジスタに第１の電源電位を
供給する第１の電源配線と、第２の駆動トランジスタ形
成領域上に第２の方向に沿って設けられ、第２駆動トラ
ンジスタに第２の電源電位を供給する第２の電源配線
と、出力端子の側から第１駆動トランジスタのゲートに
第１の駆動信号を供給する第１の配線と、出力端子の側
から第２駆動トランジスタのゲートに第２の駆動信号を
供給する第２の配線と、第１および第２駆動トランジス
タの出力を出力端子に伝達する第３の配線とを含む。
積回路装置は、半導体基板の主表面上に形成される半導
体集積回路装置であって、出力データに応じて互いに相
補な第１および第２の駆動信号を生成する内部回路と、
第１および第２の駆動信号に応じて、出力データを出力
する出力バッファ回路とを備え、出力バッファ回路は、
主表面上に第１の方向に沿って配置される第１および第
２の駆動トランジスタ形成領域を含み、第１の駆動トラ
ンジスタ形成領域は、第１の駆動信号に応じて、第１の
方向に延在するゲートの電位を制御される、少なくとも
一つの第１駆動トランジスタを有し、第２の駆動トラン
ジスタ形成領域は、第２の駆動信号に応じて、第１の方
向に延在するゲートの電位を制御される、少なくとも一
つの第２駆動トランジスタを有し、第１および第２の駆
動トランジスタ形成領域の間に設けられる出力端子と、
第１の駆動トランジスタ形成領域上に第２の方向に沿っ
て設けられ、第１駆動トランジスタに第１の電源電位を
供給する第１の電源配線と、第２の駆動トランジスタ形
成領域上に第２の方向に沿って設けられ、第２駆動トラ
ンジスタに第２の電源電位を供給する第２の電源配線
と、出力端子の側から第１駆動トランジスタのゲートに
第１の駆動信号を供給する第１の配線と、出力端子の側
から第２駆動トランジスタのゲートに第２の駆動信号を
供給する第２の配線と、第１および第２駆動トランジス
タの出力を出力端子に伝達する第３の配線とを含む。
【００４９】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成に加えて、第１
および第２の駆動トランジスタ形成領域を含む主表面上
に設けられる第１の絶縁膜を備え、第１および第２の配
線は、第１の絶縁膜上に第２の方向に沿って延在し、第
１の絶縁膜に開口される第１の接続孔を介して、第１お
よび第２駆動トランジスタのゲートにそれぞれ接続さ
れ、第１の絶縁膜上に設けられる第２の絶縁膜を備え、
第３の配線は、第１の絶縁膜上に形成され、第１の絶縁
膜に開口される第２の接続孔により第１駆動トランジス
タのドレインと接続される第４の配線と、第１の絶縁膜
上に形成され、第１の絶縁膜に開口される第３の接続孔
により第２駆動トランジスタのドレインと接続される第
５の配線と、第１および第２の配線上の領域を含む第２
の絶縁膜上の領域に形成され、第２の絶縁膜に開口され
る第４の接続孔を介して、第４および第５の配線と接続
される第６の配線とを含む。
求項１記載の半導体集積回路装置の構成に加えて、第１
および第２の駆動トランジスタ形成領域を含む主表面上
に設けられる第１の絶縁膜を備え、第１および第２の配
線は、第１の絶縁膜上に第２の方向に沿って延在し、第
１の絶縁膜に開口される第１の接続孔を介して、第１お
よび第２駆動トランジスタのゲートにそれぞれ接続さ
れ、第１の絶縁膜上に設けられる第２の絶縁膜を備え、
第３の配線は、第１の絶縁膜上に形成され、第１の絶縁
膜に開口される第２の接続孔により第１駆動トランジス
タのドレインと接続される第４の配線と、第１の絶縁膜
上に形成され、第１の絶縁膜に開口される第３の接続孔
により第２駆動トランジスタのドレインと接続される第
５の配線と、第１および第２の配線上の領域を含む第２
の絶縁膜上の領域に形成され、第２の絶縁膜に開口され
る第４の接続孔を介して、第４および第５の配線と接続
される第６の配線とを含む。
【００５０】請求項３記載の半導体集積回路装置は、請
求項２記載の半導体集積回路装置の構成に加えて、第１
の電源配線は、第２の絶縁膜上に形成されて、第１駆動
トランジスタのソースに第１の電源電位を供給し、第２
の電源配線は、第２の絶縁膜上に形成されて、第２駆動
トランジスタのソースに第２の電源電位を供給し、第１
の電源配線と第１の配線との対向容量は、第３の配線と
第１の配線との対向容量よりも小さく、第２の電源配線
と第２の配線との対向容量は、第３の配線と第２の配線
との対向容量よりも小さい。
求項２記載の半導体集積回路装置の構成に加えて、第１
の電源配線は、第２の絶縁膜上に形成されて、第１駆動
トランジスタのソースに第１の電源電位を供給し、第２
の電源配線は、第２の絶縁膜上に形成されて、第２駆動
トランジスタのソースに第２の電源電位を供給し、第１
の電源配線と第１の配線との対向容量は、第３の配線と
第１の配線との対向容量よりも小さく、第２の電源配線
と第２の配線との対向容量は、第３の配線と第２の配線
との対向容量よりも小さい。
【００５１】請求項４記載の半導体集積回路装置は、請
求項２記載の半導体集積回路装置の構成に加えて、第３
の配線と出力端子との間に設けられる抵抗体を備える。
求項２記載の半導体集積回路装置の構成に加えて、第３
の配線と出力端子との間に設けられる抵抗体を備える。
【００５２】請求項５記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成に加えて、第１
および第２の駆動トランジスタ形成領域を含む主表面上
に設けられる第１の絶縁膜を備え、第１および第２の配
線は、第１の絶縁膜上に第２の方向に沿って延在し、第
１の絶縁膜に開口される第１および第２の接続孔を介し
て、第１および第２駆動トランジスタのゲートにそれぞ
れ接続され、第３の配線は、第１の絶縁膜上に形成さ
れ、第１の絶縁膜に開口される第３の接続孔により第１
の駆動トランジスタのドレインと、第１の絶縁膜に開口
される第４の接続孔により第２の駆動トランジスタのド
レインとそれぞれ接続される。
求項１記載の半導体集積回路装置の構成に加えて、第１
および第２の駆動トランジスタ形成領域を含む主表面上
に設けられる第１の絶縁膜を備え、第１および第２の配
線は、第１の絶縁膜上に第２の方向に沿って延在し、第
１の絶縁膜に開口される第１および第２の接続孔を介し
て、第１および第２駆動トランジスタのゲートにそれぞ
れ接続され、第３の配線は、第１の絶縁膜上に形成さ
れ、第１の絶縁膜に開口される第３の接続孔により第１
の駆動トランジスタのドレインと、第１の絶縁膜に開口
される第４の接続孔により第２の駆動トランジスタのド
レインとそれぞれ接続される。
【００５３】請求項６記載の半導体集積回路装置は、請
求項５記載の半導体集積回路装置の構成に加えて、第１
の絶縁膜上に設けられる第２の絶縁膜を備え、第１の電
源配線は、第２の絶縁膜上に形成され、第１の駆動トラ
ンジスタのソースに第１の電源電位を供給し、１の接続
孔は、第１の電源配線の覆う領域の外まで延在する第１
駆動トランジスタのゲート上に開口し、第２の電源配線
は、第２の絶縁膜上に形成され、第２の駆動トランジス
タのソースに第２の電源電位を供給し、２の接続孔は、
第２の電源配線の覆う領域の外まで延在する第２駆動ト
ランジスタのゲート上に開口する。
求項５記載の半導体集積回路装置の構成に加えて、第１
の絶縁膜上に設けられる第２の絶縁膜を備え、第１の電
源配線は、第２の絶縁膜上に形成され、第１の駆動トラ
ンジスタのソースに第１の電源電位を供給し、１の接続
孔は、第１の電源配線の覆う領域の外まで延在する第１
駆動トランジスタのゲート上に開口し、第２の電源配線
は、第２の絶縁膜上に形成され、第２の駆動トランジス
タのソースに第２の電源電位を供給し、２の接続孔は、
第２の電源配線の覆う領域の外まで延在する第２駆動ト
ランジスタのゲート上に開口する。
【００５４】請求項７記載の半導体集積回路装置は、請
求項５記載の半導体集積回路装置の構成に加えて、第３
の配線と出力端子との間に設けられる抵抗体を備える。
求項５記載の半導体集積回路装置の構成に加えて、第３
の配線と出力端子との間に設けられる抵抗体を備える。
【００５５】
【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１のダイナミック型半導体記憶装置（以
下、ＤＲＡＭと称す）１０００の構成を示す概略ブロッ
ク図である。
の実施の形態１のダイナミック型半導体記憶装置（以
下、ＤＲＡＭと称す）１０００の構成を示す概略ブロッ
ク図である。
【００５６】図１を参照して、ダイナミック型半導体記
憶装置１０００は、長片方向および短辺方向にそれぞれ
沿って存在する中央領域ＣＲ１およびＣＲ２により分離
される４つのメモリセルプレーンＭ♯０〜Ｍ♯３を含
む。
憶装置１０００は、長片方向および短辺方向にそれぞれ
沿って存在する中央領域ＣＲ１およびＣＲ２により分離
される４つのメモリセルプレーンＭ♯０〜Ｍ♯３を含
む。
【００５７】半導体集積回路装置１０００は、各メモリ
セルプレーンに対応して、後に説明するように外部から
与えられるアドレス信号に従って、メモリセルを選択す
るために、行選択回路１６（ロープリデコーダ、ローデ
コーダおよびワード線ドライバ）および列選択回路１８
（コラムプリデコーダ、コラムデコーダおよびＩＯゲー
ト）が設けられている。
セルプレーンに対応して、後に説明するように外部から
与えられるアドレス信号に従って、メモリセルを選択す
るために、行選択回路１６（ロープリデコーダ、ローデ
コーダおよびワード線ドライバ）および列選択回路１８
（コラムプリデコーダ、コラムデコーダおよびＩＯゲー
ト）が設けられている。
【００５８】メモリセルプレーンＭ♯０〜Ｍ♯３の各々
は、４つの列グループに分割され、かつ列グループに対
応して、グローバルＩＯ線対ＧＩＯＰが配置される。メ
モリセルプレーンＭ♯０〜Ｍ♯３の各々において、それ
らが選択されている場合、各列グループにおいて１ビッ
トメモリセルが選択されて、選択メモリセルのグローバ
ルＩＯ線対ＧＩＯＰと結合される。
は、４つの列グループに分割され、かつ列グループに対
応して、グローバルＩＯ線対ＧＩＯＰが配置される。メ
モリセルプレーンＭ♯０〜Ｍ♯３の各々において、それ
らが選択されている場合、各列グループにおいて１ビッ
トメモリセルが選択されて、選択メモリセルのグローバ
ルＩＯ線対ＧＩＯＰと結合される。
【００５９】ダイナミック型半導体記憶装置１０００は
さらに、グローバルＩＯ線対ＧＩＯＰのそれぞれに対応
して設けられ、対応するグローバルＩＯ線対ＧＩＯＰと
データの入出力を行なうプリアンプ／書込バッファ７
と、プリアンプ／書込バッファ７に対応して設けられ、
対応するプリアンプから与えられた内部読出データを増
幅して、対応する読出データバスＲＤＡＢ（ＲＤＡＢａ
〜ＲＤＡＢｄ）へ伝達する読出ドライバ８と、読出デー
タバスＲＤＡＢａ〜ＲＤＡＢｄ上の信号を受け、与えら
れた信号を選択的に出力バスＲＤＢを介して出力バッフ
ァ１３へ伝達するドライバ回路１１を含む。
さらに、グローバルＩＯ線対ＧＩＯＰのそれぞれに対応
して設けられ、対応するグローバルＩＯ線対ＧＩＯＰと
データの入出力を行なうプリアンプ／書込バッファ７
と、プリアンプ／書込バッファ７に対応して設けられ、
対応するプリアンプから与えられた内部読出データを増
幅して、対応する読出データバスＲＤＡＢ（ＲＤＡＢａ
〜ＲＤＡＢｄ）へ伝達する読出ドライバ８と、読出デー
タバスＲＤＡＢａ〜ＲＤＡＢｄ上の信号を受け、与えら
れた信号を選択的に出力バスＲＤＢを介して出力バッフ
ァ１３へ伝達するドライバ回路１１を含む。
【００６０】プリアンプ／書込バッファ７により、メモ
リセルプレーンＭ♯０〜Ｍ♯３のそれぞれにおいて、４
つの列グループのうち１つの列グループが選択され、選
択された列グループのメモリセルデータが読出ドライバ
８を介して対応する読出データバスＲＤＡＢａ〜ＲＤＡ
Ｂｄ上に伝達される。
リセルプレーンＭ♯０〜Ｍ♯３のそれぞれにおいて、４
つの列グループのうち１つの列グループが選択され、選
択された列グループのメモリセルデータが読出ドライバ
８を介して対応する読出データバスＲＤＡＢａ〜ＲＤＡ
Ｂｄ上に伝達される。
【００６１】ダイナミック型半導体記憶装置１０００
は、さらに外部から与えられるアドレス信号を受けて内
部アドレス信号を生成するアドレスバッファ３と、アド
レスバッファ３から与えられる内部アドレス信号（内部
コラムアドレス信号）の変化を検出して、アドレス変化
検出信号ＡＴＤを発生するＡＴＤ発生回路４と、ＡＴＤ
発生回路４からのアドレス変化検出信号ＡＴＤに応答し
て、プリアンプ／書込バッファ７に含まれるプリアンプ
を活性化するためのプリアンプイネーブル信号ＰＡＥを
発生するＰＡＥ発生回路５と、ＡＴＤ発生回路４からの
アドレス変化検出信号ＡＴＤに応答して、グローバルＩ
Ｏ線対ＧＩＯＰをイコライズするためのイコライズ指示
信号ＩＯＥＱを生成するＩＯＥＱ発生回路６と、外部か
ら与えられる行アドレスストローブ信号／ＲＡＳと列ア
ドレスストローブ信号／ＣＡＳとライトイネーブル信号
／ＷＥとアドレスバッファから与えられる内部アドレス
信号とを受けて、所定の動作モードを指定する制御回路
１０とを含む。
は、さらに外部から与えられるアドレス信号を受けて内
部アドレス信号を生成するアドレスバッファ３と、アド
レスバッファ３から与えられる内部アドレス信号（内部
コラムアドレス信号）の変化を検出して、アドレス変化
検出信号ＡＴＤを発生するＡＴＤ発生回路４と、ＡＴＤ
発生回路４からのアドレス変化検出信号ＡＴＤに応答し
て、プリアンプ／書込バッファ７に含まれるプリアンプ
を活性化するためのプリアンプイネーブル信号ＰＡＥを
発生するＰＡＥ発生回路５と、ＡＴＤ発生回路４からの
アドレス変化検出信号ＡＴＤに応答して、グローバルＩ
Ｏ線対ＧＩＯＰをイコライズするためのイコライズ指示
信号ＩＯＥＱを生成するＩＯＥＱ発生回路６と、外部か
ら与えられる行アドレスストローブ信号／ＲＡＳと列ア
ドレスストローブ信号／ＣＡＳとライトイネーブル信号
／ＷＥとアドレスバッファから与えられる内部アドレス
信号とを受けて、所定の動作モードを指定する制御回路
１０とを含む。
【００６２】ここで、グローバルＩＯ線対ＧＩＯＰは、
相補信号線対で構成されており、互いに相補なデータ信
号を伝達する。このイコライズ信号ＩＯＥＱにより、グ
ローバルＩＯ線対ＧＩＯＢのグローバルＩＯ線の電位が
等しくされる。
相補信号線対で構成されており、互いに相補なデータ信
号を伝達する。このイコライズ信号ＩＯＥＱにより、グ
ローバルＩＯ線対ＧＩＯＢのグローバルＩＯ線の電位が
等しくされる。
【００６３】ダイナミック型半導体記憶装置１０００
は、さらに、外部から与えられる電源電位Ｖｃｃを受
け、この外部電源電位Ｖｃｃよりも低い周辺回路用電源
電圧Ｖｃｃｐおよびメモリセルアレイ用電源電位Ｖｃｃ
ｓを発生する内部降圧回路２９を含む。周辺回路用電源
電位Ｖｃｃｐは、プリアンプ／書込バッファ７および読
出ドライバ８などの周辺回路へ動作電源電位として供給
される。
は、さらに、外部から与えられる電源電位Ｖｃｃを受
け、この外部電源電位Ｖｃｃよりも低い周辺回路用電源
電圧Ｖｃｃｐおよびメモリセルアレイ用電源電位Ｖｃｃ
ｓを発生する内部降圧回路２９を含む。周辺回路用電源
電位Ｖｃｃｐは、プリアンプ／書込バッファ７および読
出ドライバ８などの周辺回路へ動作電源電位として供給
される。
【００６４】出力バッファ１３および入力バッファ１２
は、共通のデータ入出力端子ＤＱ０〜ＤＱｉを介して装
置外部とのデータの入出力を行なう。
は、共通のデータ入出力端子ＤＱ０〜ＤＱｉを介して装
置外部とのデータの入出力を行なう。
【００６５】なお、図１に示した例では、ダイナミック
型半導体記憶装置１０００の構成を用いて、出力バッフ
ァ回路１３の構成を説明することとしているが、以下の
説明で明らかとなるように、本発明はこのような場合に
限定されることなく、一般の半導体集積回路装置におけ
る出力バッファ回路に対して適用することが可能であ
る。
型半導体記憶装置１０００の構成を用いて、出力バッフ
ァ回路１３の構成を説明することとしているが、以下の
説明で明らかとなるように、本発明はこのような場合に
限定されることなく、一般の半導体集積回路装置におけ
る出力バッファ回路に対して適用することが可能であ
る。
【００６６】［ＣＤＭ破壊のモデル化］以下では、図１
７に示したような出力バッファ回路２０００のＣＤＭ破
壊をモデル化することを考えることにする。
７に示したような出力バッファ回路２０００のＣＤＭ破
壊をモデル化することを考えることにする。
【００６７】図１７に示すように、一般に出力バッファ
回路２０００は、外部パッド７２を中心にして、電流駆
動能力のある太い金属電源配線（たとえば、第２金属配
線２ＡＬ）の下にその駆動トランジスタが配置される構
成となることが必要となる。
回路２０００は、外部パッド７２を中心にして、電流駆
動能力のある太い金属電源配線（たとえば、第２金属配
線２ＡＬ）の下にその駆動トランジスタが配置される構
成となることが必要となる。
【００６８】このために、駆動トランジスタのゲートに
内部回路の信号を伝達する金属配線（たとえば、第１金
属配線１ＡＬ）が、電源配線２ＡＬの下層に設けられる
構成となる。
内部回路の信号を伝達する金属配線（たとえば、第１金
属配線１ＡＬ）が、電源配線２ＡＬの下層に設けられる
構成となる。
【００６９】デバイス内部においては、電源線はいたる
ところに配置されており、たとえば、ＤＲＡＭにおいて
は、メモリアレイ上にも電源配線が配置される構成とな
っており、チップ表面の７から８割を、この電源配線が
占める構成となっている。
ところに配置されており、たとえば、ＤＲＡＭにおいて
は、メモリアレイ上にも電源配線が配置される構成とな
っており、チップ表面の７から８割を、この電源配線が
占める構成となっている。
【００７０】したがって、図１３に示したようなＣＤＭ
試験法においては、パッケージがもつ寄生容量Ｃｐｋｇ
において、電極板に対して、パッケージ側の対抗電極の
ほとんどは電源配線であることになる。
試験法においては、パッケージがもつ寄生容量Ｃｐｋｇ
において、電極板に対して、パッケージ側の対抗電極の
ほとんどは電源配線であることになる。
【００７１】このことを考慮すると、図１３に示したよ
うなＣＤＭ試験法において、図２に示すようなモデル化
を行なうことが可能となる。
うなＣＤＭ試験法において、図２に示すようなモデル化
を行なうことが可能となる。
【００７２】図２中において、容量Ｃｐｏｗは、電源線
と、図１３に示した電極板の間に寄生的に発生する容量
である。容量Ｃａｌ１は、駆動トランジスタ用のゲート
に入力される信号線と電源線との寄生容量を表わす。容
量Ｃｇは、駆動トランジスタのゲート容量である。
と、図１３に示した電極板の間に寄生的に発生する容量
である。容量Ｃａｌ１は、駆動トランジスタ用のゲート
に入力される信号線と電源線との寄生容量を表わす。容
量Ｃｇは、駆動トランジスタのゲート容量である。
【００７３】ここで、図２においては、駆動トランジス
タＱｉのドレインはパッドと接続している。駆動トラン
ジスタのソースＳは、たとえば、接地電位ＧＮＤと結合
しているが、ＣＤＭ試験が行なわれるような状況では、
このソースＳはフローティング状態となっている。
タＱｉのドレインはパッドと接続している。駆動トラン
ジスタのソースＳは、たとえば、接地電位ＧＮＤと結合
しているが、ＣＤＭ試験が行なわれるような状況では、
このソースＳはフローティング状態となっている。
【００７４】したがって、スイッチＳＷ３が閉じること
により、パッドＰＡＤを介して急速な放電が行なわれる
場合、すなわち、図１３において、放電棒がパッケージ
・リードに接続する場合、トランジスタＱｉのゲートと
ドレイン間に高電圧が印加されることになる。
により、パッドＰＡＤを介して急速な放電が行なわれる
場合、すなわち、図１３において、放電棒がパッケージ
・リードに接続する場合、トランジスタＱｉのゲートと
ドレイン間に高電圧が印加されることになる。
【００７５】図２においては、図１３に示した容量Ｃｐ
ｋｇが、ほとんど容量Ｃｐｏｗに相当するとの近似を行
なっている。
ｋｇが、ほとんど容量Ｃｐｏｗに相当するとの近似を行
なっている。
【００７６】ここで、パッケージ容量すなわち電源線容
量Ｃｐｏｗが、電源線と信号線の寄生容量Ｃａｌ１に比
べて十分に大きいとすると、図２に示したようなモデル
は、さらに図３に示すような簡単な容量モデルに置換え
ることが可能となる。
量Ｃｐｏｗが、電源線と信号線の寄生容量Ｃａｌ１に比
べて十分に大きいとすると、図２に示したようなモデル
は、さらに図３に示すような簡単な容量モデルに置換え
ることが可能となる。
【００７７】すなわち、ＣＤＭ放電が行なわれる際にお
いては、電圧Ｖと、接地電位ＧＮＤとの間に、容量Ｃａ
ｌ１と容量Ｃｇとが直列に接続されることとほとんど等
価である。
いては、電圧Ｖと、接地電位ＧＮＤとの間に、容量Ｃａ
ｌ１と容量Ｃｇとが直列に接続されることとほとんど等
価である。
【００７８】したがって、ＣＤＭ放電が行なわれる際
の、駆動トランジスタＱｉのゲート容量Ｃｇの両端に発
生する電位差Ｖ１は、以下の式で表わされることにな
る。
の、駆動トランジスタＱｉのゲート容量Ｃｇの両端に発
生する電位差Ｖ１は、以下の式で表わされることにな
る。
【００７９】Ｖ１＝［Ｃａｌ／（Ｃａｌ＋Ｃｇ）］×Ｖ すなわち、ＣＤＭ放電により、トランジスタのゲート酸
化膜に大きな電圧Ｖ１が印加された状態になり、電源線
と信号線の寄生容量とゲート酸化膜容量の比率によって
はＣＤＭ破壊が起こり得るということになる。
化膜に大きな電圧Ｖ１が印加された状態になり、電源線
と信号線の寄生容量とゲート酸化膜容量の比率によって
はＣＤＭ破壊が起こり得るということになる。
【００８０】一般に、ＣＤＭ試験においては、印加され
る電圧Ｖはたとえば、１０００Ｖ程度の値である。
る電圧Ｖはたとえば、１０００Ｖ程度の値である。
【００８１】これに対して、たとえば容量Ｃａｌと容量
Ｃｇとの値が同程度であるとすると、駆動トランジスタ
のゲート酸化膜に印加される電圧Ｖ１は、５００Ｖ程度
になることになり、このゲート酸化膜は破壊されてしま
うことになる。
Ｃｇとの値が同程度であるとすると、駆動トランジスタ
のゲート酸化膜に印加される電圧Ｖ１は、５００Ｖ程度
になることになり、このゲート酸化膜は破壊されてしま
うことになる。
【００８２】［ＣＤＭ耐性を考慮したレイアウト］図４
は、本発明の実施の形態１の出力バッファ回路１３の要
部のレイアウトを示す平面図である。
は、本発明の実施の形態１の出力バッファ回路１３の要
部のレイアウトを示す平面図である。
【００８３】以下では、第１層目の金属配線を第１金属
配線とよび、第２層目の金属配線を第２金属配線と呼ぶ
ことにする。
配線とよび、第２層目の金属配線を第２金属配線と呼ぶ
ことにする。
【００８４】また、半導体基板と第１金属配線層との間
には第１の絶縁膜が堆積され、第１金属配線層と第２金
属配線層との間には、第２の絶縁膜が堆積されている。
には第１の絶縁膜が堆積され、第１金属配線層と第２金
属配線層との間には、第２の絶縁膜が堆積されている。
【００８５】ここで、金属配線としては、特に限定され
ないが、Ａｌ配線、Ａｌ−Ｓｉ配線やＡｌ−Ｓｉ−Ｃｕ
配線等を用いることができ、絶縁膜としては、特に限定
されないが、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ
Ｄｅｐｏｓｉｔｉｏｎ）法により堆積したＳｉＯ2 膜や
ＴＥＯＳ酸化膜等を用いることができる。
ないが、Ａｌ配線、Ａｌ−Ｓｉ配線やＡｌ−Ｓｉ−Ｃｕ
配線等を用いることができ、絶縁膜としては、特に限定
されないが、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ
Ｄｅｐｏｓｉｔｉｏｎ）法により堆積したＳｉＯ2 膜や
ＴＥＯＳ酸化膜等を用いることができる。
【００８６】さらに、半導体基板表面と金属配線とのコ
ンタクトをとるために開口される接続孔をコンタクトホ
ールと呼び、金属配線間のコンタクトをとるために開口
される接続孔をスルーホールと呼ぶことにする。
ンタクトをとるために開口される接続孔をコンタクトホ
ールと呼び、金属配線間のコンタクトをとるために開口
される接続孔をスルーホールと呼ぶことにする。
【００８７】図４を参照して、出力バッファ回路１３
は、電源電位Ｖｃｃを伝達する電源配線７３ａと、電源
配線７３ａとスルーホール７５ａ１を介して接続される
第１金属配線７１ａ１と、第１金属配線７１ａ１とコン
タクトホール７６を介してそのソースが接続する駆動ト
ランジスタＱ１１〜Ｑ１７と、駆動トランジスタＱ１１
〜Ｑ１７のドレインとコンタクトホール７６を介して接
続する第１金属配線７１ａ２とを備える。
は、電源電位Ｖｃｃを伝達する電源配線７３ａと、電源
配線７３ａとスルーホール７５ａ１を介して接続される
第１金属配線７１ａ１と、第１金属配線７１ａ１とコン
タクトホール７６を介してそのソースが接続する駆動ト
ランジスタＱ１１〜Ｑ１７と、駆動トランジスタＱ１１
〜Ｑ１７のドレインとコンタクトホール７６を介して接
続する第１金属配線７１ａ２とを備える。
【００８８】駆動トランジスタＱ１１〜Ｑ１７は、特に
限定されないが、たとえば、ｐ型半導体基板の主表面に
形成されたｎ型ウェル領域６０ａに形成されるｎチャネ
ル型ＭＯＳトランジスタである。
限定されないが、たとえば、ｐ型半導体基板の主表面に
形成されたｎ型ウェル領域６０ａに形成されるｎチャネ
ル型ＭＯＳトランジスタである。
【００８９】トランジスタＱ１１〜Ｑ１７のゲート電極
（たとえば、ポリシリコン電極）７４は、コンタクトホ
ール７６を介して、内部回路からの“Ｈ”データ出力用
信号Ｓｈを伝達する第１金属配線７０ａと接続してい
る。
（たとえば、ポリシリコン電極）７４は、コンタクトホ
ール７６を介して、内部回路からの“Ｈ”データ出力用
信号Ｓｈを伝達する第１金属配線７０ａと接続してい
る。
【００９０】出力バッファ回路１３は、さらに、接地電
位ＧＮＤを伝達する電源配線７３ｂと、電源配線７３ｂ
とスルーホール７５ｂ１を介して接続される第１金属配
線７１ｂ１と、第１金属配線７１ｂ１とコンタクトホー
ル７６を介してそのソースが接続する駆動トランジスタ
Ｑ２１〜Ｑ２７と、駆動トランジスタＱ２１〜Ｑ２７の
ドレインとコンタクトホール７６を介して接続する第１
金属配線７１ｂ２とを備える。
位ＧＮＤを伝達する電源配線７３ｂと、電源配線７３ｂ
とスルーホール７５ｂ１を介して接続される第１金属配
線７１ｂ１と、第１金属配線７１ｂ１とコンタクトホー
ル７６を介してそのソースが接続する駆動トランジスタ
Ｑ２１〜Ｑ２７と、駆動トランジスタＱ２１〜Ｑ２７の
ドレインとコンタクトホール７６を介して接続する第１
金属配線７１ｂ２とを備える。
【００９１】駆動トランジスタＱ２１〜Ｑ２７は、特に
限定されないが、たとえば、ｐ型半導体基板の主表面に
形成されたｎ型ウェル領域６０ｂに形成されるｎチャネ
ル型ＭＯＳトランジスタである。
限定されないが、たとえば、ｐ型半導体基板の主表面に
形成されたｎ型ウェル領域６０ｂに形成されるｎチャネ
ル型ＭＯＳトランジスタである。
【００９２】トランジスタＱ２１〜Ｑ２７のゲート電極
（たとえば、ポリシリコン電極）７４は、コンタクトホ
ール７６を介して、内部回路からの“Ｌ”データ出力用
信号Ｓｌを伝達する第１金属配線７０ｂと接続してい
る。
（たとえば、ポリシリコン電極）７４は、コンタクトホ
ール７６を介して、内部回路からの“Ｌ”データ出力用
信号Ｓｌを伝達する第１金属配線７０ｂと接続してい
る。
【００９３】出力バッファ回路１３は、さらに、駆動ト
ランジスタＱ１１〜Ｑ１７のドレインと、コンタクトホ
ール７６を介して接続する第１金属配線７１ａ２と、出
力駆動トランジスタＱ２１〜Ｑ２７のドレインとコンタ
クトホール７６を介して接続する第１金属配線７１ｂ２
と、第１金属配線７１ａ２および７１ｂ２とスルーホー
ル７５ａ３および７５ｂ３をそれぞれ介して接続する第
２金属配線７２と、第２金属配線７２とスルーホール７
５ｃ１を介して接続する第１金属配線７１ｃ１と、第１
金属配線７１ｃ１とコンタクトホール７６を介して接続
するポリシリコン抵抗７７と、ポリシリコン抵抗７７と
コンタクトホール７６を介して接続する第１金属配線７
１ｃ２と、第１金属配線７１ｃ２とスルーホール７５ｃ
２を介して接続する第２金属配線７２ｄとを備える。
ランジスタＱ１１〜Ｑ１７のドレインと、コンタクトホ
ール７６を介して接続する第１金属配線７１ａ２と、出
力駆動トランジスタＱ２１〜Ｑ２７のドレインとコンタ
クトホール７６を介して接続する第１金属配線７１ｂ２
と、第１金属配線７１ａ２および７１ｂ２とスルーホー
ル７５ａ３および７５ｂ３をそれぞれ介して接続する第
２金属配線７２と、第２金属配線７２とスルーホール７
５ｃ１を介して接続する第１金属配線７１ｃ１と、第１
金属配線７１ｃ１とコンタクトホール７６を介して接続
するポリシリコン抵抗７７と、ポリシリコン抵抗７７と
コンタクトホール７６を介して接続する第１金属配線７
１ｃ２と、第１金属配線７１ｃ２とスルーホール７５ｃ
２を介して接続する第２金属配線７２ｄとを備える。
【００９４】ポリシリコン抵抗７７は、出力バッファ回
路１３から出力されるデータのリンギング対策のために
挿入されているものである。
路１３から出力されるデータのリンギング対策のために
挿入されているものである。
【００９５】ここで、第２金属配線７２ｄが出力パッド
を構成する。なお、電源配線７３ａおよび７３ｂが、そ
れぞれ２本に分離しているのは、出力バッファ回路に接
続される電源配線の電位は、周辺回路等よりも大きな電
流を駆動するためにその電位レベルの揺動が比較的大き
いので、出力バッファ回路に電源電位を供給する配線と
周辺回路に電源電位を供給する配線とを分離するためで
ある。
を構成する。なお、電源配線７３ａおよび７３ｂが、そ
れぞれ２本に分離しているのは、出力バッファ回路に接
続される電源配線の電位は、周辺回路等よりも大きな電
流を駆動するためにその電位レベルの揺動が比較的大き
いので、出力バッファ回路に電源電位を供給する配線と
周辺回路に電源電位を供給する配線とを分離するためで
ある。
【００９６】図４におけるレイアウトが、図１７に示し
た従来の出力バッファ回路のレイアウトと異なる点は、
以下の２点である。
た従来の出力バッファ回路のレイアウトと異なる点は、
以下の２点である。
【００９７】すなわち、第１は、出力駆動トランジスタ
のドレインから出力パッド側に引き出される配線は、第
１金属配線ではなく、第２金属配線７２により行なわれ
る構成となっている点である。
のドレインから出力パッド側に引き出される配線は、第
１金属配線ではなく、第２金属配線７２により行なわれ
る構成となっている点である。
【００９８】これに対応して、出力抵抗Ｒｏｕｔを構成
するポリシリコン７７と第２金属配線７２とは、第１金
属配線７１ｃ１を介した上で接続される構成となってい
る。
するポリシリコン７７と第２金属配線７２とは、第１金
属配線７１ｃ１を介した上で接続される構成となってい
る。
【００９９】第２には、出力駆動トランジスタのゲート
に信号Ｓｈまたは信号Ｓｌは、第１金属配線７０ａまた
は７０ｂにより、出力パッド７２ｄが存在する側から、
トランジスタのゲート電極７４の側に向かう構成となっ
ていることである。
に信号Ｓｈまたは信号Ｓｌは、第１金属配線７０ａまた
は７０ｂにより、出力パッド７２ｄが存在する側から、
トランジスタのゲート電極７４の側に向かう構成となっ
ていることである。
【０１００】これに応じて、配線７０ａまたは７０ｂ
と、出力トランジスタのドレインと接続する第２金属配
線７２とは上下方向に重なりを持つ構成となっている点
である。
と、出力トランジスタのドレインと接続する第２金属配
線７２とは上下方向に重なりを持つ構成となっている点
である。
【０１０１】言い換えると、出力トランジスタのゲート
に信号Ｓｈまたは信号Ｓｌを伝達する配線７０ａまたは
７０ｂと、出力トランジスタのドレインからの電位を出
力パッドに対して伝達する第２金属配線７２との間には
対向容量が存在する構成となっている。ここで、対向容
量とは、層間絶縁膜を介して存在する２つの金属配線間
の重なりの面積に応じた容量をいう。
に信号Ｓｈまたは信号Ｓｌを伝達する配線７０ａまたは
７０ｂと、出力トランジスタのドレインからの電位を出
力パッドに対して伝達する第２金属配線７２との間には
対向容量が存在する構成となっている。ここで、対向容
量とは、層間絶縁膜を介して存在する２つの金属配線間
の重なりの面積に応じた容量をいう。
【０１０２】なお、図４においては、駆動トランジスタ
は、出力パッド７２ｄに電源電位Ｖｃｃを供給する側に
７個、出力パッド７２ｄに接地電位ＧＮＤを供給する側
に７個それぞれ設けられる構成となっているが、この駆
動トランジスタの個数は、これに限定されず、任意の個
数とすることが可能である。
は、出力パッド７２ｄに電源電位Ｖｃｃを供給する側に
７個、出力パッド７２ｄに接地電位ＧＮＤを供給する側
に７個それぞれ設けられる構成となっているが、この駆
動トランジスタの個数は、これに限定されず、任意の個
数とすることが可能である。
【０１０３】図５は、図４に示した平面パターンに対応
する回路構成を示す回路図である。トランジスタＱ１１
〜Ｑ１７のソースは、電源電位Ｖｃｃを受け、トランジ
スタＱ２１〜２２のソースは接地電位ＧＮＤを受ける。
これに対して、トランジスタＱ１１〜Ｑ１７のゲート
は、配線７０ａにより、信号Ｓｈを受け、トランジスタ
Ｑ２１〜Ｑ２７のゲートは、配線７０ｂにより信号Ｓｌ
を受ける。
する回路構成を示す回路図である。トランジスタＱ１１
〜Ｑ１７のソースは、電源電位Ｖｃｃを受け、トランジ
スタＱ２１〜２２のソースは接地電位ＧＮＤを受ける。
これに対して、トランジスタＱ１１〜Ｑ１７のゲート
は、配線７０ａにより、信号Ｓｈを受け、トランジスタ
Ｑ２１〜Ｑ２７のゲートは、配線７０ｂにより信号Ｓｌ
を受ける。
【０１０４】トランジスタＱ１１〜Ｑ１７のドレインお
よびトランジスタＱ２１〜Ｑ２７のドレインは、配線７
２により、抵抗体７７（たとえば、ポリシリコン抵抗）
の一端と接続される。
よびトランジスタＱ２１〜Ｑ２７のドレインは、配線７
２により、抵抗体７７（たとえば、ポリシリコン抵抗）
の一端と接続される。
【０１０５】抵抗体７７の他端は、出力パッド７２ｄと
接続する。図６は、図４中のＢ−Ｂ’断面を示す断面図
である。
接続する。図６は、図４中のＢ−Ｂ’断面を示す断面図
である。
【０１０６】図６を参照して、半導体基板１００上に
は、まず、第１の絶縁膜（第１の層間絶縁膜）１０２が
堆積されている。第１の絶縁膜１０２上には、第１金属
配線７０ａおよび７１ａ３が形成されている。
は、まず、第１の絶縁膜（第１の層間絶縁膜）１０２が
堆積されている。第１の絶縁膜１０２上には、第１金属
配線７０ａおよび７１ａ３が形成されている。
【０１０７】第１の絶縁膜１０２と第１金属配線７０ａ
および７１ａ３との上層には、さらに第２の絶縁膜（第
２の層間絶縁膜）１０４が堆積されている。
および７１ａ３との上層には、さらに第２の絶縁膜（第
２の層間絶縁膜）１０４が堆積されている。
【０１０８】第１金属配線７１ａ３上の第２の絶縁膜１
０４には、スルーホール７５ａ３が開口している。
０４には、スルーホール７５ａ３が開口している。
【０１０９】このスルーホール７５ａ３を介して、第２
の絶縁膜１０４上に形成される第２金属配線７２と、第
１金属配線７１ａ３とが接続している。
の絶縁膜１０４上に形成される第２金属配線７２と、第
１金属配線７１ａ３とが接続している。
【０１１０】なお、図示省略しているが、実際には、第
２金属配線７２上には、さらに、パッシベーション膜が
堆積されている。
２金属配線７２上には、さらに、パッシベーション膜が
堆積されている。
【０１１１】図６から明らかなように、第１金属配線７
０ａと第２金属配線７２とは、第２の絶縁膜１０４を介
して対向しており、両配線間には対向容量Ｃａｌ２が存
在する。
０ａと第２金属配線７２とは、第２の絶縁膜１０４を介
して対向しており、両配線間には対向容量Ｃａｌ２が存
在する。
【０１１２】また、図４から明らかなように、電源配線
７３ａと第１金属配線７０ａとの対向面積は、第１金属
配線７０ａと第２金属配線７２との対向面積よりも小さ
く、言い換えると、電源配線７３ａと第１金属配線７０
ａとの対向容量Ｃａｌ１は、対向容量Ｃａｌ２よりも十
分小さい。
７３ａと第１金属配線７０ａとの対向面積は、第１金属
配線７０ａと第２金属配線７２との対向面積よりも小さ
く、言い換えると、電源配線７３ａと第１金属配線７０
ａとの対向容量Ｃａｌ１は、対向容量Ｃａｌ２よりも十
分小さい。
【０１１３】図７は、図４に示した出力バッファ回路１
３の構成のうち、一つの駆動トランジスタについて、そ
の構成をモデル化した回路図であり、従来の出力バッフ
ァ回路についてのモデル回路図の図２と対比される図で
ある。
３の構成のうち、一つの駆動トランジスタについて、そ
の構成をモデル化した回路図であり、従来の出力バッフ
ァ回路についてのモデル回路図の図２と対比される図で
ある。
【０１１４】図７を参照して、上述したとおり、対向容
量Ｃａｌ１を対向容量Ｃａｌ２に対して無視することが
できるので、駆動トランジスタＱｉのゲートは、そのド
レインと出力パッド７２ｄとをつなぐ第２金属配線７２
と容量結合している。
量Ｃａｌ１を対向容量Ｃａｌ２に対して無視することが
できるので、駆動トランジスタＱｉのゲートは、そのド
レインと出力パッド７２ｄとをつなぐ第２金属配線７２
と容量結合している。
【０１１５】これに対して、図２に示した従来例とは異
なり、電源配線７３ａと駆動トランジスタＱｉのゲート
に信号Ｓｈ、Ｓｌを供給する配線７０ａおよび７０ｂと
は、第一次近似では、容量結合していないことになる。
なり、電源配線７３ａと駆動トランジスタＱｉのゲート
に信号Ｓｈ、Ｓｌを供給する配線７０ａおよび７０ｂと
は、第一次近似では、容量結合していないことになる。
【０１１６】言い換えると、パッケージの容量Ｃｐｏｗ
が、駆動トランジスタＱｉのゲートに入力される信号と
結合しないため、ＣＤＭ試験において、駆動トランジス
タのゲート酸化膜には、充電電圧Ｖは印加されない。こ
のため、図４に示したレイアウトの出力バッファ回路１
３は、ＣＤＭ破壊に対して強い耐性を有することにな
る。
が、駆動トランジスタＱｉのゲートに入力される信号と
結合しないため、ＣＤＭ試験において、駆動トランジス
タのゲート酸化膜には、充電電圧Ｖは印加されない。こ
のため、図４に示したレイアウトの出力バッファ回路１
３は、ＣＤＭ破壊に対して強い耐性を有することにな
る。
【０１１７】また、放電を行なうパッド７２ｄと駆動ト
ランジスタＱｉに結合容量Ｃａｌ２が存在することによ
り、放電課程において駆動トランジスタＱｉのゲート電
位は、ドレイン電位に追随して変化することとなり、駆
動トランジスタＱｉのゲート酸化膜に高電界が印加され
るのが防がれるという効果もある。
ランジスタＱｉに結合容量Ｃａｌ２が存在することによ
り、放電課程において駆動トランジスタＱｉのゲート電
位は、ドレイン電位に追随して変化することとなり、駆
動トランジスタＱｉのゲート酸化膜に高電界が印加され
るのが防がれるという効果もある。
【０１１８】［実施の形態２］図８は、実施の形態２の
出力バッファ回路２１３の要部のレイアウトを示す平面
図である。実施の形態２の半導体集積回路装置において
は、この出力バッファ回路２１３の構成を除いて、実施
の形態１の半導体集積回路装置１０００の構成と同様で
ある。
出力バッファ回路２１３の要部のレイアウトを示す平面
図である。実施の形態２の半導体集積回路装置において
は、この出力バッファ回路２１３の構成を除いて、実施
の形態１の半導体集積回路装置１０００の構成と同様で
ある。
【０１１９】図４に示した出力バッファ回路１３のレイ
アウトでは、駆動トランジスタのゲートに入力される信
号を伝達する第１金属配線７０ａおよび７０ｂを、駆動
トランジスタのドレインからの出力を出力パッド７２ｄ
に伝達するための第２金属配線７２の下層に埋め込む構
成であった。
アウトでは、駆動トランジスタのゲートに入力される信
号を伝達する第１金属配線７０ａおよび７０ｂを、駆動
トランジスタのドレインからの出力を出力パッド７２ｄ
に伝達するための第２金属配線７２の下層に埋め込む構
成であった。
【０１２０】このため、図１７に示した従来の出力バッ
ファ回路に比べて、駆動トランジスタのドレインからの
配線を一度、第２金属配線まで引き上げた上で、再びポ
リシリコン抵抗７７を経由して、出力パッド７２ｄと接
続させる構成となっていた。
ファ回路に比べて、駆動トランジスタのドレインからの
配線を一度、第２金属配線まで引き上げた上で、再びポ
リシリコン抵抗７７を経由して、出力パッド７２ｄと接
続させる構成となっていた。
【０１２１】つまり、スルーホール７５ｃ１の分だけ余
計に接続孔を経由して、駆動トランジスタのドレインと
出力パッドとを接続させる必要がある。
計に接続孔を経由して、駆動トランジスタのドレインと
出力パッドとを接続させる必要がある。
【０１２２】このような、経由する接続孔の増加は、Ｃ
ＤＭ耐性以外の他の信頼性を劣化させる可能性がないと
は言えない。
ＤＭ耐性以外の他の信頼性を劣化させる可能性がないと
は言えない。
【０１２３】実施の形態２の出力バッファ回路２１３で
は、このような駆動トランジスタのドレインと出力パッ
ドと経路中において経由する接続孔を増加させることな
く、ＣＤＭ耐性を向上させうる構成を提供する。
は、このような駆動トランジスタのドレインと出力パッ
ドと経路中において経由する接続孔を増加させることな
く、ＣＤＭ耐性を向上させうる構成を提供する。
【０１２４】図８を参照して、出力バッファ回路２１３
は、電源電位Ｖｃｃを伝達する電源配線７３ａと、電源
配線７３ａとスルーホール７５ａ１を介して接続される
第１金属配線７１ａ１と、第１金属配線７１ａ１とコン
タクトホール７６を介してそのソースが接続する駆動ト
ランジスタＱ１１〜Ｑ１７と、駆動トランジスタＱ１１
〜Ｑ１７のドレインとコンタクトホール７６を介して接
続する第１金属配線７１ａ２とを備える。
は、電源電位Ｖｃｃを伝達する電源配線７３ａと、電源
配線７３ａとスルーホール７５ａ１を介して接続される
第１金属配線７１ａ１と、第１金属配線７１ａ１とコン
タクトホール７６を介してそのソースが接続する駆動ト
ランジスタＱ１１〜Ｑ１７と、駆動トランジスタＱ１１
〜Ｑ１７のドレインとコンタクトホール７６を介して接
続する第１金属配線７１ａ２とを備える。
【０１２５】駆動トランジスタＱ１１〜Ｑ１７は、図４
に示した実施の形態１と同様であるので、その説明は繰
り返さない。トランジスタＱ１１〜Ｑ１７のゲート電極
（たとえば、ポリシリコン電極）７４は、電源配線７３
ａが覆う領域外まで延在する。ゲート電極７４は、コン
タクトホール７６を介して、内部回路からの“Ｈ”デー
タ出力用信号Ｓｈを伝達する第１金属配線７０ａと接続
している。
に示した実施の形態１と同様であるので、その説明は繰
り返さない。トランジスタＱ１１〜Ｑ１７のゲート電極
（たとえば、ポリシリコン電極）７４は、電源配線７３
ａが覆う領域外まで延在する。ゲート電極７４は、コン
タクトホール７６を介して、内部回路からの“Ｈ”デー
タ出力用信号Ｓｈを伝達する第１金属配線７０ａと接続
している。
【０１２６】出力バッファ回路１３は、さらに、接地電
位ＧＮＤを伝達する電源配線７３ｂと、電源配線７３ｂ
とスルーホール７５ｂ１を介して接続される第１金属配
線７１ｂ１と、第１金属配線７１ｂ１とコンタクトホー
ル７６を介してそのソースが接続する駆動トランジスタ
Ｑ２１〜Ｑ２７とを備える。駆動トランジスタＱ２１〜
Ｑ２７のドレインも、コンタクトホール７６を介して第
１金属配線７１ａ２と接続する。
位ＧＮＤを伝達する電源配線７３ｂと、電源配線７３ｂ
とスルーホール７５ｂ１を介して接続される第１金属配
線７１ｂ１と、第１金属配線７１ｂ１とコンタクトホー
ル７６を介してそのソースが接続する駆動トランジスタ
Ｑ２１〜Ｑ２７とを備える。駆動トランジスタＱ２１〜
Ｑ２７のドレインも、コンタクトホール７６を介して第
１金属配線７１ａ２と接続する。
【０１２７】駆動トランジスタＱ２１〜Ｑ２７も、図４
に示した実施の形態１と同様であるので、その説明は繰
り返さない。
に示した実施の形態１と同様であるので、その説明は繰
り返さない。
【０１２８】トランジスタＱ２１〜Ｑ２７のゲート電極
７４も、電源配線７３ｂが覆う領域外まで延在する。ゲ
ート電極７４は、コンタクトホール７６を介して、内部
回路からの“Ｌ”データ出力用信号Ｓｌを伝達する第１
金属配線７０ｂと接続している。
７４も、電源配線７３ｂが覆う領域外まで延在する。ゲ
ート電極７４は、コンタクトホール７６を介して、内部
回路からの“Ｌ”データ出力用信号Ｓｌを伝達する第１
金属配線７０ｂと接続している。
【０１２９】出力バッファ回路１３は、さらに、第１金
属配線７１ａ２とコンタクトホール７６を介して接続す
るポリシリコン抵抗７７と、ポリシリコン抵抗７７とコ
ンタクトホール７６を介して接続する第１金属配線７１
ｃ２と、第１金属配線７１ｃ２とスルーホール７５ｃ２
を介して接続する第２金属配線７２ｄとを備える。
属配線７１ａ２とコンタクトホール７６を介して接続す
るポリシリコン抵抗７７と、ポリシリコン抵抗７７とコ
ンタクトホール７６を介して接続する第１金属配線７１
ｃ２と、第１金属配線７１ｃ２とスルーホール７５ｃ２
を介して接続する第２金属配線７２ｄとを備える。
【０１３０】ここで、第２金属配線７２ｄが出力パッド
を構成する。その他、図４に示した実施の形態１の出力
バッファ回路と同一部分には、同一符号を付してその説
明は繰り返さない。
を構成する。その他、図４に示した実施の形態１の出力
バッファ回路と同一部分には、同一符号を付してその説
明は繰り返さない。
【０１３１】図８におけるレイアウトが、図１７に示し
た従来の出力バッファ回路のレイアウトと異なる点は、
以下の通りである。
た従来の出力バッファ回路のレイアウトと異なる点は、
以下の通りである。
【０１３２】すなわち、出力駆動トランジスタのゲート
に信号Ｓｈまたは信号Ｓｌは、第１金属配線７０ａまた
は７０ｂにより、出力パッド７２ｄが存在する側から、
トランジスタのゲート電極７４の側に向かう構成となっ
ていることである。
に信号Ｓｈまたは信号Ｓｌは、第１金属配線７０ａまた
は７０ｂにより、出力パッド７２ｄが存在する側から、
トランジスタのゲート電極７４の側に向かう構成となっ
ていることである。
【０１３３】これに伴って、出力駆動トランジスタのド
レインから出力パッド側に引き出される第１金属配線７
１ａ２は、駆動トランジスタＱ１１のドレインと駆動ト
ランジスタＱ２１のドレインとを結ぶ線上で、駆動トラ
ンジスタＱ１１〜Ｑ１７の側と駆動トランジスタＱ２１
〜２７の側とを結んでいる。
レインから出力パッド側に引き出される第１金属配線７
１ａ２は、駆動トランジスタＱ１１のドレインと駆動ト
ランジスタＱ２１のドレインとを結ぶ線上で、駆動トラ
ンジスタＱ１１〜Ｑ１７の側と駆動トランジスタＱ２１
〜２７の側とを結んでいる。
【０１３４】また、駆動トランジスタＱ１１およびＱ２
１のゲートは、第１金属配線７０ａおよび７０ｂとコン
タクトを取りやすいように、Ｌ字型の形状となってい
る。
１のゲートは、第１金属配線７０ａおよび７０ｂとコン
タクトを取りやすいように、Ｌ字型の形状となってい
る。
【０１３５】このような構成とすることで、駆動トラン
ジスタのゲートに信号Ｓｈまたは信号Ｓｌを伝達する配
線７０ａまたは７０ｂと、出力トランジスタのドレイン
からの電位を出力パッドに対して伝達する第２金属配線
７２との間には対向容量が存在しない構成となってい
る。
ジスタのゲートに信号Ｓｈまたは信号Ｓｌを伝達する配
線７０ａまたは７０ｂと、出力トランジスタのドレイン
からの電位を出力パッドに対して伝達する第２金属配線
７２との間には対向容量が存在しない構成となってい
る。
【０１３６】さらに、配線７０ａまたは７０ｂと、電源
配線７３ａおよび７３ｂとの間にも対向容量が存在しな
い構成となっている。
配線７３ａおよび７３ｂとの間にも対向容量が存在しな
い構成となっている。
【０１３７】なお、図８においても、駆動トランジスタ
は、出力パッド７２ｄに電源電位Ｖｃｃを供給する側に
７個、出力パッド７２ｄに接地電位ＧＮＤを供給する側
に７個それぞれ設けられる構成となっているが、この駆
動トランジスタの個数は、これに限定されず、任意の個
数とすることが可能である。
は、出力パッド７２ｄに電源電位Ｖｃｃを供給する側に
７個、出力パッド７２ｄに接地電位ＧＮＤを供給する側
に７個それぞれ設けられる構成となっているが、この駆
動トランジスタの個数は、これに限定されず、任意の個
数とすることが可能である。
【０１３８】図９は、図８に示した平面パターンに対応
する回路構成を示す回路図である。図５に示した実施の
形態１の出力バッファ回路１３の構成とは、配線７０ａ
と７０ｂとが、トランジスタＱ１１とトランジスタＱ２
１のドレインとを結ぶ配線と交差しない構成となって点
が異なるのみであるので、同一部分には同一符号を付し
てその説明は繰り返さない。
する回路構成を示す回路図である。図５に示した実施の
形態１の出力バッファ回路１３の構成とは、配線７０ａ
と７０ｂとが、トランジスタＱ１１とトランジスタＱ２
１のドレインとを結ぶ配線と交差しない構成となって点
が異なるのみであるので、同一部分には同一符号を付し
てその説明は繰り返さない。
【０１３９】図１０は、図８に示した出力バッファ回路
２１３の構成のうち、一つの駆動トランジスタＱｉにつ
いて、その構成をモデル化した回路図であり、従来の出
力バッファ回路についてのモデル回路図の図２と対比さ
れる図である。
２１３の構成のうち、一つの駆動トランジスタＱｉにつ
いて、その構成をモデル化した回路図であり、従来の出
力バッファ回路についてのモデル回路図の図２と対比さ
れる図である。
【０１４０】図１０を参照して、上述したとおり、駆動
トランジスタのゲートに信号Ｓｈまたは信号Ｓｌを伝達
する配線７０ａまたは７０ｂと、出力トランジスタのド
レインからの電位を出力パッドに対して伝達する第２金
属配線７２との間には対向容量が存在しない。
トランジスタのゲートに信号Ｓｈまたは信号Ｓｌを伝達
する配線７０ａまたは７０ｂと、出力トランジスタのド
レインからの電位を出力パッドに対して伝達する第２金
属配線７２との間には対向容量が存在しない。
【０１４１】さらに、配線７０ａまたは７０ｂと、電源
配線７３ａおよび７３ｂとの間にも対向容量が存在しな
い構成となっている。
配線７３ａおよび７３ｂとの間にも対向容量が存在しな
い構成となっている。
【０１４２】言い換えると、パッケージの容量Ｃｐｏｗ
が、駆動トランジスタＱｉのゲートに入力される信号と
結合しないため、ＣＤＭ試験において、駆動トランジス
タのゲート酸化膜には、充電電圧Ｖは印加されない。こ
のため、図８に示したレイアウトの出力バッファ回路２
１３は、ＣＤＭ破壊に対して強い耐性を有することにな
る。
が、駆動トランジスタＱｉのゲートに入力される信号と
結合しないため、ＣＤＭ試験において、駆動トランジス
タのゲート酸化膜には、充電電圧Ｖは印加されない。こ
のため、図８に示したレイアウトの出力バッファ回路２
１３は、ＣＤＭ破壊に対して強い耐性を有することにな
る。
【０１４３】図８に示した出力バッファ回路２１３も、
図８に示した出力バッファ回路１３の場合と同様に、２
つ以上を近接して配置する場合、複数の出力バッファ回
路に対して、電源配線７３ａおよび７３ｂが共通に設け
る構成とすることができる。このような配置とすること
で、複数の出力バッファを近接して配置する場合でも、
レイアウト面積の増大を抑制することが可能である。
図８に示した出力バッファ回路１３の場合と同様に、２
つ以上を近接して配置する場合、複数の出力バッファ回
路に対して、電源配線７３ａおよび７３ｂが共通に設け
る構成とすることができる。このような配置とすること
で、複数の出力バッファを近接して配置する場合でも、
レイアウト面積の増大を抑制することが可能である。
【０１４４】図１１は、図８に示した出力バッファ回路
を二つ以上並べて配置する場合の一例を示す平面図であ
る。
を二つ以上並べて配置する場合の一例を示す平面図であ
る。
【０１４５】複数の出力バッファ回路に対して、電源配
線７３ａおよび７３ｂが共通に設けられる。また、出力
バッファ出力制御回路９０から駆動トランジスタＱｉ
（Ｑ１１〜Ｑ１７およびＱ２１〜Ｑ２７を総称してＱｉ
で表す）のゲートに信号を伝達する配線７０（配線７０
ａおよび配線７０ｂを総称して配線７０で表す）と電源
配線７３（配線７３ａおよび配線７３ｂを総称して配線
７３で表す）との間には、対向容量が存在しない。
線７３ａおよび７３ｂが共通に設けられる。また、出力
バッファ出力制御回路９０から駆動トランジスタＱｉ
（Ｑ１１〜Ｑ１７およびＱ２１〜Ｑ２７を総称してＱｉ
で表す）のゲートに信号を伝達する配線７０（配線７０
ａおよび配線７０ｂを総称して配線７０で表す）と電源
配線７３（配線７３ａおよび配線７３ｂを総称して配線
７３で表す）との間には、対向容量が存在しない。
【０１４６】このような配置とすることで、複数の出力
バッファを近接して配置する場合でも、レイアウト面積
の増大を抑制することが可能である。
バッファを近接して配置する場合でも、レイアウト面積
の増大を抑制することが可能である。
【０１４７】なお、実施の形態１の図４に示した出力バ
ッファ回路を二つ以上並べて配置する場合についても同
様の平面パターンとすることが可能である。
ッファ回路を二つ以上並べて配置する場合についても同
様の平面パターンとすることが可能である。
【０１４８】
【発明の効果】請求項１記載の半導体集積回路装置は、
第１の配線は、出力端子の側から第１駆動トランジスタ
のゲートに第１の駆動信号を供給し、第２の配線は、出
力端子の側から第２駆動トランジスタのゲートに第２の
駆動信号を供給するので、第１および第２の電源配線
と、第１および第２の配線とが対向容量を有さない構成
とすることが可能で、ＣＤＭ耐性を向上させることが可
能である。
第１の配線は、出力端子の側から第１駆動トランジスタ
のゲートに第１の駆動信号を供給し、第２の配線は、出
力端子の側から第２駆動トランジスタのゲートに第２の
駆動信号を供給するので、第１および第２の電源配線
と、第１および第２の配線とが対向容量を有さない構成
とすることが可能で、ＣＤＭ耐性を向上させることが可
能である。
【０１４９】請求項２記載の半導体集積回路装置は、第
１および第２の配線と第１および第２駆動トランジスタ
のドレインを相互に接続する第６の配線とに対向容量が
存在するので、第１および第２のドレイン電位の変動に
ゲート電位が追随して変化するため、第１および第２駆
動トランジスタのゲート・ドレイン間に高電界が印可さ
れず、ＣＤＭ耐性を向上させることが可能である。
１および第２の配線と第１および第２駆動トランジスタ
のドレインを相互に接続する第６の配線とに対向容量が
存在するので、第１および第２のドレイン電位の変動に
ゲート電位が追随して変化するため、第１および第２駆
動トランジスタのゲート・ドレイン間に高電界が印可さ
れず、ＣＤＭ耐性を向上させることが可能である。
【０１５０】請求項３記載の半導体集積回路装置は、第
１の電源配線と前記第１の配線との対向容量は、第３の
配線と第１の配線との対向容量よりも小さく、第２の電
源配線と第２の配線との対向容量は、第３の配線と第２
の配線との対向容量よりも小さいので、半導体集積回路
装置の納められるパッケージの容量が、駆動トランジス
タのゲートに入力される信号と結合しないため、ＣＤＭ
耐性を向上させることが可能である。
１の電源配線と前記第１の配線との対向容量は、第３の
配線と第１の配線との対向容量よりも小さく、第２の電
源配線と第２の配線との対向容量は、第３の配線と第２
の配線との対向容量よりも小さいので、半導体集積回路
装置の納められるパッケージの容量が、駆動トランジス
タのゲートに入力される信号と結合しないため、ＣＤＭ
耐性を向上させることが可能である。
【０１５１】請求項４記載の半導体集積回路装置は、出
力端子と駆動トランジスタとの間に抵抗体が設けられる
ので、出力データのリンギングを抑制することが可能で
ある。
力端子と駆動トランジスタとの間に抵抗体が設けられる
ので、出力データのリンギングを抑制することが可能で
ある。
【０１５２】請求項５記載の半導体記憶装置は、第１お
よび第２の配線層と、第３の配線層とが同一の配線層で
形成されるので、駆動トランジスタのドレインから出力
端子にいたるまでの経路中において、接続孔により接続
される箇所の個数を抑制できる。
よび第２の配線層と、第３の配線層とが同一の配線層で
形成されるので、駆動トランジスタのドレインから出力
端子にいたるまでの経路中において、接続孔により接続
される箇所の個数を抑制できる。
【０１５３】請求項６記載の半導体集積回路装置は、第
１および第２の配線と第１および第２の電源配線との間
に対向容量が存在しないので、ＣＤＭ耐性を向上させる
ことが可能である。
１および第２の配線と第１および第２の電源配線との間
に対向容量が存在しないので、ＣＤＭ耐性を向上させる
ことが可能である。
【０１５４】請求項７記載の半導体集積回路装置は、出
力端子と駆動トランジスタとの間に抵抗体が設けられる
ので、出力データのリンギングを抑制することが可能で
ある。
力端子と駆動トランジスタとの間に抵抗体が設けられる
ので、出力データのリンギングを抑制することが可能で
ある。
【図１】本発明の実施の形態１のＤＲＡＭ１０００の構
成を示す概略ブロック図である。
成を示す概略ブロック図である。
【図２】図１７に示した従来の出力バッファ回路２００
０のＣＤＭ試験に対するモデルを示す概念図である。
０のＣＤＭ試験に対するモデルを示す概念図である。
【図３】図２に示したモデルをさらに簡略化したモデル
を示す概念図である。
を示す概念図である。
【図４】本発明の実施の形態１の出力バッファ回路１３
の構成の要部を抜き出して示す平面図である。
の構成の要部を抜き出して示す平面図である。
【図５】図４に示した出力バッファ回路１３の要部の構
成を示す回路図である。
成を示す回路図である。
【図６】図４中のＢ−Ｂ’断面の構成を示す断面図であ
る。
る。
【図７】図４に示した出力バッファ回路１３のＣＤＭ試
験に対するモデルを示す概念図である。
験に対するモデルを示す概念図である。
【図８】本発明の実施の形態２の出力バッファ回路２１
３の構成の要部を抜き出して示す平面図である。
３の構成の要部を抜き出して示す平面図である。
【図９】図８に示した出力バッファ回路２１３の要部の
構成を示す回路図である。
構成を示す回路図である。
【図１０】図８に示した出力バッファ回路２１３のＣＤ
Ｍ試験に対するモデルを示す概念図である。
Ｍ試験に対するモデルを示す概念図である。
【図１１】図８に示した出力バッファ回路の要部を複数
配列した構成を示す平面図である。
配列した構成を示す平面図である。
【図１２】従来のコンデンサ放電法の構成を示す概念図
である。
である。
【図１３】従来のデバイス帯電法の構成を示す概念図で
ある。
ある。
【図１４】従来の入力バッファ回路に対する保護回路の
構成を示す回路図である。
構成を示す回路図である。
【図１５】フィールドトランジスタの構成を示す断面図
である。
である。
【図１６】従来の出力バッファ回路２０００の構成を示
す回路図である。
す回路図である。
【図１７】出力バッファ回路２０００の構成を示す平面
図である。
図である。
３ アドレスバッファ、４ ＡＴＤ発生回路、５ ＰＡ
Ｅ発生回路、６ ＩＯＥＱ発生回路、７，８ 読出ドラ
イバ、１０ 制御回路、１１ ドライバ、１２入力バッ
ファ、１３ 出力バッファ回路、１６ ロウデコーダ、
１８ コラムデコーダ、 ＧＩＯａ，ＧＩＯｂ，ＧＩＯ
ｃ，ＧＩＯｄ グローバルＩＯ線対、ＬＩＯａ，ＬＩＯ
ｂ，ＬＩＯｃ，ＬＩＯｄ ローカルＩＯ線対、Ｍ＃０〜
Ｍ＃３メモリセルプレーン、６０ａ，６０ｂ 駆動トラ
ンジスタ形成領域、７０ａ，７０ｂ，７１ａ１，７１ａ
２，７１ｂ１，７１ｂ３，７１ａ３，７１ｃ１，７１ｃ
２ 第１金属配線、７２，７２ｄ，７３ａ，７３ｂ 第
２金属配線、７４ ゲート電極、７５ａ１，７５ａ３，
７５ｂ１，７５ｂ３，７５ｃ１，７５ｃ２ スルーホー
ル、７６ コンタクトホール、１００、半導体基板、１
０２ 第１の絶縁膜、１０４ 第２の絶縁膜、Ｑ１１〜
Ｑ１７，Ｑ２１〜Ｑ２７ 駆動トランジスタ、１０００
ＤＲＡＭ、２０００ 従来の出力バッファ回路。
Ｅ発生回路、６ ＩＯＥＱ発生回路、７，８ 読出ドラ
イバ、１０ 制御回路、１１ ドライバ、１２入力バッ
ファ、１３ 出力バッファ回路、１６ ロウデコーダ、
１８ コラムデコーダ、 ＧＩＯａ，ＧＩＯｂ，ＧＩＯ
ｃ，ＧＩＯｄ グローバルＩＯ線対、ＬＩＯａ，ＬＩＯ
ｂ，ＬＩＯｃ，ＬＩＯｄ ローカルＩＯ線対、Ｍ＃０〜
Ｍ＃３メモリセルプレーン、６０ａ，６０ｂ 駆動トラ
ンジスタ形成領域、７０ａ，７０ｂ，７１ａ１，７１ａ
２，７１ｂ１，７１ｂ３，７１ａ３，７１ｃ１，７１ｃ
２ 第１金属配線、７２，７２ｄ，７３ａ，７３ｂ 第
２金属配線、７４ ゲート電極、７５ａ１，７５ａ３，
７５ｂ１，７５ｂ３，７５ｃ１，７５ｃ２ スルーホー
ル、７６ コンタクトホール、１００、半導体基板、１
０２ 第１の絶縁膜、１０４ 第２の絶縁膜、Ｑ１１〜
Ｑ１７，Ｑ２１〜Ｑ２７ 駆動トランジスタ、１０００
ＤＲＡＭ、２０００ 従来の出力バッファ回路。
Claims (7)
- 【請求項１】 半導体基板の主表面上に回路部が形成さ
れる半導体集積回路装置であって、 出力データに応じて互いに相補な第１および第２の駆動
信号を生成する内部回路と、 前記第１および第２の駆動信号に応じて、前記出力デー
タを出力する出力バッファ回路とを備え、 前記出力バッファ回路は、 前記主表面上に第１の方向に沿って配置される第１およ
び第２の駆動トランジスタ形成領域を含み、 前記第１の駆動トランジスタ形成領域は、 前記第１の駆動信号に応じて、前記第１の方向に延在す
るゲートの電位を制御される、少なくとも一つの第１駆
動トランジスタを有し、 前記第２の駆動トランジスタ形成領域は、 前記第２の駆動信号に応じて、前記第１の方向に延在す
るゲートの電位を制御される、少なくとも一つの第２駆
動トランジスタを有し、 前記第１および第２の駆動トランジスタ形成領域の間に
設けられる出力端子と、 前記第１の駆動トランジスタ形成領域上に第２の方向に
沿って設けられ、前記第１駆動トランジスタに第１の電
源電位を供給する第１の電源配線と、 前記第２の駆動トランジスタ形成領域上に前記第２の方
向に沿って設けられ、前記第２駆動トランジスタに第２
の電源電位を供給する第２の電源配線と、 前記出力端子の側から前記第１駆動トランジスタのゲー
トに前記第１の駆動信号を供給する第１の配線と、 前記出力端子の側から前記第２駆動トランジスタのゲー
トに前記第２の駆動信号を供給する第２の配線と、 前記第１および第２駆動トランジスタの出力を前記出力
端子に伝達する第３の配線とを含む、半導体集積回路装
置。 - 【請求項２】 前記第１および第２の駆動トランジスタ
形成領域を含む主表面上に設けられる第１の絶縁膜を備
え、 前記第１および第２の配線は、前記第１の絶縁膜上に前
記第２の方向に沿って延在し、前記第１の絶縁膜に開口
される第１の接続孔を介して、前記第１および第２駆動
トランジスタのゲートにそれぞれ接続され、 前記第１の絶縁膜上に設けられる第２の絶縁膜を備え、 前記第３の配線は、 前記第１の絶縁膜上に形成され、前記第１の絶縁膜に開
口される第２の接続孔により前記第１駆動トランジスタ
のドレインと接続される第４の配線と、 前記第１の絶縁膜上に形成され、前記第１の絶縁膜に開
口される第３の接続孔により前記第２駆動トランジスタ
のドレインと接続される第５の配線と、 前記第１および第２の配線上の領域を含む前記第２の絶
縁膜上の領域に形成され、前記第２の絶縁膜に開口され
る第４の接続孔を介して、前記第４および第５の配線と
接続される第６の配線とを含む、請求項１記載の半導体
集積回路装置。 - 【請求項３】 前記第１の電源配線は、前記第２の絶縁
膜上に形成されて、前記第１駆動トランジスタのソース
に前記第１の電源電位を供給し、 前記第２の電源配線は、前記第２の絶縁膜上に形成され
て、前記第２駆動トランジスタのソースに前記第２の電
源電位を供給し、 前記第１の電源配線と前記第１の配線との対向容量は、
前記第３の配線と前記第１の配線との対向容量よりも小
さく、 前記第２の電源配線と前記第２の配線との対向容量は、
前記第３の配線と前記第２の配線との対向容量よりも小
さい、請求項２記載の半導体集積回路装置。 - 【請求項４】 前記第３の配線と前記出力端子との間に
設けられる抵抗体を備える、請求項２記載の半導体集積
回路装置。 - 【請求項５】 前記第１および第２の駆動トランジスタ
形成領域を含む主表面上に設けられる第１の絶縁膜を備
え、 前記第１および第２の配線は、前記第１の絶縁膜上に前
記第２の方向に沿って延在し、前記第１の絶縁膜に開口
される第１および第２の接続孔を介して、前記第１およ
び第２駆動トランジスタのゲートにそれぞれ接続され、 前記第３の配線は、 前記第１の絶縁膜上に形成され、前記第１の絶縁膜に開
口される第３の接続孔により前記第１の駆動トランジス
タのドレインと、前記第１の絶縁膜に開口される第４の
接続孔により前記第２の駆動トランジスタのドレインと
それぞれ接続される、請求項１記載の半導体集積回路装
置。 - 【請求項６】 前記第１の絶縁膜上に設けられる第２の
絶縁膜を備え、 前記第１の電源配線は、前記第２の絶縁膜上に形成さ
れ、前記第１の駆動トランジスタのソースに前記第１の
電源電位を供給し、 前記１の接続孔は、前記第１の電源配線の覆う領域の外
まで延在する前記第１駆動トランジスタのゲート上に開
口し、 前記第２の電源配線は、前記第２の絶縁膜上に形成さ
れ、前記第２の駆動トランジスタのソースに前記第２の
電源電位を供給し、 前記２の接続孔は、前記第２の電源配線の覆う領域の外
まで延在する前記第２駆動トランジスタのゲート上に開
口する、請求項５記載の半導体集積回路装置。 - 【請求項７】 前記第３の配線と前記出力端子との間に
設けられる抵抗体を備える、請求項５記載の半導体集積
回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9337306A JPH11177022A (ja) | 1997-12-08 | 1997-12-08 | 半導体集積回路装置 |
| US09/088,703 US6323689B1 (en) | 1997-12-08 | 1998-06-02 | Semiconductor integrated circuit including output buffer circuit having high resistance to electro-static discharge |
| KR1019980051606A KR100284153B1 (ko) | 1997-12-08 | 1998-11-28 | 반도체 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9337306A JPH11177022A (ja) | 1997-12-08 | 1997-12-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11177022A true JPH11177022A (ja) | 1999-07-02 |
Family
ID=18307396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9337306A Pending JPH11177022A (ja) | 1997-12-08 | 1997-12-08 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6323689B1 (ja) |
| JP (1) | JPH11177022A (ja) |
| KR (1) | KR100284153B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351452B1 (ko) * | 1999-12-30 | 2002-09-09 | 주식회사 하이닉스반도체 | 디커플링 커패시터 구조를 갖는 반도체소자 |
| KR20030002847A (ko) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP2013504201A (ja) * | 2009-09-08 | 2013-02-04 | ザイリンクス インコーポレイテッド | 集積回路出力ドライバ用の共有静電放電保護 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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