KR20030002847A - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 CDM ESD 특성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것으로, 반도체 칩의 후면 기판상에 일정 깊이로 스크래치 홈을 형성하는 단계와, 상기 스크래치 홈을 이용하여 캐패시터를 형성하는 단계를 포함하는 것이며, 반도체 칩의 후면에 원형의 스크래치 홈을 형성시키고 이를 이용하여 캐패시터를 형성하여 칩의 전하량을 제어할 수 있으며, 또한 고속 동작시 발생하는 열의 방열 경로를 형성시킬 수 있는 것이다.

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 CDM(Charged Device Model) ESD(ElectroStatic Discharge) 특성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.

일반적으로, 정전기 방전(ElectroStatic Discharge)은 반도체 칩의 신뢰성을 좌우하는 요소 중의 하나로서, 반도체 칩의 취급 시 또는 시스템에 장착하는 경우 발생되어, 칩을 손상시킨다. 따라서, 반도체 소자의 주변 영역에는 정전기로 부터 반도체 소자를 보호하기 위하여, 정전기 방지 회로가 구비되어야 한다.

여기서, 일반적인 정전기 모델링 방법에는 크게 CDM(charge device model), HBM(human body model), MM(machine model)등이 있다.

먼저, CDM 방식은 외부에서 직접 또는 간접으로 ESD 전하를 칩(chip)내에 인가하여 칩의 출력 패드를 통해 방전시킨 다음 이 방전된 전하를 검출함으로써 ESD 전하가 칩내의 소자에 미치는 영향을 테스트하기 위한 모델링 방법이고, HBM 방식은 사람의 몸에 의하여 발생된 정전기(ESD)가 순간적으로 디바이스를 통해 방전시 소자에 미치는 영향을 테스트하기 위한 모델링 방법이며, MM 방식은 하전된 공작대, 또는 기구에 의하여 발생된 정전기가 순간적으로 디바이스를 통해 방전시 소자에 미치는 영향을 테스트하기 위한 모델링 방법이다.

도 1은 종래의 CDM ESD 특성 테스트를 위한 CDM 테스터 장치부(10)와 반도체 칩(20)의 구성을 개략적으로 도시한 도면이다.

여기서, CDM 테스터(tester) 장치부(10)는 ESD 전압을 발생하는 전원부(1), ESD 전압을 스위칭하기 위한 스위치부(SW), 접지 전압(Vss) 노드와 스위치부(SW) 사이에 접속된 캐패시터(C), 스위치부(SW)와 ESD 전압을 출력하는 단자 사이에 직렬로 접속된 저항부(2) 및 인덕턴스부(3)로 구성되어 있다.

종래 기술의 CDM ESD 특성 테스트에서는 전하 플레이트(Charge Plate: CP)에서 전하를 칩에 인가하여 칩의 패드를 통해 방전시키는 방식으로, 칩 전체가 캐패시터가 되어 전하가 칩에 모여 있게된다. 이때, CDM ESD 특성은 칩의 전하 용량에 따라 결정이 되며, 전하 용량이 적을 수록 CDM ESD에 유리하다.

그러나, 상기와 같이 구성된 종래의 CDM ESD 특성 테스트 방식에서는 전하량을 제어할 수가 없어 CDM ESD 특성에 제약을 주는 문제점이 있었다.

CSP(Chip Scaled Package)의 경우 CDM 테스트시 칩 후면에 직접적으로 차징(charging)되므로, 칩에 차징되는 전류가 다른 패키지형(TSOP, SOJ 등)에 비해 크기 때문에 매우 열악하다. CSP형의 경우 CDM 레벨은 400∼500V 정도이고, TSOP 또는 SOJ형의 경우 CDM 레벨은 1100V 이상이다.

이에, 본 발명은 상기 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 칩의 후면에 스크래치 홈을 형성하여 칩에서 받아들일 수 있는 전하량을 제어시킴으로써, CDM ESD 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.

도 1은 종래의 CDM ESD 특성 테스트를 위한 CDM 테스터 장치와 반도체 칩의 구성을 개략적으로 도시한 도면.

도 2는 본 발명에 따른 반도체 소자의 제조 원리를 설명하기 위한 설명도.

도 3은 본 발명에 따른 반도체 소자의 제조 방법에 있어서, 스크래치 홈 형성을 설명하기 위한 단면도.

도 4는 본 발명에 따른 반도체 소자의 제조 방법에 의하여 제조된 웨이퍼의 평면도.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : CDM 테스터 장비부20 : 반도체 칩

31: 웨이퍼의 P형 기판33 : 스크래치 홈

상기 목적을 달성하기 위한 발명에 따른 반도체 소자의 제조 방법은, 반도체 칩의 후면 기판상에 일정 깊이로 스크래치 홈을 형성하는 단계와, 상기 스크래치 홈을 이용하여 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.

도 2는 본 발명에 따른 반도체 소자의 제조 원리를 설명하기 위한 설명도이고, 도 3은 본 발명에 따른 반도체 소자의 제조 방법에 있어서, 스크래치 홈 형성을 설명하기 위한 단면도이고, 도 4는 본 발명에 따른 반도체 소자의 제조 방법에 의하여 제조된 웨이퍼의 평면도이다.

도 2에 도시된 바와 같이, CDM 테스터 장치부(10)의 패드(포고 핀)(4)와 칩의 후면(전하 플레이트) 사이의 캐패시터(Cb)는 직렬 구조이므로 전체 캐패시터의 용량(Ctotal)은, 하기 수학식 1에 나타난 바와 같이, 작은 캐패시터(Cair)의 용량에 좌우된다.

C total = Cb + Cair = (Cb ×Cair) / (Cb + Cair)

여기서, 전하량(Q)은 캐패시터(C) × 전압(V)이므로, 캐패시터(C)를 감소하면 전하량(Q)은 감소된다.

이를 토대로 하는 본 발명에 따른 반도체 소자의 제조 방법은, 도 3에 도시된 바와 같이, 웨이퍼(wafer)의 P형 기판(31)의 라인딩(GRINDING)시 표면의 거침 정도(ROUGHNESS)를 크게하여 상기 웨이퍼 기판(31)의 후면에 일정 깊이의 스크래치 홈(33)을 형성한다.

이어서, 도면에는 도시하지 않았지만, 상기 스크래치 홈(33)을 이용하여 캐패시터(미도시)를 상기 웨이퍼의 P형 기판(31)상에 부분적으로 형성한다. 이때, 캐패시터(미도시)를 부분적으로 형성하는 이유는 고속 동작시 발생하는 열을 방출할 수 있는 경로를 형성해 주기 위해서이다.

도 4는 본 발명에 따른 반도체 소자의 제조 방법으로 형성된 웨이퍼(31)의 평면도를 나타낸 것으로, 상기 웨이퍼(31)에 스크래치 홈(33)이 일정한 모양, 예를 들어, 원형 모양으로 부분적으로 형성된 것을 보여준다.

상기와 같은 제조 방법으로 칩의 후면에 레이저 홈을 형성하고, 이를 이용하여 캐패시터를 형성하여 칩의 전하량을 제어할 수 있으며, 고속 동작시 발생하는 열의 방열 경로를 형성시킬 수 있다.

본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.

이상에서 살펴 본 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법에 있어서는 다음과 같은 효과가 있다.

본 발명에 있어서는 반도체 칩의 후면에 그라인딩시 표면 거침 정도를 크게하여 홈을 형성시키고 이를 이용하여 캐패시터를 형성하여 칩의 전하량을 제어할 수 있으며, 또한 고속 동작시 발생하는 열의 방열 경로를 형성시킬 수 있는 효과가 있다.

Claims (2)

1. 반도체 칩의 후면 기판상에 일정 깊이로 스크래치 홈을 형성하는 단계와,

   상기 스크래치 홈을 이용하여 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제 1 항에 있어서,

   상기 스크래치 홈은 원형 모양인 것을 특징으로 하는 반도체 소자의 제조 방법.