JP2012500473A - マルチダイパッケージにおける過剰電圧保護のためのシステム及び方法 - Google Patents
マルチダイパッケージにおける過剰電圧保護のためのシステム及び方法 Download PDFInfo
- Publication number
- JP2012500473A JP2012500473A JP2011523136A JP2011523136A JP2012500473A JP 2012500473 A JP2012500473 A JP 2012500473A JP 2011523136 A JP2011523136 A JP 2011523136A JP 2011523136 A JP2011523136 A JP 2011523136A JP 2012500473 A JP2012500473 A JP 2012500473A
- Authority
- JP
- Japan
- Prior art keywords
- die
- noise sensitivity
- circuit
- ground
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 23
- 230000035945 sensitivity Effects 0.000 claims abstract description 202
- 238000004519 manufacturing process Methods 0.000 claims description 22
- 230000015556 catabolic process Effects 0.000 claims description 9
- 238000006731 degradation reaction Methods 0.000 claims description 9
- 238000011156 evaluation Methods 0.000 claims description 4
- 238000004891 communication Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000001052 transient effect Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000003750 conditioning effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Emergency Protection Circuit Devices (AREA)
Abstract
マルチダイパッケージの1つのダイ上の保護システムは、パッケージの1以上の他のダイからもたらされる過剰電圧のためのディスチャージパスを提供する。グラウンドパスが高ノイズセンシティビティを有するパッケージ内のある回路のために与えられ、グラウンドパスが高ノイズセンシティビティ回路に対して相対的に低ノイズセンシティビティを有するパッケージ内のある回路のために与えられる。複数のダイの高ノイズセンシティビティ回路のグラウンドどうしはショートされ、コモン高ノイズセンシティビティグラウンドとなる。複数のダイの低ノイズセンシティビティ回路のグラウンドどうしはショートされ、コモン低ノイズセンシティビティグラウンドとなる。予め指定されたリムーバブルパスがダイの外部のパッケージ上に含まれ、それはコモン高ノイズセンシティビティグラウンドとコモン低ノイズセンシティビティグラウンドとをショートする。
Description
以下の説明は、一般に、例えば電気的オーバーストレス(electrical overstress)(EOS)及び/又は静電ディスチャージ(electrostatic discharge)(ESD)事象に起因する過剰電圧(excess voltage)を含んだ、潜在的にダメージを与える過剰電圧に対する保護を提供する半導体回路に関する。
現代の集積回路(IC)は、過剰電圧によって容易にダメージを受ける。これらの潜在的にダメージを与える電圧の共通の原因は、電気的オーバーストレス(EOS)及び静電ディスチャージ(ESD)を含んでいる。ESDは、ソリッドステートエレクトロニクスにおける深刻な問題であり、ダイレクトコンタクトを通して或いは誘起された電界を通して、異なった静電ポテンシャルでボディ或いは表面間を静電チャージが移動するものである。シリコン等の半導体及びシリコン酸化物等の絶縁材料を用いて構築されるICは、ESD事象によって生成されるかもしれないより高い電圧を受けたときに永続的にダメージを受け得る。
伝統的には、オンチップ回路が採用され、ESD事象の最中にICを保護している。従来のICESD保護案では、IC電力サプライレール(power supply rail)間のESD電流をシャント(shunt)するために特別のクランプ回路がたびたび用いられ、それによってICのセンシティブな内部エレメントをダメージから保護している。そのようなクランピング回路は、典型的には、タイマー回路(例えば、“一時的検出器(transient detector)”として言及されるかもしれない抵抗−キャパシタ(RC)タイマー)、及び高ESD電流をディスチャージするための大きなnチャネルMOSFETデバイスを有している。それ故、電力レールクランプ回路(power rail clamp circuit)がたびたびIC内で採用され、ESD事象がICの電力レール上で生じた場合に、ICのメインデバイス(回路エレメント)がダメージを受けないように、クランプがターンオンして電圧を減少させるようにしている。そのようなRCクランプのインプリメンテーション及び利用は、従来技術においてよく知られている。
代表的なESD保護回路は、"Circuit for Electrostatic Discharge Protection"というタイトルの米国特許5946177、"Electrostatic Discharge Circuit"というタイトルの米国特許6327126、"Electrostatic Discharge Protection Power Rail Clamp with Feedback-Enhanced Triggering and Conditioning Circuitry"というタイトルの米国特許7196890、"Method and Apparatus for Coupling Multiple Independent On-Chip VDD Busses to ESD Core Clamp"というタイトルの米国特許5654862、及び"Transient Pulse, Substrate-Triggered BICMOS Rail Clamp For ESD Abatement"というタイトルの公開米国特許出願2006/0250732に述べられている。
所与の集積回路(IC)パッケージは、その中にインプリメントされた複数のダイ(die)を有しているかもしれない。伝統的には、それらは、ESDディスチャージ事象の最中に所与のダイを保護するために、入力/出力(I/O)回路に集積されたオンチップESD保護回路である。これらの回路は、その特定のダイのために必要とされる保護を提供する。それ故、複数のダイを含んだICパッケージのための伝統的なESD保護案において、ESD保護回路は、特定のダイ内で生じる過剰電圧事象(excess voltage event)(例えば、ESD事象)に対して特定のダイを保護するために、各ダイ内にインプリメントされているかもしれない。一例として、ESD保護回路は、所与のダイ内で生じる過剰電圧事象に対してディスチャージパス(discharge path)を提供するために所与のダイ内に配置されたバックトゥバックダイオード(back-to-back diode)のペアを有しているかもしれない。同様に、バックトゥバックダイオードの他のペアが、他のダイ内で生じる過剰電圧事象に対してディスチャージパスを提供するために他のダイ内に配置されているかもしれない。そのような過剰電圧ディスチャージパスを提供するためのバックトゥバックダイオードの利用は、従来技術においてよく知られている。一般に、そのようなダイオードは、正常動作状態において通常、逆バイアス(非導通)であるが、ダイオードペアの一方のサイドの過剰チャージが閾量を越える過剰電圧事象(例えば、ESD)が生じるときには、ペア内のダイオードは順バイアスされ(導通)、過剰電圧に対するディスチャージパスを提供する。
複数のダイを有するパッケージでは、1つのダイのI/O信号は、同一パッケージ内の1以上の他のダイのI/O信号と通信するかもしれない。パッケージ内の異なったダイは、ノイズに対するセンシティビティの異なったレベルを有しているかもしれない。例えば、所与のパッケージ内のこれらのダイは、完全なデジタル回路、或いはRF/アナログ回路を含んでいるかもしれず、それは基板ノイズ及びクロストークに対して高センシティブである。典型的には、ダイがノイズに対して高センシティブな回路(例えば、センシティブなRF/アナログ回路)を含んでいる場合、パッケージ内のデジタルダイによるような、他のダイによって導入されるかもしれない基板ノイズからの適切なアイソレーションを必要とする。
複数のダイを含む全てのパッケージに対するESD保護は、ノイズアイソレーション、クロストーク等のような問題に起因して、さらにチャレンジングとなってきている。さらに、異なった電力ドメイン間をインターフェースする複数のダイ及び信号間の通信は、パッケージの弱み(vulnerability)に追加される。
上記の観点から、複数のダイを含んだICパッケージのための過剰電圧保護システムに対する要求が存在する。過剰電圧事象(例えば、ESD事象)への潜在的なダメージに対する良好な免疫(immunity)を有するICパッケージを提供するような過剰電圧保護システムに対する要求が存在する。パッケージ内のデバイスにストレスを与えることなく、そのような過剰電圧事象への潜在的なダメージの最中に一時的な電流(transient current)をディスチャージすることのできるような過剰電圧保護システムに対する要求が存在する。全てのESDディスチャージ案は強固である(robust)べきである。
本開示は一般に、マルチダイパッケージについて、過剰電圧事象(例えば、ESD事象)への潜在的なダメージに対する保護を与えるためのシステム及び方法に向けられている。本発明のある態様によれば、マルチダイパッケージの1つのダイ上にインプリメントされた過剰電圧保護システムは、ICパッケージの1以上の他のダイに印加された過剰電圧に対するディスチャージパスを与える。
一態様では、過剰電圧ディスチャージシステム(excess voltage discharge system)は、第1のダイ(die)及び第2のダイを有する集積回路(IC)パッケージを含む。第1のダイは、第1のグラウンドノード(ground node)、第2のグラウンドノード、及び1のグラウンドノードと第2のグラウンドノードとの間に介在した保護回路(protection circuitry)を有する。第2のダイは、第3のグラウンドノード及び第4のグラウンドノードを有する。第3のグラウンドノードは、第1のグラウンドノードにショートされて第1のクロスダイコモングラウンド(cross-die common ground)となる。第4のグラウンドノードは、第2のグラウンドノードにショートされて第2のクロスダイコモングラウンドとなる。システムはまた、第1のダイ及び第2のダイの外部のパッケージ上の位置で、第1のクロスダイコモングラウンドと第2のクロスダイコモングラウンドとを互いにショートさせるための予め指定されたリムーバブルパス(pre-designated removable path)を含む。
他の態様では、過剰電圧ディスチャージシステムは、第2のダイに結合された第1のダイを有する集積回路(IC)パッケージを含む。第1のダイは、デジタル回路及びラジオ周波数(RF)アナログ回路を有する。第1のダイはまた、第2のダイのためのコモンディスチャージパス(common discharge path)を生成する保護システムを有する。
さらに他の態様では、過剰電圧ディスチャージシステムは、第1のダイ及び少なくとも第2のダイを有する集積回路(IC)パッケージを含む。第1のダイは第1の回路及び第2の回路を有し、第1のダイの第1の回路は第2の回路よりも相対的に高いノイズセンシティビティ(noise-sensitivity)を有する。第1のダイは、第1のダイ上の第1の回路のための少なくとも1つの高ノイズセンシティビティグラウンドノード(high noise-sensitivity ground node)と、第1のダイ上の第2の回路のための少なくとも1つの低ノイズセンシティビティグラウンドノード(low noise-sensitivity ground node)とを有する。第1のダイはまた、少なくとも1つの高ノイズセンシティビティグラウンドノードと少なくとも1つの低ノイズセンシティビティグラウンドノードとの間に介在した保護回路を有する。少なくとも第2のダイは第3の回路及び第4の回路を有し、少なくとも第2のダイの第3の回路は第4の回路よりも相対的に高いノイズセンシティビティを有する。少なくとも第2のダイは、第3の回路のための少なくとも1つの高ノイズセンシティビティグラウンドノードと、第4の回路のための少なくとも1つの低ノイズセンシティビティグラウンドノードとを有する。第1のダイの少なくとも1つの高ノイズセンシティビティグラウンドノードと少なくとも第2のダイの少なくとも1つの高ノイズセンシティビティグラウンドノードは、第1のダイ及び少なくとも第2のダイの外部のパッケージ上の位置で互いにショートされて、コモン高ノイズセンシティビティグラウンドとなる。第1のダイの少なくとも1つの低ノイズセンシティビティグラウンドノードと少なくとも第2のダイの少なくとも1つの低ノイズセンシティビティグラウンドノードは、第1のダイ及び少なくとも第2のダイの外部のパッケージ上の位置で互いにショートされて、コモン低ノイズセンシティビティグラウンドとなる。予め指定されたリムーバブルパスは、第1のダイ及び少なくとも第2のダイの外部のパッケージ上の位置で、コモン高ノイズセンシティビティグラウンドとコモン低ノイズセンシティビティグラウンドとを互いにショートさせるためのものである。
さらに他の態様では、方法は、マルチダイ(multi-die)集積回路(IC)パッケージを製造するために提供される。方法は、マルチダイパッケージの複数のダイの高ノイズセンシティビティグラウンドどうしをショートさせて、複数のダイの外部にあるマルチダイパッケージ上のコモン高ノイズセンシティビティグラウンドパスとすることを含む。方法はまた、マルチダイパッケージの複数のダイの低ノイズセンシティビティグラウンドどうしをショートさせて、複数のダイの外部にあるマルチダイパッケージ上のコモン低ノイズセンシティビティグラウンドパスとすることを含む。方法はさらに、過剰電圧ディスチャージ保護回路を少なくとも1つの複数のダイ上に含ませることを含む。コモン高ノイズセンシティビティグラウンドパス及びコモン低ノイズセンシティビティグラウンドパスは、過剰電圧ディスチャージ保護回路に結合される。方法はまた、コモン高ノイズセンシティビティグラウンドパスとコモン低ノイズセンシティビティグラウンドパスとを互いにショートさせる予め指定されたリムーバブルパスをマルチダイパッケージ上に与えることを含む。方法はさらに、コモン高ノイズセンシティビティグラウンドパスとコモン低ノイズセンシティビティグラウンドパスとを互いにショートさせる予め指定されたオプショナルパスを有するマルチダイパッケージのパフォーマンスを評価することを含み、そして、パフォーマンスが受け入れられない場合には、予め指定されたリムーバブルパスをカット(cut)して、コモン高ノイズセンシティビティグラウンドパスとコモン低ノイズセンシティビティグラウンドパスとが互いにショートしないようにする。
上述したことは、以下の発明の詳細な説明がより良く理解されるようにするため、本発明の特徴及び技術的効果を広く概観したものである。本発明のさらなる特徴及び効果は、この後で説明され、それは本発明のクレームの主題を形成する。開示されるコンセプト及び具体的な態様は、本発明の同じ目的を実行するための他の構成を変更或いは設計するための基礎として容易に利用されるかもしれないことは、当業者によって認識されるべきである。そのような等価な構成が、添付されたクレームで明らかにされるような本発明の精神及び範囲から逸脱しないことは、当業者によって理解されるべきである。機構及び動作の方法の両者である、本発明の特質であると信じられる新規な特徴は、さらなる目的及び効果とともに、添付の図面を関連させて考慮されたときに、以下の説明からより理解されるであろう。しかしながら、図面のそれぞれは例証及び説明の目的だけに提供され、本発明の定義及び限定として意図されていないことは、明確に理解されるべきである。
本発明のより完全な理解のために、添付の図面を参照して以下の記述について言及がなされる。
図1は、本発明の一態様に係る過剰電圧(excess voltage)(例えば、ESD)保護回路(protection circuit)を含んだ例示的なマルチダイパッケージ(multi-die package)の概略図を示している。図1の例示的な態様では、マルチダイパッケージ10は、第1のダイ11及び第2のダイ12を備えている。説明を容易にするために、この例では2つのダイを示しているが、他の態様では、2つよりも多いダイがマルチダイパッケージ10内にインプリメントされることを理解すべきである。この例では、第1のダイ11は、第1の部分101及び第2の部分102を有している。ある態様では、第1の部分101はデジタル回路140を含んでおり、第2の部分102はラジオ周波数(RF)回路のようなアナログ回路141を含んでいる。例えば、デジタル回路140は、一例としてプロセッサ及びメモリのようなデジタル回路を含んでいるかもしれない。アナログ回路141は、一例として、RF、LNA、高周波数DAC、ADC、PLL、電力管理回路(power management circuitry)のようなアナログ回路を含んでいるかもしれない。ここでさらに議論されるように、第1の部分101は、低ノイズセンシティビティ(low noise-sensitivity)(例えば、デジタル回路140、或いは、ここでさらに議論されるように、低ノイズセンシティビティを有する回路の任意の他のタイプ)を有する回路を有し、第2の部分102は、高ノイズセンシティビティ(high noise-sensitivity)(例えば、RFアナログ回路141、或いは、ここでさらに議論されるように、高ノイズセンシティビティを有する回路の任意の他のタイプ)を有する回路を有する。
一般に、回路のあるタイプは低ノイズセンシティビティを有し(すなわち、ノイズに対してより小さいセンシティブなパフォーマンスを有する)、一方、回路の他のタイプは高ノイズセンシティビティを有する(すなわち、ノイズに対してより大きいセンシティブなパフォーマンスを有する)。ここでさらに述べられるように、ノイズに対するそれぞれのセンシティビティは、回路の相対的な特質である。例えば、ノイズが十分に大きいと、ほとんどの任意の回路のパフォーマンスは、それによってインパクトを受けるかもしれない。しかしながら、ある回路は相対的に高いノイズセンシティビティを有し、他の回路は相対的に低いノイズセンシティビティを有することを、当業者は理解するであろう。
一例として、所与のICパッケージ(例えば、パッケージ10)内のような所与のシステム内において、高ノイズセンシティビティを有する回路の第1のタイプが存在するかもしれず、回路の第1のタイプに対して相対的に低いノイズセンシティビティを有する回路の第2のタイプが存在するかもしれない。例えば、図1の図示された例では、ICパッケージ10の第1のダイ11上のRFアナログ回路141は、高ノイズセンシティビティを有する回路の第1のタイプかもしれず、第1のダイ11上のデジタル回路140は、RFアナログ回路141に対して相対的に低いノイズセンシティビティを有する回路の第2のタイプかもしれない。
低ノイズセンシティビティを有するものとしてここで言及される回路は、一般に、高ノイズセンシティビティを有するものとしてここで言及される回路よりも、大きな量のノイズに耐えることができる(受け入れることのできないパフォーマンス劣化なしに)回路である。例えば、多くのアナログ回路コンポーネントに比較されるように、デジタル回路は典型的にはノイズに対してよりセンシティビティでないと考えられる。例えば、多くのデジタル回路は、電圧レベルのウィンドウが、ハイ電圧レベル(或いはロジカル“1”)或いはロウ電圧レベル(或いはロジカル“0”)のいずれかであるとして認められている。一例として、所与のデジタル回路は、ロウ電圧レベルとして0ボルトを規定し、ハイ電圧レベルとして5ボルトを規定するかもしれない。さらに、要求される電圧レベルがロウ電圧レベル及びハイ電圧レベルとしてそれぞれ0ボルト及び5ボルトと正確に認識されるよりはむしろ、所与のデジタル回路は電圧レベルのそれぞれのウィンドウがロウ及びハイレベルであるとして認識するかもしれない。例えば、そのような所与のデジタル回路は、閾値よりも下の任意の電圧レベルを、例えば1.5ボルトより下を、ロウ電圧レベルであるに対応するとして認識するかもしれず、閾値、例えば3.5ボルトを越える任意の電圧レベルを、ハイ電圧レベルに対応するとして認識するかもしれない。一方、多くのアナログ回路のパフォーマンスは、信号の正確な値により厳格に依存する(或いは、デジタル回路によってたびたび許容されるものよりもはるかに、信号値のよりタイトなウィンドウに依存する)。このように、多くのデジタル回路は、多くのアナログ回路よりも相対的に低いノイズセンシティビティを有する。もちろん、当業者が認めるであろうように、ノイズに対するそれらのそれぞれのセンシティビティにおいて相対的な違いを有する回路の異なったタイプの他の例が、所与のシステムに存在するかもしれない。
図1の例示的なシステムにおいて、第1のダイ11の第1の部分101は、過剰電圧保護回路103を含んでおり、これについてここでさらに説明する。図示されるように、第1の部分101は、Vsspackageパス109、Vssnパス110、Vss2パス111、及びVss1パス112のような、1以上のグラウンドパス(ground path)を備えている。これらのグラウンドパス109−112のそれぞれは、過剰電圧保護回路103を介して、コモングラウンドパス(common ground path)(“Vssx”)113に結合されている。1以上のグラウンドパス109−113は、第1のダイ11上にインプリメントされたデジタル回路140に対するリファレンスグラウンド(reference ground)を提供するために用いられるかもしれない。図示された例では、Vsspackageパス109は、I/Oパッド108を介して第1のダイ11の外部に露出している。同様に、コモンVssxパス113は、I/Oパッド114を介して第1のダイ11の外部に露出している。もちろん、1以上の他のグラウンドパス110−112は、あるインプリメンテーションにおいて、同様にI/Oパッドを介して第1のダイ11の外部に露出しているかもしれない。
ある態様では、過剰電圧保護回路103は、図1の例示的態様に示されたペア104、105、106及び107のようなバックトゥバックダイオード(back-to-back diode)の1以上のペアを含んでいる。バックトゥバックダイオードの4つのペアがこの例では示されているが、他のインプリメンテーションでは任意の数(1以上)のそのようなペアがインプリメントされていてもよい。ダイオードの利用は本技術において公知であり、それ故にここでは簡単に述べる。一例として、ダイオードペア104は、ダイオード104A及び104Bのバックトゥバック配置である。Vssx113上の電圧が、ダイオード104Aの順ブレークオーバー(forward breakover)よりも大きな量でVsspackage109の電圧を超えると、ダイオード104Aは導電となり、ディスチャージパス(discharge path)を与える。一方、Vsspackage109上の電圧が、ダイオード104Bの順ブレークオーバーよりも大きな量でVssx113の電圧を越えると、ダイオード104Bは導電となり、ディスチャージパスを与える。
この例では、第1のダイ11の第2の部分102は、1以上の高ノイズセンシティビティグラウンドパス(Vss1...Vssn)115を有し、それは部分101(例えば、デジタル回路140)内の回路に対して相対的に高いノイズセンシティビティを有する部分102内の回路(例えば、RFアナログ回路141)のためのリファレンスグラウンドを与える。そのような高ノイズセンシティビティグラウンドパス115が、図示された例では、パス116−118を含んでおり、それらは本例ではそれぞれI/Oパッド119−121によって第1のダイ11の外部に露出している。図示された例では、第1のダイ11の第2の部分102はまた、低ノイズセンシティビティグラウンドパス122のような1以上の低ノイズセンシティビティグラウンドパスを含んでおり、それは高ノイズセンシティビティを有する回路に対して(例えば、RFアナログ回路141に対して)相対的に低いノイズセンシティビティを有する部分102の回路のためのリファレンスグラウンドを与える。図示された例では、そのような低ノイズセンシティビティグラウンドパス122は、I/Oパッド123によって第1のダイ11の外部に露出している。
この例では、第2のダイ12は、電力管理回路(power management circuitry)142を含んでいるが、他の態様では、所与のインプリメンテーションのために望まれた回路の任意のタイプを含んでいてもよい。この例では、第2のダイ12は、高ノイズセンシティビティグラウンドパス124のような1以上の高ノイズセンシティビティグラウンドパスを有しており、それは低ノイズセンシティビティを有するパッケージ10内の回路(例えば、デジタル回路140)に対して相対的に高いノイズセンシティビティを有する第2のダイ12内の回路のためのリファレンスグラウンドを与える。図示された例では、そのような高ノイズセンシティビティグラウンドパス124は、I/Oパッド125によって第2のダイ12の外部に露出している。さらに、図示された例では、第2のダイ12は、1以上の低ノイズセンシティビティグラウンド(Vss1...Vssn)126を有し、それは高ノイズセンシティビティを有するパッケージ10内の回路(例えば、RFアナログ回路141)に対して相対的に低いノイズセンシティビティを有する第2のダイ12内の回路のためのリファレンスグラウンドを与える。図示された例では、そのような低ノイズセンシティビティグラウンドパス126は、パス127−129を含み、それは本例ではそれぞれI/Oパッド130−132によって第2のダイ12の外部に露出している。
この例示的な態様では、ダイ11及び12の全ての高ノイズセンシティビティグラウンドは、互いにショートされている。特に、ダイ11及び12の全ての高ノイズセンシティビティグラウンドは、第1及び第2のダイ11及び12の外部で互いにショートされており、それによってコモン高ノイズセンシティビティグラウンド133となっている。例えば、図1の例に示されるように、第1のダイ11の高ノイズセンシティビティグラウンドパス115及び第2のダイ12の高ノイズセンシティビティグラウンド124は、互いにショートされて、コモン高ノイズセンシティビティグラウンド133となっている。
同様に、この例示的な態様では、ダイ11及び12の全ての低ノイズセンシティビティグラウンドは、パッケージ上で互いにショートされている。特に、ダイ11及び12の全ての低ノイズセンシティビティグラウンドは、第1及び第2のダイ11及び12の外部で互いにショートされており、それによってコモン低ノイズセンシティビティグラウンド134となっている。例えば、図1の例に示されるように、第1のダイ11の低ノイズセンシティビティグラウンドパス122及び第2のダイ12の低ノイズセンシティビティグラウンド126は、互いにショートされて、コモン低ノイズセンシティビティグラウンド134となっている。
この例示的な態様に示されるように、オプショナルパス(optional path)135は、第1のダイ11及び第2のダイ12の外部のパッケージ上の位置で、コモン高ノイズセンシティビティグラウンド133とコモン低ノイズセンシティビティグラウンド134とを互いにオプショナルにショートさせるために、提供されている。ある態様では、ここでされに説明されるように、オプショナルパス135は、パッケージ10の製造において最初は含められるパス(例えば、メタルトレース(metal trace))であるが、望まれる場合には、パッケージ10の後ろの製造の最中(during later manufacturing)にカット(cut)(或いは除去(remove))されるかもしれない。例えば、ここでさらに説明されるように、パス135は、最初はパッケージ10に含められるメタルトレースであるかもしれない。パッケージ10の製造の最中に、ダイ11及び12上の回路のパフォーマンスは、例えば、高ノイズセンシティビティを有する回路のパフォーマンスを評価するために、テストされるかもしれない。回路のパフォーマンスを受け入れられる(acceptable)と判断された場合には、パス135は適切に(in place)残されるかもしれない。そうでない場合、パフォーマンスが受け入れられない場合には(例えば、高ノイズセンシティビティを有する回路上のノイズのインパクトに起因して)、パス135はカット/除去されることができ(図1の“X”によって示されるように)、ESDパスとして2つのグラウンド133、134間のダイオード保護回路103のみが残る。改善されたパフォーマンスが望まれるならば、ダイ11及び12に対するいかなる変更も必要とせずに、単にパス135をカットすることによって、高ノイズセンシティビティ回路によって招かれるノイズは減少されるかもしれない。
この観点から、オプショナルパス135は、オプショナルパスであるとして、設計及び製造の最中に予め指定される(pre-designated)。したがって、上述したように、この例示的態様では、全ての高ノイズセンシティビティグラウンドは、ダイ11及び12の外部の位置で互いにショートされて、コモン高ノイズセンシティビティグラウンド133(それは、ダイ11及び12の外部のパッケージ10上のトレース/パスである)となり、全ての低ノイズセンシティビティグラウンドは、ダイ11及び12の外部の位置で互いにショートされて、コモン低ノイズセンシティビティグラウンド134(それもまた、ダイ11及び12の外部のパッケージ10上のトレース/パスである)となる。
以下で議論されるように、パス135は、パッケージ10の高ノイズセンシティビティ回路のパフォーマンスの受け入れられない劣化にならないならば、望ましいものであるかもしれない。パス135が、パッケージ10の高ノイズセンシティビティ回路のパフォーマンスの受け入れられない劣化になれば、それはカット/除去されることができ(パッケージ10に要求されるさらなる変更なしに)、パッケージ10の高ノイズセンシティビティ回路によって招かれるノイズを減少させる解決策となる。パス135がカット/除去されるとき、高ノイズセンシティビティグラウンドは依然として、第1のダイ11の保護システム103(例えば、バックトゥバックダイオード104)を通して、過剰電圧ディスチャージ(例えば、ESDディスチャージ)パスを有しているであろう。
図1の例に示されるように、ある態様によれば、高ノイズセンシティビティグラウンド及び低ノイズセンシティビティグラウンドは、過剰電圧保護回路103を通して互いに接続されている。例えば、コモン高ノイズセンシティビティグラウンド133及びコモン低ノイズセンシティビティグラウンド134は、図1の例示的なマルチダイパッケージ内の第1のダイ上にインプリメントされた過剰電圧保護回路103を介して互いに接続されている。
過剰電圧保護回路103は、図1の例では単一のダイ(例えば、ダイ11)内にインプリメントされているように示されているが、ある態様では、過剰電圧保護回路103は、マルチダイパッケージの複数の異なったダイ上にインプリメントされていてもよい。そのような複数の異なったダイにまたがったインプリメンテーションは、多くのダイを含んだマルチダイパッケージにおいて、特に望ましく及び/又は効果的である。図1の例示的なマルチダイパッケージは、説明の簡単化のために2つのダイ11及び12を含むように示されているが、いくつかの態様では、マルチダイパッケージがより多くのダイを含んでいてもよい。そのような場合には、複数の異なったダイは、図1の第1のダイについて示されたものと同様にして、その上にインプリメントされた過剰電圧保護回路103を有していてもよい。それ故、例えば、マルチダイパッケージ内の複数の異なったダイはそれぞれ、それによって高ノイズセンシティビティグラウンド及び低ノイズセンシティビティグラウンドが互いに接続されたその上にインプリメントされた過剰電圧保護回路103を有していてもよい。図1に示されるように、他のダイ(過剰電圧保護回路103がインプリメントされたダイ以外)の高ノイズセンシティビティグラウンド及び/又は低ノイズセンシティビティグラウンドは、1以上のダイの過剰電圧保護回路103によって互いに接続されている。一例として、ある態様では、図1のバックトゥバックダイオードペア104及び105は、第1のダイ11上にインプリメントされてもよく、バックトゥバックダイオードペア106及び107は、他のダイ(例えば、図1の第1及び第2のダイ11及び12以外)上にインプリメントされてもよい。
図2に移ると、本発明の一態様に係るマルチダイパッケージを製造するためのプロセスが示されている。製造プロセスのブロック21では、マルチダイパッケージの複数のダイの高ノイズセンシティビティグラウンドどうしが互いにショートされて、複数のダイの外部にあるマルチダイパッケージ上のコモン高ノイズセンシティビティグラウンドパスとなる。例えば、図1の例示的なパッケージ10では、ダイ11及び12の高ノイズセンシティビティグラウンドが互いにショートされて、マルチダイパッケージ上のコモン高ノイズセンシティビティグラウンドパス133となる。コモン高ノイズセンシティビティグラウンドパス133は、複数のダイ11及び12の外部にある。
製造プロセスのブロック22では、マルチダイパッケージのマルチダイの低ノイズセンシティビティグラウンドどうしが互いにショートされて、複数のダイの外部にあるマルチダイパッケージ上のコモン低ノイズセンシティビティグラウンドパスとなる。例えば、図1の例示的なパッケージ10では、ダイ11及び12の低ノイズセンシティビティグラウンドが互いにショートされて、マルチダイパッケージ上のコモン低ノイズセンシティビティグラウンドパス134となる。コモン低ノイズセンシティビティグラウンドパス134は、複数のダイ11及び12の外部にある。
製造プロセスのブロック23では、過剰電圧ディスチャージ保護回路(例えば、図1の保護回路103)が、少なくとも1つのマルチダイ上に含まれる。コモン高ノイズセンシティビティグラウンドパス及びコモン低ノイズセンシティビティグラウンドパスが、過剰電圧ディスチャージ保護回路に結合される。ある態様では、サブブロック201に示されるように、過剰電圧ディスチャージ保護回路は、コモン高ノイズセンシティビティグラウンドパスとコモン低ノイズセンシティビティグラウンドパスとの間に介在するバックトゥバックダイオードの少なくとも1つのペアを含む。例えば、図1の例示的なパッケージ10では、ダイ11にインプリメントされた過剰電圧ディスチャージ保護回路103は、バックトゥバックダイオードのペア104を含む。バックトゥバックダイオードのペアは、コモン高ノイズセンシティビティグラウンドパス133とコモン低ノイズセンシティビティグラウンドパス134との間に介在する。すなわち、コモン高ノイズセンシティビティグラウンドパス133は、バックトゥバックダイオードのペアの第1のサイドのI/Oパッド108にコミュニケイティブに結合され、コモン低ノイズセンシティビティグラウンドパス134は、バックトゥバックダイオードのペアの逆サイドのI/Oパッド114にコミュニケイティブに結合される。
製造プロセスのブロック24では、予め指定されたオプショナルパス(pre-designated optional path)がマルチダイパッケージ上に含められ、パスがコモン高ノイズセンシティビティグラウンドパスとコモン低ノイズセンシティビティグラウンドパスとを互いにショートさせる。そのようなオプショナルパスは、好ましくは複数のダイの外部にあるマルチダイパッケージ上の位置にインプリメントされる。例えば、図1の例示的なパッケージ10に示されるように、予め指定されたオプショナルパス135は、マルチダイパッケージ10上に最初は含められる(製造プロセスの最初の段階(stage)の間)。パス135は、コモン高ノイズセンシティビティグラウンドパス133とコモン低ノイズセンシティビティグラウンドパス134とを互いにショートさせる。
ブロック21−24は、製造プロセスの間に、任意の相対的な順序(relative order)で実行されてもよく及び/又は1以上のブロックが平行して実行されてもよいことを、認識すべきである。
製造プロセスのブロック25では、適切に置かれた(in place)パス135(すなわち、コモン高ノイズセンシティビティグラウンドパスとコモン低ノイズセンシティビティグラウンドパスとを互いにショート)を有するマルチダイパッケージのパフォーマンスが評価される。一例として、ある態様では、評価は、高ノイズセンシティビティを有するマルチダイパッケージ内の回路(例えば、RFアナログ回路等)のパフォーマンスの受け入れられない劣化(unacceptable degradation)が、互いにショートされたコモン高ノイズセンシティビティグラウンドパス及びコモン低ノイズセンシティビティグラウンドパス上に存在するノイズに起因しているか否かを評価する。
パス135は、マルチダイパッケージ10の回路の受け入れられないパフォーマンス劣化とならない場合には、一般に望ましいものである。例えば、コモン高ノイズセンシティビティグラウンドパス133とコモン低ノイズセンシティビティグラウンドパス134とを互いにショートさせることは、マルチダイパッケージ10の任意のグラウンドノード間のより少ない抵抗パス(less resistive path)を与え、それは、マルチダイパッケージ10内で生じるかもしれないESD事象(或いは、他の過剰電圧事象)をハンドリングするためによりよい効率を与えるかもしれない。それ故、予め指定されたオプショナルパス135によって与えられるショートが、マルチダイパッケージ10の回路の受け入れられないパフォーマンス劣化にならないと、ブロック25の評価で判断された場合には、予め指定されたオプショナルパス135は、製造されたマルチダイパッケージ10に適切に(in place)残されるかもしれない。
しかしながら、予め指定されたオプショナルパス135によって与えられるショートが、マルチダイパッケージ10の回路の受け入れられないパフォーマンス劣化になると、ブロック25の評価で判断された場合には(例えば、そのようなショートが、マルチダイパッケージ10内に存在する高ノイズセンシティビティ回路に対してあまりにも大きなノイズを生じさせること)、図2のブロック26に示されるように、製造の後ろの段階の間に(during a later stage of manufacturing)、予め指定されたオプショナルパス135がカット/除去(cut/remove)され、コモン高ノイズセンシティビティグラウンドパス133とコモン低ノイズセンシティビティグラウンドパス134とは互いにショートされない。
図3に移ると、本発明の一態様に係る(図1の)マルチダイパッケージの第1のダイ11の一部の概略図が、第1のダイ11Aとして詳細に示されている。この概略図は、詳細に、本発明の一態様に係る、図1のダイ11上にインプリメントされるかもしれない例示的なESD案(ESD scheme)を示している。この例では、ダイ11Aは、I/Oパッド30−1に結合された回路(例えば、図の簡単化のために示されていないデジタル回路)の第1の部分を含み、それは電力サプライ(power supply)Vdd1及びリファレンスグラウンドVssx113を受ける。2つのダイオード36A及び38Aは、Vdd1に向かうディスチャージの正常パス(normal path)を与える。RCクランプ(RC CLAMP)34Aは、Vdd1とVssx113との間の過剰電圧ディスチャージを与えるために含まれており、ダイオード32Aは、Vssx113からVdd1へのディスチャージパスを与えるために含まれている。ダイオード36A、38A及び32A、及びRCクランプ34Aの配置は、Vdd1とVssx113との間の過剰電圧ディスチャージを与えるための公知の配置の例である。
ダイ11Aは、I/Oパッド30−2に結合された回路(例えば、図の簡単化のために示されていないデジタル回路)の他の部分を含み、それは異なった電力サプライVdd2及びリファレンスグラウンドVssx113を受ける。ダイオード36B、38B及び32B、及びRCクランプ34Bの同様の配置が再び採用され、Vdd2とVssx113との間の過剰電圧ディスチャージを与える。
さらに、ダイ11Aは、I/Oパッド30−3に結合された回路(例えば、図の簡単化のために示されていないデジタル回路)の他の部分を含み、それは異なった電力サプライVdd3及び(I/Oパッド108を介して)異なったリファレンスグラウンドVsspackage109を受ける。ダイオード36C、38C及び32C、及びRCクランプ34Cの同様の配置が再び採用され、Vdd3とVsspackage109との間の過剰電圧ディスチャージを与える。
さらに、ダイオード104A及び104Bを含んだバックトゥバックダイオードペア104は、図1によって上述した方法で、Vssx113とVsspackage109との間の過剰電圧ディスチャージを与える。
図3のダイ11Aは、本発明のある態様に係るマルチダイパッケージ10のダイに適用されるかもしれないESD保護案の例示的なインプリメンテーションのより詳細な図を提供しているが、ここに示されたコンセプトは、図3に示された例示的な案に限定されることを意図していない。その代わりに、これは、追加のESD保護回路(例えば、スナップバック(snap back))が、ペア104のような保護システム103のバックトゥバックダイオードペアによって与えられる上述したディスチャージパスに加えて、ダイ11AのIOパス30−1、30−2及び30−3のために存在するかもしれないことを示すための、単なる説明目的ためのものである。
図4は、マルチダイパッケージ10の実施形態が効果的に適用されるかもしれない例示的な無線通信システム(wireless communication system)を示している。説明の目的のために、図4は、3つのリモートユニット420、430及び450と、2つのベースステーション440を示している。典型的な無線通信システムは、さらに多くのリモートユニット及びベースステーションを有しているかもしれないことが認識されるであろう。リモートユニット420、430及び450は、それぞれマルチダイパッケージ425A、425B及び425Cのための改良されたESDソリューションを含んでいる。図4は、ベースステーション440及びリモートユニット420、430及び450からのフォワードリンク信号480と、リモートユニット420、430及び450からベースステーション440へのリバースリンク信号490とを示している。
図4において、リモートユニット420は携帯電話として示され、リモートユニット430はポータブルコンピュータとして示され、リモートユニット450は無線ローカルループシステムにおける固定位置(fixed location)リモートユニットとして示されている。例えば、リモートユニットは、セル電話(cell phone)、ハンドへルドパーソナル通信システム(PCS)ユニット、パーソナルデータアシスタントのようなポータブルデータユニット、或いはメータリーディングイクイップメントのような固定位置(fixed location)データユニットであるかもしれない。図4は、本発明の教示にしたがったマルチダイパッケージ10に適用されるかもしれないリモートユニットを示しているが、本発明はこれらの例示的に示されたユニットに限定されない。例えば、本発明の実施形態にしたがったマルチダイパッケージ10は、任意のデバイスに適用されるかもしれない。
特定の回路について示してきたが、開示された回路の全てが本発明を実現するために必要とされるわけではないことを、当業者は認識するであろう。さらに、公知の回路は、発明の焦点を維持するために、述べてこなかった。同様に、説明は、あるロケーションにおけるロジカル“0”及びロジカル“1”に言及したが、当業者は、本発明の動作に影響を与えることなく、適宜に調整された残余の回路によって、論理値(logical value)を切り替えることができることを、当業者は認識するであろう。
本発明及びその効果を詳細に述べてきたが、添付の特許請求の範囲によって規定された発明の精神及び範囲から逸脱することなく、種々の変更、置き換え及び交換ができることを理解すべきである。さらに、本出願の範囲は、明細書で述べられたプロセス、マシーン、製造、事物の構成、手段、方法及びステップの特定の態様に限定されることを意図していない。当業者が本発明の開示から容易に認識するように、ここで述べられた対応する実施形態と実質的に同一の機能を実行し或いは実質的に同一の結果を達成する、現に存在する或いは将来的に開発されるプロセス、マシーン、製造、事物の構成、手段、方法及びステップは、本発明にしたがって利用されるかもしれない。したがって、添付した特許請求の範囲は、そのようなプロセス、マシーン、製造、事物の構成、手段、方法或いはステップをその範囲に含むことが意図されている。
Claims (25)
- 第1のダイ及び第2のダイを備えた集積回路(IC)パッケージであって、
前記第1のダイは、第1のグラウンドノード及び第2のグラウンドノードを備え、
前記第1のダイは、前記第1のグラウンドノードと第2のグラウンドノードとの間に介在した保護回路をさらに備え、
前記第2のダイは、第3のグラウンドノード及び第4のグラウンドノードを備え、
前記第3のグラウンドノードは前記第1のグラウンドノードにショートされて第1のクロスダイコモングラウンドとなり、前記第4のグラウンドノードは前記第2のグラウンドノードにショートされて第2のクロスダイコモングラウンドとなる
集積回路(IC)パッケージと、
前記第1のダイ及び第2のダイの外部の前記パッケージ上の位置で、前記第1のクロスダイコモングラウンドと前記第2のクロスダイコモングラウンドとを互いにショートさせるための予め指定されたリムーバブルパスと、
を備えた過剰電圧ディスチャージシステム。 - 前記予め指定されたリムーバブルパスは、前記ICパッケージの製造中において最初は含められ、前記第1のクロスダイコモングラウンドと前記第2のクロスダイコモングラウンドとを互いにショートさせることが前記ICパッケージの望ましくないパフォーマンス劣化となるときには、前記パッケージの前記製造中に除去される
請求項1の過剰電圧ディスチャージシステム。 - 前記第1のダイは第1の回路及び第2の回路を備え、前記第1の回路は前記第2の回路よりも相対的に高いノイズセンシティビティを有し、前記第1のグラウンドノードは前記第1の回路に対して高いノイズセンシティビティグラウンドノードを与え、前記第2のグラウンドノードは前記第2の回路に対して低いノイズセンシティビティグラウンドノードを与える
請求項2の過剰電圧ディスチャージシステム。 - 前記第2のダイは第3の回路及び第4の回路を備え、前記第3の回路は前記第4の回路よりも相対的に高いノイズセンシティビティを有し、前記第3のグラウンドノードは前記第3の回路に対して高いノイズセンシティビティグラウンドノードを与え、前記第4のグラウンドノードは前記第4の回路に対して低いノイズセンシティビティグラウンドノードを与える
請求項3の過剰電圧ディスチャージシステム。 - 第2のダイに結合された第1のダイを備えた集積回路(IC)パッケージを備え、
前記第1のダイは、デジタル回路及びラジオ周波数(RF)アナログ回路を備え、
前記第1のダイは、前記第2のダイのためのコモンディスチャージパスを生成する保護システムをさらに備える
過剰電圧ディスチャージシステム。 - 前記第2のダイは、電力管理回路を備える
請求項5の過剰電圧ディスチャージシステム。 - 前記保護システムは、バックトゥバックダイオードの少なくとも1つのペアを備える
請求項5の過剰電圧ディスチャージシステム。 - 前記第1のダイは前記RFアナログ回路のための少なくとも1つの高ノイズセンシティビティグラウンドノードを備え、前記第2のダイは前記デジタル回路よりも相対的に高いノイズセンシティビティを有する前記第2のダイ上の回路のための少なくとも1つの高ノイズセンシティビティグラウンドノードを備え、前記第1のダイの前記少なくとも1つの高ノイズセンシティビティグラウンドノードと前記第2のダイの前記少なくとも1つの高ノイズセンシティビティグラウンドノードとは互いにショートされてコモン高ノイズセンシティビティグラウンドとなる
請求項5の過剰電圧ディスチャージシステム。 - 前記第1のダイの前記少なくとも1つの高ノイズセンシティビティグラウンドノードと前記第2のダイの前記少なくとも1つの高ノイズセンシティビティグラウンドノードとは、前記第1のダイ及び第2のダイの外部の前記パッケージ上の位置で互いにショートされている
請求項8の過剰電圧ディスチャージシステム。 - 前記第1のダイ上の前記保護システムは、前記第2のダイの前記少なくとも1つの高ノイズセンシティビティグラウンドノードに対して過剰電圧ディスチャージパスを与える
請求項9の過剰電圧ディスチャージシステム。 - 前記第1のダイは、前記第1のダイ上の前記デジタル回路のための少なくとも1つの低ノイズセンシティビティグラウンドノードをさらに備え、前記第2のダイは、前記RFアナログ回路よりも相対的に低いノイズセンシティビティを有する前記第2のダイ上の回路のための少なくとも1つの低ノイズセンシティビティグラウンドノードを備え、前記第1のダイの前記少なくとも1つの低ノイズセンシティビティグラウンドノードと前記第2のダイの前記少なくとも1つの低ノイズセンシティビティグラウンドノードとは互いにショートされてコモン低ノイズセンシティビティグラウンドとなる
請求項9の過剰電圧ディスチャージシステム。 - 前記第1のダイの前記少なくとも1つの低ノイズセンシティビティグラウンドノードと前記第2のダイの前記少なくとも1つの低ノイズセンシティビティグラウンドノードとは、前記第1のダイ及び第2のダイの外部の前記パッケージ上の位置で互いにショートされている
請求項11の過剰電圧ディスチャージシステム。 - 前記第1のダイ上の前記保護システムは、前記コモン高ノイズセンシティビティグラウンドと前記コモン低ノイズセンシティビティグラウンドとの間に介在した過剰電圧ディスチャージパスを与える
請求項12の過剰電圧ディスチャージシステム。 - 前記第1のダイ及び第2のダイの外部の前記パッケージ上の位置で、前記コモン高ノイズセンシティビティグラウンドと前記コモン低ノイズセンシティビティグラウンドとを互いにショートさせるための予め指定されたリムーバブルパスを
さらに備えた請求項12の過剰電圧ディスチャージシステム。 - 第1のダイ及び少なくとも第2のダイを備えた集積回路(IC)パッケージであって、
前記第1のダイは第1の回路及び第2の回路を備え、前記第1のダイの前記第1の回路は前記第2の回路よりも相対的に高いノイズセンシティビティを有し、
前記第1のダイは、前記第1のダイ上の前記第1の回路のための少なくとも1つの高ノイズセンシティビティグラウンドノードと、前記第1のダイ上の前記第2の回路のための少なくとも1つの低ノイズセンシティビティグラウンドノードとを備え、
前記第1のダイは、前記少なくとも1つの高ノイズセンシティビティグラウンドノードと前記少なくとも1つの低ノイズセンシティビティグラウンドノードとの間に介在した保護回路をさらに備え、
前記少なくとも第2のダイは第3の回路及び第4の回路を備え、前記少なくとも第2のダイの前記第3の回路は前記第4の回路よりも相対的に高いノイズセンシティビティを有し、
前記少なくとも第2のダイは、前記第3の回路のための少なくとも1つの高ノイズセンシティビティグラウンドノードと、前記第4の回路のための少なくとも1つの低ノイズセンシティビティグラウンドノードとを備え、
前記第1のダイの前記少なくとも1つの高ノイズセンシティビティグラウンドノードと前記少なくとも第2のダイの前記少なくとも1つの高ノイズセンシティビティグラウンドノードは、前記第1のダイ及び前記少なくとも第2のダイの外部の前記パッケージ上の位置で互いにショートされて、コモン高ノイズセンシティビティグラウンドとなり、
前記第1のダイの前記少なくとも1つの低ノイズセンシティビティグラウンドノードと前記少なくとも第2のダイの前記少なくとも1つの低ノイズセンシティビティグラウンドノードは、前記第1のダイ及び前記少なくとも第2のダイの外部の前記パッケージ上の位置で互いにショートされて、コモン低ノイズセンシティビティグラウンドとなる
集積回路(IC)パッケージと、
前記第1のダイ及び前記少なくとも第2のダイの外部の前記パッケージ上の位置で、前記コモン高ノイズセンシティビティグラウンドと前記コモン低ノイズセンシティビティグラウンドとを互いにショートさせるための予め指定されたリムーバブルパスと、
を備えた過剰電圧ディスチャージシステム。 - 前記予め指定されたリムーバブルパスは、前記ICパッケージの製造中において最初は含められ、前記コモン高ノイズセンシティビティグラウンドと前記コモン低ノイズセンシティビティグラウンドとを互いにショートさせることが前記ICパッケージの望ましくないパフォーマンス劣化となるときには、前記パッケージの前記製造中に除去される
請求項15の過剰電圧ディスチャージシステム。 - 高ノイズセンシティビティを有する前記第1の回路は、アナログ回路を備える
請求項16の過剰電圧ディスチャージシステム。 - 前記第1のダイの前記第2の回路は、デジタル回路を備える
請求項17の過剰電圧ディスチャージシステム。 - 前記第2のダイは、電力管理回路を備える
請求項18の過剰電圧ディスチャージシステム。 - 前記予め指定されたリムーバブルパスが除去される際に、前記保護回路が前記コモン高ノイズセンシティビティグラウンドと前記コモン低ノイズセンシティビティグラウンドとの間にコミュニケイティブに介在される
請求項19の過剰電圧ディスチャージシステム。 - マルチダイ集積回路(IC)パッケージを製造する方法であって、前記方法は、
前記マルチダイパッケージの複数のダイの高ノイズセンシティビティグラウンドどうしをショートさせて、前記複数のダイの外部にある前記マルチダイパッケージ上のコモン高ノイズセンシティビティグラウンドパスとすることと、
前記マルチダイパッケージの複数のダイの低ノイズセンシティビティグラウンドどうしをショートさせて、前記複数のダイの外部にある前記マルチダイパッケージ上のコモン低ノイズセンシティビティグラウンドパスとすることと、
過剰電圧ディスチャージ保護回路を少なくとも1つの前記複数のダイ上に含ませることであって、前記コモン高ノイズセンシティビティグラウンドパス及び前記コモン低ノイズセンシティビティグラウンドパスは前記過剰電圧ディスチャージ保護回路に結合されることと、
前記コモン高ノイズセンシティビティグラウンドパスと前記コモン低ノイズセンシティビティグラウンドパスとを互いにショートさせる予め指定されたリムーバブルパスを前記マルチダイパッケージ上に含めることと、
前記コモン高ノイズセンシティビティグラウンドパスと前記コモン低ノイズセンシティビティグラウンドパスとを互いにショートさせる前記予め指定されたオプショナルパスを有する前記マルチダイパッケージのパフォーマンスを評価することと、
パフォーマンスが受け入れられない場合には、前記予め指定されたリムーバブルパスをカットして、前記コモン高ノイズセンシティビティグラウンドパスと前記コモン低ノイズセンシティビティグラウンドパスとが互いにショートしないようにすることと、
を備える。 - 前記過剰電圧ディスチャージ保護回路は、前記コモン高ノイズセンシティビティグラウンドパスと前記コモン低ノイズセンシティビティグラウンドパスとの間に介在したバックトゥバックダイオードの少なくとも1つのペアを含む
請求項21の方法。 - 前記評価することは、
高ノイズセンシティビティを有する前記マルチダイパッケージ内の回路のパフォーマンスの受け入れられない劣化が、前記予め指定されたリムーバブルパスを介して互いにショートされた前記コモン高ノイズセンシティビティグラウンドパス及び前記コモン低ノイズセンシティビティグラウンドパス上に存在するノイズに起因するかどうかを評価することを備える
請求項21の方法。 - 前記マルチダイパッケージの高ノイズセンシティビティグラウンドは、リファレンスグラウンドを与える前記低ノイズセンシティビティグラウンドのための前記マルチダイパッケージ上の回路に対して相対的に高ノイズセンシティビティを有する前記マルチダイパッケージ上の回路のためのリファレンスグラウンドを与える
請求項21の方法。 - 前記高ノイズセンシティビティを有するマルチダイパッケージ上の回路はアナログ回路を備え、前記低ノイズセンシティビティグラウンドがリファレンスグラウンドを与える前記マルチダイパッケージ上の回路はデジタル回路を備える
請求項24の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/190,158 | 2008-08-12 | ||
US12/190,158 US8040645B2 (en) | 2008-08-12 | 2008-08-12 | System and method for excess voltage protection in a multi-die package |
PCT/US2009/053548 WO2010019663A1 (en) | 2008-08-12 | 2009-08-12 | System and method for excess voltage protection in a multi-die package |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012500473A true JP2012500473A (ja) | 2012-01-05 |
Family
ID=41165471
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011523136A Pending JP2012500473A (ja) | 2008-08-12 | 2009-08-12 | マルチダイパッケージにおける過剰電圧保護のためのシステム及び方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US8040645B2 (ja) |
EP (1) | EP2324500A1 (ja) |
JP (1) | JP2012500473A (ja) |
KR (1) | KR20110042115A (ja) |
CN (1) | CN102113117A (ja) |
WO (1) | WO2010019663A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI449339B (zh) * | 2010-12-13 | 2014-08-11 | Ind Tech Res Inst | 時脈偏移補償裝置 |
US11211376B2 (en) * | 2014-01-30 | 2021-12-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional integrated circuit having ESD protection circuit |
US10147688B2 (en) * | 2016-02-25 | 2018-12-04 | Allegro Microsystems, Llc | Integrated circuit device with overvoltage discharge protection |
TWI675448B (zh) * | 2016-04-14 | 2019-10-21 | 力智電子股份有限公司 | 多通道暫態電壓抑制器 |
US10615595B2 (en) * | 2016-05-25 | 2020-04-07 | Analog Devices Global | Chip including over-voltage and surge protection |
US10145904B2 (en) | 2016-08-24 | 2018-12-04 | Allegro Microsystems, Llc | Multi-die integrated circuit device with overvoltage protection |
US9941224B2 (en) | 2016-08-24 | 2018-04-10 | Allegro Microsystems, Llc | Multi-die integrated circuit device with capacitive overvoltage protection |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003324151A (ja) * | 2002-04-26 | 2003-11-14 | Toshiba Microelectronics Corp | 半導体集積回路装置、実装基板装置、及び実装基板装置の配線切断方法 |
JP2004193170A (ja) * | 2002-12-06 | 2004-07-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置および半導体集積回路装置の製造方法 |
JP2004282058A (ja) * | 2003-02-27 | 2004-10-07 | Nec Electronics Corp | 半導体集積回路装置、半導体集積回路装置の設計方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5367208A (en) * | 1986-09-19 | 1994-11-22 | Actel Corporation | Reconfigurable programmable interconnect architecture |
US5412593A (en) * | 1994-01-12 | 1995-05-02 | Texas Instruments Incorporated | Fuse and antifuse reprogrammable link for integrated circuits |
EP0740344B1 (en) * | 1995-04-24 | 2002-07-24 | Conexant Systems, Inc. | Method and apparatus for coupling multiple independent on-chip Vdd busses to an ESD core clamp |
US5796171A (en) * | 1996-06-07 | 1998-08-18 | Lsi Logic Corporation | Progressive staggered bonding pads |
US5946177A (en) * | 1998-08-17 | 1999-08-31 | Motorola, Inc. | Circuit for electrostatic discharge protection |
US6327126B1 (en) * | 2000-01-28 | 2001-12-04 | Motorola, Inc. | Electrostatic discharge circuit |
US6686768B2 (en) * | 2001-07-05 | 2004-02-03 | Alan Elbert Comer | Electrically-programmable interconnect architecture for easily-configurable stacked circuit arrangements |
EP1453092A3 (en) * | 2003-02-27 | 2004-09-08 | NEC Electronics Corporation | Semiconductor integrated device and apparatus for designing the same |
WO2005053028A1 (ja) | 2003-11-27 | 2005-06-09 | Matsushita Electric Industrial Co., Ltd. | 静電破壊保護素子を備えた半導体装置 |
JP4652703B2 (ja) * | 2004-03-10 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体回路装置及びマルチ・チップ・パッケージ |
US7196890B2 (en) * | 2004-11-12 | 2007-03-27 | Texas Instruments Incorporated | Electrostatic discharge protection power rail clamp with feedback-enhanced triggering and conditioning circuitry |
JP4808979B2 (ja) * | 2005-03-18 | 2011-11-02 | 株式会社リコー | マルチチップ型半導体装置及びその製造方法 |
US20060250732A1 (en) * | 2005-05-06 | 2006-11-09 | Peachey Nathaniel M | Transient pulse, substrate-triggered biCMOS rail clamp for ESD abatement |
-
2008
- 2008-08-12 US US12/190,158 patent/US8040645B2/en not_active Expired - Fee Related
-
2009
- 2009-08-12 CN CN2009801305080A patent/CN102113117A/zh active Pending
- 2009-08-12 KR KR1020117005776A patent/KR20110042115A/ko not_active Application Discontinuation
- 2009-08-12 WO PCT/US2009/053548 patent/WO2010019663A1/en active Application Filing
- 2009-08-12 JP JP2011523136A patent/JP2012500473A/ja active Pending
- 2009-08-12 EP EP09791428A patent/EP2324500A1/en not_active Withdrawn
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003324151A (ja) * | 2002-04-26 | 2003-11-14 | Toshiba Microelectronics Corp | 半導体集積回路装置、実装基板装置、及び実装基板装置の配線切断方法 |
JP2004193170A (ja) * | 2002-12-06 | 2004-07-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置および半導体集積回路装置の製造方法 |
JP2004282058A (ja) * | 2003-02-27 | 2004-10-07 | Nec Electronics Corp | 半導体集積回路装置、半導体集積回路装置の設計方法 |
Also Published As
Publication number | Publication date |
---|---|
US20100039740A1 (en) | 2010-02-18 |
US8040645B2 (en) | 2011-10-18 |
KR20110042115A (ko) | 2011-04-22 |
CN102113117A (zh) | 2011-06-29 |
EP2324500A1 (en) | 2011-05-25 |
WO2010019663A1 (en) | 2010-02-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6512662B1 (en) | Single structure all-direction ESD protection for integrated circuits | |
JP3773506B2 (ja) | 半導体集積回路装置 | |
US6507471B2 (en) | ESD protection devices | |
JP2012500473A (ja) | マルチダイパッケージにおける過剰電圧保護のためのシステム及び方法 | |
US11664657B2 (en) | Charge dissipation element for ESD protection | |
US20060268477A1 (en) | Apparatus for ESD protection | |
EP1642370A1 (en) | Protection circuit for an integrated circuit device | |
US20050152082A1 (en) | Electrostatic discharge protection circuit | |
KR101569669B1 (ko) | 반도체 다이 코어 영역 내 r-c 클램핑 회로의 분산된 빌딩 블록들 | |
US8000067B1 (en) | Method and apparatus for improving supply noise rejection | |
US7876541B2 (en) | Electrostatic discharge protection circuit and electrostatic discharge protection method of a semiconductor memory device | |
US7843673B2 (en) | Antenna diodes with electrical overstress (EOS) protection | |
JP3780896B2 (ja) | 半導体集積回路装置 | |
US20060103994A1 (en) | Local ESD power rail clamp which implements switchable I/O decoupling capacitance function | |
US20050224883A1 (en) | Circuit design for increasing charge device model immunity | |
US20110194220A1 (en) | ESD Protection Integrated at System Level | |
Di et al. | Does CDM ESD protection really work? | |
CN108695301B (zh) | 静电放电(esd)保护装置和操作esd保护装置的方法 | |
US10340265B2 (en) | Compact protection device for protecting an integrated circuit against electrostatic discharge | |
CN117040560A (zh) | 用于无线装置的静电放电保护 | |
CN117059620A (zh) | 用于包括集成无源器件的多裸片集成电路(ic)的esd保护 | |
CN113783169A (zh) | 用于静电放电(esd)保护的装置和方法 | |
TWI514541B (zh) | 於半導體晶粒核心區域之r-c箝位電路之分散式建構區塊 | |
US7974054B2 (en) | Integrated circuit with electrostatic discharge protection circuit | |
CN108695301A (zh) | 静电放电(esd)保护装置和操作esd保护装置的方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131001 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140401 |