CN108695301A - 静电放电（esd）保护装置和操作esd保护装置的方法 - Google Patents

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Abstract

本发明描述静电放电（ESD）保护装置和操作ESD保护装置的方法的实施例。在一个实施例中，ESD保护装置包括被配置成响应于ESD脉冲而分流电流的NMOS晶体管，和与所述NMOS晶体管并联连接的bigFET。所述NMOS晶体管包括源极端、栅极端和本体。所述NMOS晶体管的所述栅极端和所述本体借助电阻器连接到所述源极端。同样描述了其它实施例。

Description

静电放电(ESD)保护装置和操作ESD保护装置的方法
技术领域
本发明的实施例大体上涉及电子硬件和操作电子硬件的方法，且更具体地说，涉及静电放电(electrostatic discharge；ESD)保护装置和操作ESD保护装置的方法。
背景技术
ESD保护装置可被集成到集成电路(integrated circuit；IC)芯片上以提供到接地的低阻抗沟道，从而针对IC衬底中的热损伤进行保护。在定期ESD冲击或ESD测试，例如人体模型(human-body-model；HBM)测试或机器模型(machine-model；MM)测试期间，ESD保护装置通常分流具有1或2安培(A)峰值的电流脉冲。与HBM和MM脉冲相反，所谓的“系统层级ESD脉冲”，例如国际电工委员会(International Electrotechnical Commission；IEC)-61000-4-2标准中所描述的ESD脉冲，可能具有高达30A，持续约1纳秒(ns)的第一峰值，后跟着高达16A，持续约150ns的第二峰值。在系统层级ESD脉冲或其一部分被传导穿过常规的ESD保护装置的状况下，存在ESD保护装置必须储集相较于所述装置被设计成储集的ESD电流脉冲显著更高的ESD电流脉冲的风险。此可导致ESD保护装置自身发生物理损伤，由ESD保护装置保护的核心电路发生物理损伤，或两者都发生损伤。因此，需要一种ESD保护装置，其作为可被实施在IC、衬底(例如，印刷电路板(printed circuit board；PCB))或其组合上的较大保护网的一部分，提供针对具有低峰值电流的定期ESD脉冲的防护，并且还提供针对具有高得多的峰值电流的系统层级ESD脉冲的防护。
发明内容
本发明描述静电放电(ESD)保护装置和操作ESD保护装置的方法的实施例。在一个实施例中，ESD保护装置包括被配置成响应于ESD脉冲而分流电流的NMOS晶体管，和与所述NMOS晶体管并联连接的bigFET。所述NMOS晶体管包括源极端、栅极端和本体。所述NMOS晶体管的所述栅极端和所述本体借助电阻器连接到所述源极端。同样描述了其它实施例。
在实施例中，所述NMOS晶体管和所述bigFET都连接于第一节点与第二节点之间，所述ESD脉冲是经由这些节点接收。
在实施例中，所述NMOS晶体管进一步包括连接到所述第一节点的漏极端，且所述源极端连接到所述第二节点。
在实施例中，所述电阻器连接到所述第二节点。
在实施例中，所述ESD脉冲包括第一电流峰值和低于所述第一电流峰值的随后第二电流峰值。所述NMOS晶体管被配置成在所述ESD脉冲的所述第一峰值期间分流所述电流。
在实施例中，所述bigFET被配置成在所述ESD脉冲的所述第二峰值期间传导ESD电流。
在实施例中，所述NMOS晶体管进一步包括硅化物块掩膜。所述硅化物块掩膜从所述栅极端向所述NMOS晶体管的漏极区延伸低于预定长度。
在实施例中，所述预定长度为1μm。
在实施例中，所述ESD保护装置进一步包括触发装置，其连接于所述第一节点与第二节点之间并且被配置成响应于所述ESD脉冲而触发所述bigFET的栅极端。
在实施例中，所述ESD保护装置进一步包括与所述NMOS晶体管并联连接的去耦电容器。
在实施例中，IC装置包括所述ESD保护装置和与所述ESD保护装置并联连接的待保护装置。
在实施例中，ESD保护装置包括被配置成响应于ESD脉冲而分流电流的NMOS晶体管、与所述NMOS晶体管并联连接的bigFET，和被配置成响应于所述ESD脉冲而触发所述bigFET的栅极端的触发装置。所述NMOS晶体管包括源极端、栅极端和本体。所述NMOS晶体管的所述栅极端和所述本体借助电阻器连接到所述源极端。所述源极端和所述电阻器连接到接地。
在实施例中，所述NMOS晶体管和所述bigFET都连接于第一节点与第二节点之间，ESD脉冲是经由这些节点接收。
在实施例中，所述NMOS晶体管进一步包括连接到所述第一节点的漏极端。所述源极端连接到所述第二节点。
在实施例中，所述ESD脉冲包括第一电流峰值和低于所述第一电流峰值的随后第二电流峰值。所述NMOS晶体管被配置成在所述ESD脉冲的所述第一峰值期间分流所述电流。所述bigFET被配置成在所述ESD脉冲的所述第二峰值期间传导ESD电流。
在实施例中，所述bigFET被配置成在所述ESD脉冲的所述第二峰值期间传导ESD电流。
在实施例中，所述NMOS晶体管进一步包括硅化物块掩膜。所述硅化物块掩膜从所述栅极端向所述NMOS晶体管的漏极区延伸低于预定长度。
在实施例中，所述预定长度为1μm。
在实施例中，所述ESD保护装置进一步包括与所述NMOS晶体管并联连接的去耦电容器。
在实施例中，用于操作ESD保护装置的方法包括使用所述ESD保护装置的NMOS晶体管传导ESD脉冲的第一峰值，以及使用所述ESD保护装置的与所述NMOS晶体管并联连接的bigFET传导所述ESD脉冲的第二峰值。
将从借助于本发明原理的例子而描绘的结合附图进行的以下详细描述显而易见本发明的实施例的其它方面和优点。
附图说明
图1是根据本发明的实施例的电路的示意性框图。
图2示出在ESD事件期间图1中所描绘的电路的ESD电流路径的例子。
图3描绘系统层级ESD脉冲的例子。
图4描绘根据本发明的实施例的NMOS晶体管的顶部布局图。
图5描绘图4中所描绘的NMOS晶体管的截面视图。
图6是根据本发明的实施例的ESD保护装置和bigFET的传输线路脉冲(Transmission Line Pulsing；TLP)测量值的图表。
图7为过程流程图，其示出用于操作根据本发明的实施例的ESD保护装置的方法。
在整个描述中，类似的附图标记可用于识别类似的元件。
具体实施方式
将容易理解，如本文中大体描述且在附图中示出的实施例的组件可以用各种各样不同的配置来布置和设计。因此，以下如图所表示的各种实施例的详细描述并不意图限制本发明的范围，而仅仅是表示各种实施例。尽管在图式中呈现了实施例的各个方面，但是除非特别地说明，否则图式未必按比例绘制。
所描述实施例应视为在所有方面均仅为说明性而非限制性的。因此，本发明的范围由所附权利要求书而不是由此详细描述来指示。在权利要求书的同等物的含义和范围内的所有变化均涵盖在权利要求书的范围内。
贯穿本说明书对特征、优点或相似语言的参考并不暗示可通过本发明实现的所有特征和优点应该在或在任何单个实施例中。相反，提到特征和优点的语言应理解成结合实施例所描述的特定特征、优点或特性包括于至少一个实施例中。因此，贯穿本说明书对特征和优点的论述以及类似语言可以是(但未必是)指同一实施例。
此外，本发明所描述特征、优点和特性可以用任何合适方式在一个或多个实施例中组合。相关领域的技术人员将认识到，鉴于本文中的描述，本发明可在无特定实施例的特定特征或优点中的一个或多个特征或优点的情况下实践。在其它情况下，可能在某些实施例中识别出可能不存在于本发明的全部实施例中的另外特征和优点。
贯穿本说明书对“一个实施例”、“实施例”或类似语言的参考意味着结合所指示的实施例描述的特定特征、结构或特性包括于至少一个实施例中。因此，贯穿本说明书的短语“在一个实施例中”、“在实施例中”和类似语言可以(但未必)都指代同一实施例。
图1是根据本发明的实施例的电路120的示意性框图。所述电路可用于各种应用中，例如汽车应用、通信应用、工业应用、医疗应用、计算机应用和/或消费者或设备应用。在图1中所描绘的实施例中，电路包括IC装置100，其包括核心电路102和ESD保护装置104，所述ESD保护装置104用于在ESD事件期间保护核心电路，所述ESD事件可能是ESD测试或实际ESD冲击。IC装置可被实施在例如半导体晶片或印刷电路板(PCB)的衬底中。在实施例中，IC装置被封装为半导体IC芯片。IC装置可能包括在微控制器中，所述微控制器例如可用于车辆控制或通信、识别、无线通信和/或照明控制。在一些实施例中，IC装置包括在例如智能手机、平板电脑、笔记本电脑等的计算装置中。举例来说，IC装置可包括在能够近场通信(NearField Communication；NFC)的计算装置中。尽管电路在图1中示出为包括核心电路和ESD保护装置，但在其它实施例中，电路可包括另外的电路元件。举例来说，电路可包括定位于低电压域且用以控制定位于高电压域的核心电路的控制电路。
在图1中所描绘的实施例中，核心电路和ESD保护装置连接到第一和第二节点122、124，可经由这些节点接收ESD脉冲。第一和第二节点可连接到不同电压。在一些实施例中，第一节点122连接到正电压，且第二节点124连接到接地或低于第一节点处的电压的电压。在实施例中，第一和第二节点是IC装置的电气端，例如IC装置的电接触垫或电接触片。
核心电路102是待在ESD事件的状况下受ESD保护装置104保护的装置。核心电路通常包括对ESD冲击敏感的一个或多个内部电路组件。核心电路的例子包括但不限于微控制器、收发器和开关电路。在实施例中，核心电路包括IC装置100的电源域。例如，核心电路可连接到IC装置100的具有供电电压“VDD”的电源轨110，以及具有较低电压“Vss”的电压轨140。在一些实施例中，电压轨140连接到接地。尽管IC装置在图1中示出为包括核心电路和ESD保护装置104，但在其它实施例中，IC装置可包括另外的电路元件。例如，IC装置可包括串联连接的二极管，其与核心电路并联连接，以用于电流限制和电压浪涌保护。
ESD保护装置104在ESD事件期间保护核心电路102。ESD保护装置可用于保护IC装置100的电源域。例如，ESD保护装置可连接到IC装置100的电源轨“VDD”。ESD保护装置可使用合适的半导体装置实施。在图1中所描绘的实施例中，ESD保护装置包括NMOS晶体管112、与NMOS晶体管并联连接的大场效应晶体管(big field-effect transistor；bigFET)106，以及触发装置108。虽然ESD保护装置在图1中示出为包括bigFET，触发装置，和NMOS晶体管，但是在其它实施例中，电气装置可包括另外的电路元件。例如，ESD保护装置可包括一个或多个另外的晶体管和/或电阻器。
ESD保护装置104的NMOS晶体管112被配置成响应于ESD脉冲而分流电流。在图1中所描绘的实施例中，NMOS晶体管包括源极端“S”、栅极端“G”、本体“B”132，以及漏极端“D”。NMOS晶体管的栅极端G和本体B借助电阻器134连接到NMOS晶体管的源极端S。在一些实施例中，NMOS晶体管的漏极端D电连接到第一节点122，且NMOS晶体管的源极端S电连接到第二节点124。电阻器也可电连接到第二节点。在一些实施例中，NMOS晶体管的源极端S和电阻器连接到接地。
ESD保护装置104的bigFET 106被配置成在ESD事件期间传导电流。在一些实施例中，bigFET是NMOS装置(例如，NMOS晶体管)，其具有较大沟道宽度以储集ESD电流。bigFET可用于通过将ESD电流从电源域分流到接地域(即，接地)，在ESD事件期间保护IC装置100的电源域免于过电压。bigFET的沟道宽度可被选择成确保在ESD事件期间跨越bigFET的电压降不超过预定电压，所述预定电压可能对IC装置的内电路组件(例如，核心电路102)有害。在一些实施例中，bigFET的沟道宽度被选择成使得由ESD事件所引起的ESD电流流过bigFET，同时保持跨越bigFET产生的电压降低于预定值，所述预定值可被设定成在VDD标称值的50％与150％之间。预定电压通常被设定成等于或约等于(例如，±30％)IC装置的电源电压。在一些实施例中，ESD脉冲包括第一电流峰值和低于第一电流峰值的随后第二电流峰值。在这些实施例中，NMOS晶体管被配置成在ESD脉冲的第一峰值期间分流电流，而bigFET被配置成在ESD脉冲的第二峰值期间传导ESD电流。
ESD保护装置104的触发装置108被配置成检测ESD事件，且在ESD事件期间驱动bigFET 106达一定时间。在一些实施例中，触发装置连接于第一节点122与第二节点124之间，并且被配置成响应于ESD脉冲而触发bigFET的栅极端“G”(例如，通过将适合的电压施加到bigFET的栅极端G)。触发装置可使用一个或多个电容器、晶体管和/或电阻器实施。在一些实施例中，触发装置与在标题为“用于bigFET ESD供电保护的偏压不敏感型触发电路(Bias-Insensitive Trigger Circuit for BigFET ESD Supply Protection)”的美国专利案第9,153,958号中所描述的触发装置类似或相同。在实施例中，触发装置108包括转换速率检测器、可选的前置激励级、保持接通锁存器，以及激励级。然而，在其它实施例中，触发装置可包括更多或更少组件以实施更多或更少功能。转换速率检测器为被配置成例如通过检测IC装置100的电源电压“VDD”的上升(这是ESD事件的特性)，检测可能是ESD测试或实际ESD冲击的ESD事件的电路。前置激励级为被配置成一旦转换速率检测器检测到ESD事件就接通激励级的电路。前置激励级可仅在ESD事件的最初检测期间活跃以“触发”激励级。保持接通锁存器是被配置成使激励级在所检测到的ESD事件的预期最大时长期间保持接通的电路。在一些实施例中，转换速率检测器和保持接通锁存器的功能被实施在单个电路中。激励级为被配置成驱动bigFET的栅极端的电路。在一些实施例中，bigFET和触发装置的组合被称作“轨夹(railclamp)”。轨夹可用于通过将ESD电流从供电域分流到接地域，在ESD冲击期间保护IC芯片的供电域免于过热。与二极管组合，轨夹还可用来保护例如输入、输出或组合式输入/输出引脚(input/output pin；IO)的非供电引脚。
在一些实施例中，电路120包括定位于电路120的衬底116，例如印刷电路板(PCB)上的去耦电容器114。去耦电容器可与NMOS晶体管并联连接。在一些实施例中，去耦电容器与衬底物理附接，且与所述衬底物理接触且电接触。去耦电容器的主要用途是在正常操作期间抑制供电电压脉动。去耦电容器可以与IC装置100的ESD保护装置104一起使用以确保针对系统层级ESD脉冲的稳定性。例如，在IC装置内的ESD保护装置分流系统层级ESD电流的较小部分，而去耦电容器以低于IC阈值电压的电压存储ESD脉冲的其余部分。
图2示出在ESD事件期间贯通电路120的ESD保护装置104和去耦电容器114的ESD电流路径的例子。在图2中，虚线将例如印刷电路板(PCB)的衬底上的元件与IC芯片上的元件隔开。具体地说，去耦电容器位于衬底的一侧，而ESD保护装置104和核心电路102位于衬底的另一侧。ESD事件可导致具有较高峰值电流的系统层级ESD脉冲或具有较低峰值电流的定期ESD脉冲。在图2中所描绘的实施例中，串联连接的二极管224、226和228、230与核心电路并联连接，以用于电流限制和电压浪涌保护用途。
图3描绘可经由图2的ESD电流路径传导的系统层级ESD脉冲的例子。如图3中所描绘，系统层级ESD脉冲包括第一电流峰值和低于所述第一电流峰值的第二电流峰值。例如，系统层级ESD脉冲可具有：约30安培(A)的第一峰值，其在脉冲约1ns处出现；后跟着16A的第二峰值，其在约30ns处出现；且具有约150ns的时长。
回到图2，去耦电容器114不但具有一定电容，而且具有表示为电感器240的某一寄生电感，如图2所示。去耦电容器具有电容和电感两者的结果是去耦电容器可仅吸收系统层级ESD脉冲(例如，IEC61000-4-2脉冲)的第二峰值，如由箭头238所示出，且促使贯通ESD保护装置104的系统层级脉冲的第一峰值并入IC装置100中，如由箭头236所示出。基于bigFET的ESD保护装置通常设计成储集几安培(A)的电流。然而，系统层级ESD脉冲的第一电流峰值，其可能有30A那么大，可能损伤基于bigFET的ESD保护装置并且毁坏核心电路。为了适应基于bigFET的ESD保护装置，可通过对PCB设计施加严格约束和挑选具有最小寄生电感的电容器来解决去耦电容器的寄生电感的负面影响。例如，可与主要去耦电容器一起并联使用具有较低的寄生电感值的较小去耦电容器。然而，具有不同特性的两个电容器相较于一个电容器的解决方案更昂贵。替代地，可将具有相对低电感的电容器用作去耦电容器。然而，具有相对低电感的电容器相较于具有更高电感的电容器的生产更昂贵。在另一个例子中，可在PCB上与去耦电容器并联放置瞬态电压抑制器(transient voltage suppressor；TVS)。然而，添加TVS可产生对PCB布局更严格的设计约束并增加系统成本。此外，TVS可能不会足够快地响应以针对系统层级ESD脉冲的第一峰值进行充分保护。相较于在定期ESD事件期间能够储集约2A电流的常规基于bigFET的ESD保护装置，图1中所描绘的ESD保护装置104可吸收或分流系统层级ESD脉冲的第一电流峰值，其可能有30A那么大。系统层级脉冲的第二电流峰值，其基本上低于系统层级脉冲的第一电流峰值，可被bigFET 106和去耦电容器114吸收。具体地说，NMOS晶体管112处理系统层级ESD脉冲的第一峰值。到系统层级ESD脉冲的第一峰值过去且系统层级ESD脉冲的第二峰值到达时，去耦电容器和bigFET 106一起储集或存储第二峰值ESD电流。在bigFET和去耦电容器储集或存储系统层级ESD脉冲的第二峰值电流时，bigFET和去耦电容器保持电压低于NMOS晶体管的阈值电压。因此，参考图1和2所描述的ESD保护装置可以与具有相对大的电感的去耦电容器一起使用，且可以放松原本对PCB设计或电容器类型选择的约束。图1中所描绘的ESD保护装置可以与去耦电容器一起使用，以形成针对系统层级ESD脉冲的低成本且紧凑的ESD保护网。此外，图1中所描绘的ESD保护装置允许在PCB布局内灵活地挑选去耦电容器的位置。例如，去耦电容器可被放置在IC装置100附近以在稳定供电电压方面更有效。与基于瞬态电压抑制器(TVS)的ESD保护装置或基于硅控整流器(silicon controlled rectifier；SCR)的ESD保护装置相比，图1中所描绘的ESD保护装置使用NMOS晶体管112以实现更快的ESD响应时间并减少衬底覆盖面积。
图4描绘根据本发明的实施例的NMOS晶体管412的顶部布局图。在图4中所描绘的顶部布局图中，NMOS晶体管包括漏极触点442、N+漏极区444、栅极结构446、N+源极区448、源极触点450、P型本体区452、本体触点454，以及连接到栅极结构、本体触点和源极触点的电阻器434。图4中所描绘的NMOS晶体管412是图1中所描绘的NMOS晶体管112的可能实施方案。然而，图1中所描绘的NMOS晶体管112可以与图4中所描绘的布局不同地实施。例如，虽然NMOS晶体管412在图4中示出为包括一定数目N掺杂区段和P掺杂区，但是在其它实施例中，NMOS晶体管412可包括更多或更少N掺杂区和/或P掺杂区。
在图4中所描绘的实施例中，硅化物块掩膜458覆盖(例如，在其上(例如，与其直接接触))N+漏极区444、栅极结构446和N+源极区448。NMOS晶体管412的漏极镇流电阻可以是电流在从P型本体区452经由N+漏极区横越到漏极触点442时遇到的等效电阻。在NMOS晶体管中具有漏极镇流电阻的用途是在NMOS晶体管内确保均匀电流流动。在一些实施例中，NMOS晶体管412的漏极镇流电阻是常规的接地栅极NMOS晶体管的漏极镇流电阻的一部分。例如，NMOS晶体管412的漏极镇流电阻为常规的接地栅极NMOS晶体管的漏极镇流电阻的约(例如，±5％)1/3或约(例如，±5％)1/5。在一些实施例中，NMOS晶体管的漏极镇流电阻可通过减小硅化物块掩膜458从栅极结构向N+漏极区444伸展的长度而减小。降低的漏极镇流电阻可导致NMOS晶体管在ESD事件期间的操作电压减少。因此，NMOS晶体管可提供更有效的ESD保护。此外，可节省硅区域。例如，图4中所描绘的NMOS晶体管中的硅化物块掩膜可从栅极结构的边缘496向N+漏极区444延伸小于1μm(例如，在0.5μm与1μm之间)，而常规的NMOS晶体管中的硅化物块掩膜可从栅极结构边缘向漏极区延伸大于3μm。因此，相比于常规的接地栅极NMOS晶体管，硅化物块掩膜和漏极区大小以及NMOS晶体管大小可减小。
在图4中所描绘的实施例中，NMOS晶体管412的P型本体区452借助电阻器434连接到N+源极区448。在这个实施例中，源极触点450和本体触点454借助电阻器连接。电阻器的电阻可被设定成各种值。例如，电阻器可具有若干kΩ的电阻值。电阻器可通过内部本体漏极电容器的电容负载电流促进NMOS晶体管中的ESD触发，而不是通过冲击离子化。为了使NMOS晶体管在降低的漏极镇流电阻存在下尽可能均匀地输送ESD电流，NMOS晶体管应被均匀地触发。由内部漏极本体电容器的负载电流进行触发往往跨越NMOS晶体管是均匀的。
图5描绘图4中所描绘的NMOS晶体管412在图4中以虚线460指示的位置处的截面视图。在图5的横截面视图中，隔离P阱区562形成于第一N阱/深N阱区564的顶部上(例如，与其直接接触)。第一N阱/深N阱区形成于P掺杂外延区566的顶部上(例如，与其直接接触)，所述外延区可为外延膜、外延层，或任何其它合适的外延结构。第二N阱/深N阱区570形成于第一N阱/深N阱区和P掺杂外延区的项部上(例如，与其直接接触)。接触区534，其经由导电材料(例如，金属连接件586、588)连接到电阻器434，形成于第二N阱/深N阱区570的顶部上(例如，与其直接接触)。在一些实施例中，深N阱区包括位于N阱下面的掺杂层。在实施例中，深N阱区在衬底区(例如，P掺杂外延区)中的深度超过标准N阱结构的深度。深N阱区在衬底区(例如，P掺杂外延区)中的深度可能为标准N阱结构深度的两倍或三倍。例如，深N阱区的深度可为约(例如，±5％)1,600μm，而标准N阱结构的深度可为约(例如，±5％)600μm。深N阱区可被偏压以产生专用的集成二极管并增强附近电路系统的锁存抗扰性。因为电阻器形成于深N阱区上，所以ESD保护装置104的触发电压可快速升高，且用于激活ESD保护装置以分流ESD电流的ESD反应时间可减小。
在图5中所描绘的实施例中，P掺杂外延区566形成于衬底568的顶部上(例如，与其直接接触)，所述衬底可能是硅衬底区。本体接触区554、源极接触区550和漏极接触区542分别形成于P型本体区452、N+源极区448和N+漏极区444的顶部上(例如，与其直接接触)。本体接触区、源极接触区和漏极接触区可为形成于NMOS晶体管表面上的低电阻层(例如，硅化层)，以用于与其它电路更好的连接。P型本体区452、N+源极区448、N+漏极区444和栅极结构446形成于隔离P阱区562的顶部上(例如，与其直接接触)。本体接触区可经由导电材料(例如，金属连接件580)电连接到本体触点(例如，端/引脚)454，源极接触区可经由导电材料(例如，金属连接件582)电连接到源极触点(例如，端/引脚)450，并且漏极接触区可经由导电材料(例如，金属连接件584)电连接到漏极触点442(端/引脚)。在图5中所描绘的实施例中，P型本体区与衬底和P掺杂外延区隔离(即，不接触)。隔离器区(例如，以氧化物或其它隔离材料填充的浅沟槽隔离区)572、574、576、578分别形成于隔离P阱区和第二N阱/深N阱区的顶部上(例如，与其直接接触)。
在图5中所描绘的实施例中，NMOS晶体管412(图4)中的硅化物块掩膜458从栅极结构446的边缘向N+漏极区444延伸低于预定长度“DL”。预定长度DL可被设定成1μm或另一合适的值，例如0.5μm。例如，NMOS晶体管412中的硅化物块掩膜从栅极结构446的边缘向N+漏极区444延伸介于0.5μm与1μm之间。因此，NMOS晶体管的漏极镇流电阻为常规的NMOS晶体管的漏极镇流电阻的一部分，这导致NMOS晶体管在ESD事件期间的激活电压降低，且NMOS晶体管的物理大小减少。因为ESD触发电压降低，所以NMOS晶体管可提供更有效的ESD保护。
图6为根据本发明的实施例的ESD保护装置和图1中所描绘的bigFET 106的传输线路脉冲(TLP)测量值的图表。TLP是ESD装置的表征技术，其可将短、高电流脉冲发送通过受测装置且借助示波器测量所得电流和电压波形。对于图6中示出的图表，TLP测量是以2.5ns脉冲实行。bigFET的TLP测量值轨迹604具有约11A的故障电流，而ESD保护装置的TLP测量值轨迹602具有约18安培(A)的更高故障电流。
图7为过程流程图，其示出用于操作根据本发明的实施例的ESD保护装置的方法。在块702，使用ESD保护装置的NMOS晶体管传导ESD脉冲的第一峰值。在块704，使用与NMOS晶体管并联连接的ESD保护装置的bigFET传导ESD脉冲的第二峰值。所述bigFET可与图1中所描绘的bigFET 106相同或类似。所述NMOS晶体管可与图1中所描绘的NMOS晶体管112和/或图4和5中描绘的NMOS晶体管412相同或类似。
尽管以特定次序示出和描述了本文中的方法的操作，但是可以更改所述方法的操作次序，使得可以逆序执行某些操作，或使得可以至少部分地与其它操作同时执行某些操作。在另一实施例中，可以间断的和/或交替的方式实施不同操作的指令或子操作。
此外，虽然已经描述或描绘的本发明的特定实施例包括本文中描述或描绘的若干组件，但是本发明的其它实施例可以包括更少或更多组件以实施更少或更多特征。
此外，虽然已经描述和描绘了本发明的特定实施例，但是本发明不限于如此描述和描绘的部分的特定形式或布置。本发明的范围将由在此所附的权利要求书和其等效物限定。

Claims (10)

1.一种静电放电(ESD)保护装置，其特征在于，所述ESD保护装置包括：
NMOS晶体管，其被配置成响应于ESD脉冲而分流电流，其中所述NMOS晶体管包括：
源极端；
栅极端；以及
本体，其中所述NMOS晶体管的所述栅极端和所述本体借助电阻器连接到所述源极端；以及
bigFET，其与所述NMOS晶体管并联连接。
2.根据权利要求1所述的ESD保护装置，其特征在于，所述NMOS晶体管和所述bigFET都连接于第一节点与第二节点之间，所述ESD脉冲是经由这些节点接收。
3.根据权利要求2所述的ESD保护装置，其特征在于，所述NMOS晶体管进一步包括连接到所述第一节点的漏极端，且其中所述源极端连接到所述第二节点。
4.根据权利要求1所述的ESD保护装置，其特征在于，所述ESD脉冲包括第一电流峰值和低于所述第一电流峰值的随后第二电流峰值，且其中所述NMOS晶体管被配置成在所述ESD脉冲的所述第一峰值期间分流所述电流。
5.根据权利要求1所述的ESD保护装置，其特征在于，所述NMOS晶体管进一步包括硅化物块掩膜，且其中所述硅化物块掩膜从所述栅极端向所述NMOS晶体管的漏极区延伸低于预定长度。
6.根据权利要求2所述的ESD保护装置，其特征在于，进一步包括触发装置，所述触发装置连接于所述第一节点与第二节点之间，并且被配置成响应于所述ESD脉冲而触发所述bigFET的栅极端。
7.根据权利要求1所述的ESD保护装置，其特征在于，进一步包括与所述NMOS晶体管并联连接的去耦电容器。
8.一种集成电路(IC)装置，其特征在于，包括根据权利要求1所述的ESD保护装置，和与所述ESD保护装置并联连接的待保护装置。
9.一种静电放电(ESD)保护装置，其特征在于，所述ESD保护装置包括：
NMOS晶体管，其被配置成响应于ESD脉冲而分流电流，其中所述NMOS晶体管包括：
源极端；
栅极端；以及
本体，其中所述NMOS晶体管的所述栅极端和所述本体借助电阻器连接到所述源极端，且其中所述源极端和所述电阻器连接到接地；
bigFET，其与所述NMOS晶体管并联连接；以及
触发装置，其被配置成响应于所述ESD脉冲而触发所述bigFET的栅极端。
10.一种用于操作静电放电(ESD)保护装置的方法，其特征在于，所述方法包括：
使用所述ESD保护装置的NMOS晶体管传导ESD脉冲的第一峰值；以及
使用所述ESD保护装置的与所述NMOS晶体管并联连接的bigFET传导所述ESD脉冲的第二峰值。
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