JP5404343B2 - 静電気放電保護回路 - Google Patents

静電気放電保護回路 Download PDF

Info

Publication number
JP5404343B2
JP5404343B2 JP2009267229A JP2009267229A JP5404343B2 JP 5404343 B2 JP5404343 B2 JP 5404343B2 JP 2009267229 A JP2009267229 A JP 2009267229A JP 2009267229 A JP2009267229 A JP 2009267229A JP 5404343 B2 JP5404343 B2 JP 5404343B2
Authority
JP
Japan
Prior art keywords
gate
wiring
nmos transistor
terminal
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009267229A
Other languages
English (en)
Other versions
JP2011114056A (ja
Inventor
勝 狩山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2009267229A priority Critical patent/JP5404343B2/ja
Publication of JP2011114056A publication Critical patent/JP2011114056A/ja
Application granted granted Critical
Publication of JP5404343B2 publication Critical patent/JP5404343B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Description

この発明は、半導体集積回路において、その内部回路を静電気放電から保護するために用いられる静電気放電保護回路に関する。
半導体集積回路において、静電気放電による電荷が印加されると当該半導体集積回路内の素子が損傷を受ける問題があり、これをＥＳＤ(Ｅlectro Ｓtatic Ｄischarge)と呼ぶ。この問題を解決するため、半導体集積回路にＥＳＤ保護回路を配置し、この保護回路でＥＳＤから半導体集積回路内の素子を保護する技術が提案されている。
図１５は、従来技術の一つとしてのＥＳＤ保護回路を示す回路図であり、この第１の従来技術について以下に説明する。
この第１の従来技術のＥＳＤ保護回路は、電源端子１０１とＧＮＤ端子１０２間でＥＳＤサージを放電させるものであり、ＥＳＤ検知部２０３と第１のゲート制御部２０４と抵抗１０５と電圧クランプ部１０６で構成されている。
ＥＳＤ検知部２０３は、抵抗２０１とキャパシタ２０２で構成され、各々は以下のように接続されている。つまり、抵抗２０１は、一方の端子が電源端子１０１に接続され、他方の端子がキャパシタ２０２の一方の端子および第１のゲート制御部２０４のＰＭＯＳトランジスタ２０５のゲートに接続されている。このキャパシタ２０２の他方の端子は、ＧＮＤ端子１０２に接続されている。
上記第１のゲート制御部２０４は、ＰＭＯＳトランジスタ２０５と寄生ダイオード２０６で構成され、各々は以下のように接続されている。つまり、ＰＭＯＳトランジスタ２０５は、ゲート端子がＥＳＤ検知部２０３の抵抗２０１とキャパシタ２０２に接続され、ソース端子が電源端子１０１に接続され、バックゲート端子が電源端子１０１および寄生ダイオード２０６のカソード端子に接続されている。また、ＰＭＯＳトランジスタ２０５のドレイン端子は、寄生ダイオード２０６のアノード端子と電圧クランプ部１０６のＮＭＯＳトランジスタ１０７のゲート端子および抵抗１０５の一方の端子に接続されている。また、抵抗１０５の他方の端子はＧＮＤ端子１０２に接続されている。
電圧クランプ部１０６は、ＮＭＯＳトランジスタ１０７と寄生ＮＰＮトランジスタ１０８と寄生ベース抵抗１０９で構成され、各々は以下のように接続されている。つまり、ＮＭＯＳトランジスタ１０７は、ゲート端子が第１のゲート制御部２０４のＰＭＯＳトランジスタ２０５のドレイン端子,寄生ダイオード２０６のアノード端子,抵抗１０５に接続され、ソース端子がＧＮＤ端子１０２と寄生ＮＰＮトランジスタ１０８のエミッタ端子に接続されている。また、ＮＭＯＳトランジスタ１０７は、バックゲート端子がＧＮＤ端子１０２に接続され、ドレイン端子が電源端子１０１と寄生ＮＰＮトランジスタ１０８のコレクタ端子に接続されている。また、寄生ＮＰＮトランジスタ１０８は、ベース端子が寄生ベース抵抗１０９の一方の端子に接続され、寄生ベース抵抗１０９の他方の端子はＧＮＤ端子１０２に接続されている。
上記構成のＥＳＤ保護回路にＥＳＤサージが印加された場合の動作を説明する。図１６の波形図は、ＧＮＤ端子１０２を基準として、電源端子１０１に正のＥＳＤサージが印加された場合に電源端子１０１に接続されている配線に加わる電圧ＶＤＤの電圧波形と、上記ＮＭＯＳトランジスタ１０７のゲートに加わる電圧ＶＧＡＴＥの電圧波形をＳＰＩＣＥシミュレータにて求めた結果を示している。
ＧＮＤ端子１０２を基準として、電源端子１０１に正のＥＳＤサージが印加され、抵抗２０１とキャパシタ２０２とで決まる時定数以下の時間で電源端子１０１に電圧が印加されると、ＥＳＤ検知部２０３は、上記電圧をＥＳＤサージと検知し、第１のゲート制御部２０４のＰＭＯＳトランジスタ２０５がオンする。ＰＭＯＳトランジスタ２０５がオンすることで、ＮＭＯＳトランジスタ１０７のゲートが充電され、ＮＭＯＳトランジスタ１０７のゲート電圧が上昇する。電圧クランプ部１０６において、ＮＭＯＳトランジスタ１０７がオンすることでチャネルを通ってサージ電流が放電する。これと共に、ＮＭＯＳトランジスタ１０７のドレイン近傍にてホットキャリアにより基板に流れる電流が発生し、この電流が寄生ベース抵抗１０９に流れることで寄生ＮＰＮバイポーラトランジスタ１０８のベース−エミッタ電圧が上昇し、この寄生ＮＰＮトランジスタ１０８がオンする。これらにより、ＮＭＯＳトランジスタ１０７のチャネルおよび、寄生ＮＰＮトランジスタ１０８を通じてサージ電流が放電する。この放電により電圧ＶＤＤが降下し、図１６のグラフが示すようにＮＭＯＳトランジスタ１０７のゲート電圧(電圧ＶＧＡＴＥ)も寄生ダイオード２０６を通じて放電することにより降下する。
次に、図１７に、もう一つの従来技術としての第２の従来技術について以下に説明する。
この第２の従来技術のＥＳＤ保護回路は、電源端子３０１とＧＮＤ端子３０２間でＥＳＤサージを放電させるものであり、ＥＳＤ検知部３０３と第１ゲート制御部３０５と第２ゲート制御部３０６と電圧クランプ部３０７で構成されている。
上記ＥＳＤ検知部３０３は、抵抗３１０,３１１と、キャパシタ３１２,３１３で構成され、各々は以下のように接続されている。つまり、抵抗３１０は、一方の端子が電源端子３０１に接続され、他方の端子がキャパシタ３１２と第１のゲート制御部３０５のＰＭＯＳトランジスタ３１３のゲートに接続されている。また、キャパシタ３０２の他方の端子はＧＮＤ端子２０２に接続されている。また、抵抗３１１は、一方の端子が電源端子３０１に接続され、他方の端子がキャパシタ３１３の一方の端子と第２のゲート制御部３０６のＮＭＯＳトランジスタ３１５のゲートと接続されている。また、キャパシタ３１３の他の一方の端子はＧＮＤ端子３０２と接続されている。
上記第１のゲート制御部３０５は、ＰＭＯＳトランジスタ２０５と寄生ダイオード２０６で構成され、第１従来技術の第１のゲート制御部２０４と同様の構成である。また、第２のゲート制御部３０６は、寄生キャパシタ３１８とＮＭＯＳトランジスタ３１５で構成され、各々は以下のように接続されている。つまり、ＮＭＯＳトランジスタ３１５は、ドレインが寄生キャパシタ３１８とＰＭＯＳトランジスタ３１３のドレインと寄生ダイオード３１６のアノードとＮＭＯＳトランジスタ３１７のゲートに接続され、ゲートが抵抗３１１とキャパシタ３１３に接続され、ソースおよびバックゲートがＧＮＤ端子３０２に接続されている。
また、この第２従来技術の電圧クランプ部３０７は、前述の第１従来技術の電圧クランプ部１０６と同様の構成である。
上記構成のＥＳＤ保護回路にＥＳＤサージが印加された場合の動作を説明する。ＧＮＤ端子３０２を基準として、電源端子３０１に正のＥＳＤサージが印加され、抵抗３１０とキャパシタ３１２による時定数以下の時間で電源端子３０１に電圧が印加されると、ＥＳＤ検知部３０３は、上記電圧をＥＳＤサージと検知し、第１のゲート制御部３０５のＰＭＯＳトランジスタ２０５がオンする。ＰＭＯＳトランジスタ２０５がオンすることで、ＮＭＯＳトランジスタ１０７のゲートが充電され、ＮＭＯＳトランジスタ１０７のゲート電圧が上昇する。また、前述の時定数よりも長くなるよう設定した抵抗３１１とキャパシタ３１３による時定数で決定する時間だけ第２のゲート制御部３０６のＮＭＯＳトランジスタ３１５がオフ状態となり、ＮＭＯＳトランジスタ３１５のゲートに充電された電荷がＧＮＤ端子３０２へ放電しないので、ゲート電圧を高く保持できる。電源クランプ部３０７の動作については、前述の第１の従来技術と同様である。
ところで、前述の第１の従来技術１に関しては、ＧＮＤ端子１０２を基準として、電源端子１０１に正のＥＳＤサージが印加された場合に、ＰＭＯＳトランジスタ２０５がオフした後は、ＮＭＯＳトランジスタ１０７のゲート電圧はゲートに充電された電荷が抵抗１０５を通じて放電することによって降下する。このため、ＮＭＯＳトランジスタ１０７の駆動能力を保持するには抵抗１０５の値を高く設定する必要があり、抵抗面積の増大を招く課題があるが、この課題を改善したのが上記第２の従来技術２である。これについては後述する。
また、ＥＳＤサージ電流の放電期間で電圧ＶＤＤが降下すると、電圧ＶＤＤよりも電圧ＶＧＡＴＥの方が高くなり、ＮＭＯＳトランジスタ１０７のゲートに充電された電荷が寄生ダイオード２０６を経由して電源端子１０１に逆流する。このことにより、図１６に示すように、ＮＭＯＳトランジスタ１０７のゲート電圧ＶＧＡＴＥが降下し、駆動能力が低下することでＮＭＯＳ１０７のサージ放電能力が低下する。このため、ＥＳＤサージ放電能力を確保するためのＮＭＯＳトランジスタ１０７の面積を増加させることが必要になるという課題がある。
また、抵抗２０１とキャパシタ２０２による時定数で決定する時間だけＰＭＯＳトランジスタ２０５がオンすることから、電源投入時の急激な電圧変動にも応答してしまい、誤動作を起こす可能性がある。
一方、第２の従来技術については、第１の従来技術で課題であった抵抗１０５の面積増大を第２ゲート制御部３０６のＮＭＯＳトランジスタ３１５を設けることで改善している。
しかし、ＧＮＤ端子３０２を基準として、電源端子３０１に正のＥＳＤサージが印加されて、ＰＭＯＳトランジスタ２０５がオンする際、寄生キャパシタ３１８によりＮＭＯＳトランジスタ３１５のゲート電圧が上昇し、ＮＭＯＳトランジスタ３１５がオンすることで、ＮＭＯＳトランジスタ１０７のゲート電圧の上昇が抑制され、ＮＭＯＳトランジスタ１０７の駆動能力が低下するとの課題がある。
また、ＥＳＤサージ電流の放電期間で電圧ＶＤＤが降下すると、この電圧ＶＤＤよりもＮＭＯＳトランジスタ１０７のゲート電圧の方が高くなり、充電された電荷が寄生ダイオード２０６を経由して電源ラインに逆流する。これにより、ＮＭＯＳトランジスタ１０７のゲート電圧が降下し、ＮＭＯＳトランジスタ１０７の駆動能力が低下する。この点は前述の第１の従来技術と同様である。これらの現象により、ＮＭＯＳトランジスタ１０７のサージ放電能力が低下し、それによりＥＳＤサージ放電能力を確保するためのＮＭＯＳトランジスタ１０７の面積を増加させる必要が生じる。
また、抵抗３１０とキャパシタ３１２による時定数で決定する時間だけＰＭＯＳ２０５がオンするこの方法では、電源投入時の急激な電圧変動にも応答してしまい、誤動作となる可能性があることも前述の第１従来技術と同様である。
特開２００５−２３５９４７号公報 特開２００９−２１３３２号公報
そこで、この発明の課題は、サージ放電用のＭＯＳトランジスタの駆動能力を向上できる静電気放電保護回路を提供することにある。
上記課題を解決するため、この発明の静電気放電保護回路は、
第１の端子に接続された第１の配線と、
上記第１の端子よりも低い電位となる第２の端子に接続された第２の配線と、
上記第１の配線にドレインが接続され、上記第２の配線にソースが接続されていると共に電圧クランプ部を構成するＮＭＯＳトランジスタと、
上記ＮＭＯＳトランジスタのゲートと上記第１の配線との間に接続され、上記第１の配線から上記ＮＭＯＳトランジスタのゲートへ電流を流す通電状態と上記第１の配線から上記ＮＭＯＳトランジスタのゲートへ電流を流さないと共に上記ＮＭＯＳトランジスタのゲートから上記第１の配線へ電流を流さない非通電状態とに切り替え可能な第１のゲート制御部と、
上記ＮＭＯＳトランジスタのゲートと上記第２の配線との間に接続されている抵抗成分を含んだ回路部と、
予め定められた上限電圧を超える電圧が上記第１の端子と第２の端子との間に発生したときに、上記第１のゲート制御部を上記通電状態にする一方、上記第１の端子と第２の端子との間の電圧が上記上限電圧以下のときに上記第１のゲート制御部を上記非通電状態にする静電気検知部とを備え、
上記抵抗成分を含んだ回路部は、
上記ＮＭＯＳトランジスタのゲートと上記第２の配線との間の抵抗値が第１の抵抗値となる第１の状態と上記ＮＭＯＳトランジスタのゲートと上記第２の配線との間の抵抗値が上記第１の抵抗値よりも高い第２の抵抗値となる第２の状態とに切り替え可能な第２のゲート制御部をなし、
上記静電気検知部は、
上記第１の端子と第２の端子との間の電圧が上記上限電圧以下かつ電源電圧以下のときに上記第２のゲート制御部を上記第１の状態にする一方、上記第１の端子と第２の端子との間の電圧が上記電源電圧を超えたときに上記第２のゲート制御部を上記第２の状態にすることを特徴としている。
この発明の静電気放電保護回路によれば、上記静電気検知部は、上記第１の端子と第２の端子との間に上記上限電圧を超える電圧が発生したときに、上記第１のゲート制御部を上記通電状態にして、上記第１の配線から上記ＮＭＯＳトランジスタのゲートへ電流を流す。これにより、ゲート電圧が上昇してＮＭＯＳトランジスタがオンすると共にこのＮＭＯＳトランジスタの寄生ＮＰＮトランジスタがオンすることでサージ電圧が放電し、上記第１の配線の電圧が下降する。一方、上記第１の端子と第２の端子との間の電圧が上記上限電圧以下のときに上記第１のゲート制御部を上記非通電状態にするので、上記ＮＭＯＳトランジスタのゲートから第１のゲート制御部を経由して第１の配線へ電流が逆流することを防止でき、上記ＮＭＯＳトランジスタのゲート電圧の降下を防いで、サージ放電用のＭＯＳトランジスタの駆動能力を向上できる。
また、上記静電気検知部は、上記第１の端子と第２の端子との間に予め定められた動作最大電圧を超える電圧が発生している期間に、上記第１のゲート制御部を上記通電状態にするので、抵抗とキャパシタによる時定数で決まる時間だけゲート制御部を動作させる従来例と異なり、電源投入時の急激な電圧変動にも応答してしまうといった誤動作を回避できる。
また、上記第１の端子と第２の端子との間の電圧が上記電源電圧を超えるときに上記第２のゲート制御部を高抵抗の状態にして上記電圧クランプ部のＮＭＯＳトランジスタのゲートから第２の配線への放電を抑えてＮＭＯＳトランジスタの駆動能力を向上できる。また、上記第１の端子と第２の端子との間の電圧が上記上限電圧以下かつ電源電圧以下の通常の電源投入時には上記第２のゲート制御部を低抵抗にして上記電圧クランプ部を構成するＮＭＯＳトランジスタをオフにするから第１,第２の端子からの電源電圧を内部回路に正常に供給できる。
また、この発明の静電気放電保護回路は、
第１の端子に接続された第１の配線と、
上記第１の端子よりも低い電位となる第２の端子に接続された第２の配線と、
上記第１の配線にドレインが接続され、上記第２の配線にソースが接続されていると共に電圧クランプ部を構成するＮＭＯＳトランジスタと、
上記ＮＭＯＳトランジスタのゲートと上記第１の配線との間に接続され、上記第１の配線から上記ＮＭＯＳトランジスタのゲートへ電流を流す通電状態と上記第１の配線から上記ＮＭＯＳトランジスタのゲートへ電流を流さないと共に上記ＮＭＯＳトランジスタのゲートから上記第１の配線へ電流を流さない非通電状態とに切り替え可能な第１のゲート制御部と、
上記ＮＭＯＳトランジスタのゲートと上記第２の配線との間に接続されている抵抗成分を含んだ回路部と、
予め定められた上限電圧を超える電圧が上記第１の端子と第２の端子との間に発生したときに、上記第１のゲート制御部を上記通電状態にする一方、上記第１の端子と第２の端子との間の電圧が上記上限電圧以下のときに上記第１のゲート制御部を上記非通電状態にする静電気検知部とを備え、
上記抵抗成分を含んだ回路部は、上記ＮＭＯＳトランジスタのゲートと上記第２の配線との間に接続されている抵抗素子で構成され、
上記第１のゲート制御部は、
上記第１の配線にソースおよびバックゲートが接続され、上記静電気検知部にゲートが接続されたＰＭＯＳトランジスタと、
上記ＰＭＯＳトランジスタのドレインにアノードが接続され、上記電圧クランプ部を構成するＮＭＯＳトランジスタのゲートにカソードが接続されたダイオードとを有する。
この発明の静電気放電保護回路によれば、上記抵抗成分を含んだ回路部は、上記ＮＭＯＳトランジスタのゲートと上記第２の配線との間に接続されている抵抗素子で構成されているので、回路構成を簡単にできる。
また、上記静電気検知部は、上記第１のゲート制御部のＰＭＯＳトランジスタのゲートに低電位(Ｌレベル信号)を入力することで上記ＰＭＯＳトランジスタをオンにして上記第１のゲート制御部を通電状態にできる。一方、上記静電気検知部は、上記第１のゲート制御部のＰＭＯＳトランジスタのゲートに高電位(Ｈレベル信号)を入力することで上記ＰＭＯＳトランジスタをオフにして第１のゲート制御部を非通電状態にできる。また、この非通電状態において上記ダイオードによって上記電圧クランプ部のＮＭＯＳトランジスタのゲートから上記第１の配線への電流の逆流を阻止しＮＭＯＳトランジスタの駆動能力を向上できる。
また、この発明の静電気放電保護回路では、
第１の端子に接続された第１の配線と、
上記第１の端子よりも低い電位となる第２の端子に接続された第２の配線と、
上記第１の配線にドレインが接続され、上記第２の配線にソースが接続されていると共に電圧クランプ部を構成するＮＭＯＳトランジスタと、
上記ＮＭＯＳトランジスタのゲートと上記第１の配線との間に接続され、上記第１の配線から上記ＮＭＯＳトランジスタのゲートへ電流を流す通電状態と上記第１の配線から上記ＮＭＯＳトランジスタのゲートへ電流を流さないと共に上記ＮＭＯＳトランジスタのゲートから上記第１の配線へ電流を流さない非通電状態とに切り替え可能な第１のゲート制御部と、
上記ＮＭＯＳトランジスタのゲートと上記第２の配線との間に接続されている抵抗成分を含んだ回路部と、
予め定められた上限電圧を超える電圧が上記第１の端子と第２の端子との間に発生したときに、上記第１のゲート制御部を上記通電状態にする一方、上記第１の端子と第２の端子との間の電圧が上記上限電圧以下のときに上記第１のゲート制御部を上記非通電状態にする静電気検知部とを備え、
上記抵抗成分を含んだ回路部は、上記ＮＭＯＳトランジスタのゲートと上記第２の配線との間に接続されている抵抗素子で構成され、
上記第１のゲート制御部は、
上記第１の配線にドレインが接続され、上記静電気検知部にゲートが接続され、上記電圧クランプ部を構成するＮＭＯＳトランジスタのゲートにソースが接続され、上記第２の配線にバックゲートが接続されたＮＭＯＳトランジスタとを有する。
この発明の静電気放電保護回路によれば、上記抵抗成分を含んだ回路部は、上記ＮＭＯＳトランジスタのゲートと上記第２の配線との間に接続されている抵抗素子で構成されているので、回路構成を簡単にできる。
また、上記静電検知部は、上記第１のゲート制御部のＮＭＯＳトランジスタのゲートに高電位(Ｈレベル信号)を入力することで上記ＮＭＯＳトランジスタをオンにして上記第１のゲート制御部を通電状態にできる。一方、上記静電検知部は、上記第１のゲート制御部の上記ＮＭＯＳトランジスタのゲートに低電位(Ｌレベル信号)を入力することで上記ＮＭＯＳトランジスタをオフにして上記第１のゲート制御部を非通電状態にできる。また、この非通電状態において上記電圧クランプ部のＮＭＯＳトランジスタのゲートから上記第１の配線への電流の逆流が阻止されるのでＮＭＯＳトランジスタの駆動能力を向上できる。
また、一実施形態の静電気放電保護回路では、上記静電気検知部は、
上記第１の配線に一方の端子が接続され、上記第１のゲート制御部の上記ＰＭＯＳトランジスタのゲートに他方の端子が接続された抵抗と、
上記第１のゲート制御部の上記ＰＭＯＳトランジスタのゲートにドレインが接続され、上記第１の配線にゲートが接続され、上記第２の配線にソースおよびバックゲートが接続されていると共に閾値が電源電圧よりも高いＮＭＯＳフィールドトランジスタとを有する。
この実施形態の静電気放電保護回路によれば、上記第１の配線と第２の配線との間に印加される電圧が電源電圧を超えて上記静電気検知部のＮＭＯＳフィールドトランジスタの閾値以上になった期間だけ上記ＮＭＯＳフィールドトランジスタがオンして上記抵抗による電圧降下で第１のゲート制御部のＰＭＯＳトランジスタがオンになって第１のゲート制御部を通電状態にできる。一方、上記第１の配線と第２の配線との間に印加される電圧が電源電圧以下になると上記静電気検知部のＮＭＯＳフィールドトランジスタがオフして第１のゲート制御部のＰＭＯＳトランジスタがオフし、第１のゲート制御部を非通電状態にできる。また、この非通電状態において上記第１のゲート制御部のダイオードによって上記電圧クランプ部のＮＭＯＳトランジスタのゲートから上記第１の配線への電流の逆流を阻止しＮＭＯＳトランジスタの駆動能力を向上できる。
また、一実施形態の静電気放電保護回路では、上記静電気検知部は、
上記第１の配線にソースおよびバックゲートが接続され、上記第２の配線にゲートが接続され、上記第１のゲート制御部のＮＭＯＳトランジスタのゲートにドレインが接続されていると共に閾値が電源電圧よりも高いＰＭＯＳフィールドトランジスタと、
上記ＰＭＯＳフィールドトランジスタのドレインに一方の端子が接続され、上記第２の配線に他方の端子が接続された抵抗とを有する。
この実施形態の静電気放電保護回路によれば、上記第１の配線と第２の配線との間の電圧が電源電圧を超えて上記静電気検知部のＰＭＯＳフィールドトランジスタの閾値以上になった期間だけ上記ＰＭＯＳフィールドトランジスタがオンして第１のゲート制御部のＮＭＯＳトランジスタのゲートに高電位(Ｈレベル信号)が印加され第１のゲート制御部が通電状態になる。一方、上記第１の配線と第２の配線との間に印加される電圧が電源電圧以下になると上記静電気検知部のＰＭＯＳフィールドトランジスタがオフして第１のゲート制御部のＮＭＯＳトランジスタのゲートに低電位(Ｌレベル信号)が印加されて第１のゲート制御部が非通電状態になる。また、この非通電状態において第１のゲート制御部のＮＭＯＳトランジスタがオフであるから、電圧クランプ部のＮＭＯＳトランジスタのゲートから上記第１の配線への電流の逆流を阻止しＮＭＯＳトランジスタの駆動能力を向上できる。
また、一実施形態の静電気放電保護回路では、上記第１のゲート制御部は、
上記第１の配線にソースおよびバックゲートが接続され、上記静電気検知部にゲートが接続されたＰＭＯＳトランジスタと、
上記ＰＭＯＳトランジスタのドレインにアノードが接続され、上記電圧クランプ部の上記ＮＭＯＳトランジスタのゲートにカソードが接続されたダイオードとを有し、
上記第２のゲート制御部は、
上記電圧クランプ部の上記ＮＭＯＳトランジスタのゲートにドレインが接続され、上記静電気検知部にゲートが接続され、上記第２の配線にソースおよびバックゲートが接続されたＮＭＯＳトランジスタを有する。
この実施形態の静電気放電保護回路によれば、上記静電気検知部は、上記第１のゲート制御部のＰＭＯＳトランジスタのゲートに低電位(Ｌレベル信号)を入力することで上記ＰＭＯＳトランジスタをオンにして上記第１のゲート制御部を通電状態にできる。一方、上記第１のゲート制御部のＰＭＯＳトランジスタのゲートに高電位(Ｈレベル信号)を入力することで上記ＰＭＯＳトランジスタをオフにして第１のゲート制御部を非通電状態にできる。また、この非通電状態において上記ダイオードによって上記電圧クランプ部のＮＭＯＳトランジスタのゲートから上記第１の配線への電流の逆流を阻止しＮＭＯＳトランジスタの駆動能力を向上できる。さらに、上記静電気検知部は、上記第２のゲート制御部のＮＭＯＳトランジスタのゲートに低電位(Ｌレベル信号)を入力することで上記ＮＭＯＳトランジスタをオフにして高抵抗の状態にして電圧クランプ部のＮＭＯＳトランジスタの駆動能力を向上できる。また、上記第２のゲート制御部のＮＭＯＳトランジスタのゲートに高電位(Ｈレベル信号)を入力することで上記ＮＭＯＳトランジスタをオンにして低抵抗の状態にして電圧クランプ部を構成するＮＭＯＳトランジスタをオフにするから第１,第２の端子からの電源電圧を内部回路に正常に供給できる。
また、一実施形態の静電気放電保護回路では、上記静電気検知部は、
上記第１の配線に一方の端子が接続され、上記第１のゲート制御部のＰＭＯＳトランジスタのゲートおよび上記第２のゲート制御部のＮＭＯＳトランジスタのゲートに他方の端子が接続された抵抗と、
上記抵抗の他方の端子にドレインが接続され、上記第１の配線にゲートが接続され、上記第２の配線にソースおよびバックゲートが接続されていると共に閾値電圧が電源電圧よりも高い第１のＮＭＯＳトランジスタと、
上記抵抗の他方の端子にドレインが接続され、上記第１のゲート制御部のダイオードのカソードにゲートが接続され、上記第２の配線にソースおよびバックゲートが接続された第２のＮＭＯＳトランジスタとを有する。
この実施形態の静電気放電保護回路によれば、上記第１の配線と第２の配線との間に印加される電圧が電源電圧を超えて上記静電気検知部の第１のＮＭＯＳトランジスタの閾値以上になった期間だけ上記第１のＮＭＯＳトランジスタがオンして上記抵抗による電圧降下で第１のゲート制御部のＰＭＯＳトランジスタがオンになって第１のゲート制御部を通電状態にできる。一方、上記第１の配線と第２の配線との間に印加される電圧が電源電圧以下になると上記静電気検知部の第１のＮＭＯＳトランジスタがオフして第１のゲート制御部のＰＭＯＳトランジスタがオフし、第１のゲート制御部を非通電状態にできる。また、上記印加される電圧が上記第１のＮＭＯＳトランジスタの閾値電圧以下に低下するに伴い上記第１のＮＭＯＳトランジスタがオフになっても、電圧クランプ部のＮＭＯＳトランジスタのゲート電圧が高く保持されている間は、第２のＮＭＯＳトランジスタもオン状態を保持する。その結果、第２のゲート制御部のＮＭＯＳトランジスタのゲート電圧は低くオフ状態を保持する。従って、電圧クランプ部のＮＭＯＳトランジスタがオフ状態となるのは、該トランジスタのゲート容量と第２のゲート制御部のＮＭＯＳトランジスタの寄生抵抗から決定する時定数により電圧クランプ部のＮＭＯＳトランジスタのゲート電圧が低下し、第２のＮＭＯＳトランジスタの閾値電圧以下となる時点である。なお、通常の電源投入時には、第２のゲート制御部のＮＭＯＳトランジスタがオン状態になることで電圧クランプ部のＮＭＯＳトランジスタがオフ状態になって第１,第２の端子からの電源電圧を内部回路に正常に供給できる。
また、一実施形態の静電気放電保護回路では、さらに、上記静電気検知部は、
上記第１の配線にソースおよびバックゲートが接続され、上記電圧クランプ部のＮＭＯＳトランジスタのゲートにゲートが接続され、上記第２のゲート制御部のＮＭＯＳトランジスタのゲートにドレインが接続されたＰＭＯＳトランジスタを有している。
この実施形態の静電気放電保護回路によれば、上記第１の配線と第２の配線との間に印加される電圧が上記第１のＮＭＯＳトランジスタの閾値電圧以下に低下するに伴い上記第１のＮＭＯＳトランジスタがオフになっても、電圧クランプ部のＮＭＯＳトランジスタのゲート電圧が高く保持されている間は、第２のＮＭＯＳトランジスタもオン状態を保持し、上記静電気検知部の上記ＰＭＯＳトランジスタもオフ状態を保持する。その結果、第２のゲート制御部のＮＭＯＳトランジスタのゲート電圧は低くオフ状態を保持する。従って、電圧クランプ部のＮＭＯＳトランジスタがオフ状態となるのは、該トランジスタのゲート容量と第２のゲート制御部のＮＭＯＳトランジスタの寄生抵抗から決定する時定数により電圧クランプ部のＮＭＯＳトランジスタのゲート電圧が低下し、第２のＮＭＯＳトランジスタの閾値電圧以下となる時点である。なお、通常の電源投入時には、第２のゲート制御部のＮＭＯＳトランジスタがオン状態になり、上記静電気検知部の上記ＰＭＯＳトランジスタもオン状態となることで電圧クランプ部のＮＭＯＳトランジスタがオフ状態になって第１,第２の端子からの電源電圧を内部回路に正常に供給できる。
また、一実施形態の静電気放電保護回路では、上記第１のゲート制御部は、
上記第１の配線にドレインが接続され、上記静電気検知部にゲートが接続され、ソースが上記電圧クランプ部のＮＭＯＳトランジスタのゲートに接続され、バックゲートが上記第２の配線に接続されたＮＭＯＳトランジスタを有し、
上記第２のゲート制御部は、
上記電圧クランプ部の上記ＮＭＯＳトランジスタのゲートにドレインが接続され、上記静電気検知部にゲートが接続され、上記第２の配線にソースおよびバックゲートが接続されたＮＭＯＳトランジスタを有し、
上記静電気検知部は、
上記第１の配線にソースおよびバックゲートが接続され、上記第２の配線にゲートが接続され、上記第１のゲート制御部のＮＭＯＳトランジスタのゲートにドレインが接続されていると共に閾値が電源電圧よりも高いＰＭＯＳフィールドトランジスタと、
上記ＰＭＯＳフィールドトランジスタのドレインに一方の端子が接続され、上記第２の配線に他方の端子が接続された第１の抵抗と、
上記第１の配線の一方の端子が接続され、上記第２のゲート制御部のＮＭＯＳトランジスタのゲートに他方の端子が接続された第２の抵抗と、
上記第２のゲート制御部のＮＭＯＳトランジスタのゲートにドレインが接続され、上記電圧クランプ部のＮＭＯＳトランジスタのゲートにゲートが接続され、ソースおよびバックゲートが上記第２の配線に接続されたＮＭＯＳトランジスタとを有する。
この実施形態の静電気放電保護回路によれば、上記第１の端子と第２の端子との間の電圧が上記電源電圧を超えて上記静電気検知部のＰＭＯＳフィールドトランジスタの閾値以上になった期間だけ上記ＰＭＯＳフィールドトランジスタがオンして第１のゲート制御部のＮＭＯＳトランジスタのゲートに高電位(Ｈレベル信号)が印加され第１のゲート制御部が通電状態になる。一方、上記第１の配線と第２の配線との間に印加される電圧が電源電圧以下になると上記静電気検知部のＰＭＯＳフィールドトランジスタがオフして第１のゲート制御部のＮＭＯＳトランジスタのゲートに低電位(Ｌレベル信号)が印加されて第１のゲート制御部が非通電状態になる。この非通電状態において、第１のゲート制御部のＮＭＯＳトランジスタがオフであるから、電圧クランプ部のＮＭＯＳトランジスタのゲートから上記第１の配線への電流の逆流を阻止しＮＭＯＳトランジスタの駆動能力を向上できる。さらに、上記印加される電圧が電源電圧以下に低下するに伴い上記静電気検知部のＰＭＯＳトランジスタがオフしても、電圧クランプ部のＮＭＯＳトランジスタのゲート電圧が高く保持されている間は、第２のＮＭＯＳトランジスタもオン状態を保持し、結果、第２のゲート制御部のＮＭＯＳトランジスタのゲート電圧は低くオフ状態を保持する。従って、電圧クランプ部のＮＭＯＳトランジスタがオフ状態となるのは、該トランジスタのゲート容量と第２のゲート制御部のＮＭＯＳトランジスタの寄生抵抗から決定する時定数により電圧クランプ部のＮＭＯＳトランジスタのゲート電圧が低下し、第２のＮＭＯＳトランジスタの閾値電圧以下となる時点である。なお、通常の電源投入時には、第２のゲート制御部のＮＭＯＳトランジスタがオン状態になることで電圧クランプ部のＮＭＯＳトランジスタがオフ状態になって第１,第２の端子からの電源電圧を内部回路に正常に供給できる。
また、一実施形態の静電気放電保護回路では、上記第１,第２の端子は、第１,第２の電源端子であり、上記第１の電源端子と第２の電源端子との間に電源電圧が印加される。
この実施形態によれば、駆動能力の高いサージ放電用のＭＯＳトランジスタでもって上記電源端子に発生するサージ電圧から内部回路を保護できる。
また、一実施形態の静電気放電保護回路では、上記第１の端子は、入力端子である。
この実施形態によれば、駆動能力の高いサージ放電用のＭＯＳトランジスタでもって上記入力端子に発生するサージ電圧から内部回路を保護できる。
また、一実施形態の静電気放電保護回路では、上記第１の端子は、出力端子である。
この実施形態によれば、駆動能力の高いサージ放電用のＭＯＳトランジスタでもって上記出力端子に発生するサージ電圧から内部回路を保護できる。
この発明の静電気放電保護回路によれば、上記静電気検知部は、上記第１の端子と第２の端子との間に上記上限電圧を超える電圧が発生したときに、上記第１のゲート制御部を上記通電状態にして、上記第１の配線から上記ＮＭＯＳトランジスタのゲートへ電流を流す。これにより、ゲート電圧が上昇してＮＭＯＳトランジスタがオンすると共にこのＮＭＯＳトランジスタの寄生ＮＰＮトランジスタがオンすることでサージ電圧が放電し、上記第１の配線の電圧が下降する。一方、上記第１の端子と第２の端子との間の電圧が上記上限電圧以下のときに上記第１のゲート制御部を上記非通電状態にするので、上記ＮＭＯＳトランジスタのゲートから第１のゲート制御部を経由して第１の配線へ電流が逆流することを防止でき、上記ＮＭＯＳトランジスタのゲート電圧の降下を防いで、サージ放電用のＭＯＳトランジスタの駆動能力を向上できる。
この発明の静電気放電保護回路の第１の概念構成を示すブロック図である。 上記第１の概念構成におけるサージ印加時のＶＤＤ電圧波形およびＶＧＡＴＥ電圧波形を示す図である。 この発明の静電気放電保護回路の第２の概念構成を示すブロック図である。 上記第２の概念構成におけるサージ印加時のＶＤＤ電圧波形およびＶＧＡＴＥ電圧波形を示す図である。 この発明の静電気放電保護回路の上記第１の概念構成に対応する第１実施形態のブロック図である。 上記第１実施形態におけるサージ印加時のＶＤＤ電圧波形およびＶＧＡＴＥ電圧波形を示す図である。 この発明の静電気放電保護回路の上記第１の概念構成に対応する第２実施形態のブロック図である。 上記第２実施形態におけるサージ印加時のＶＤＤ電圧波形およびＶＧＡＴＥ電圧波形を示す図である。 この発明の静電気放電保護回路の上記第２の概念構成に対応する第３実施形態のブロック図である。 上記第３実施形態におけるサージ印加時のＶＤＤ電圧波形およびＶＧＡＴＥ電圧波形を示す図である。 この発明の静電気放電保護回路の上記第２の概念構成に対応する第４実施形態のブロック図である。 この発明の静電気放電保護回路の上記第２の概念構成に対応する第５実施形態のブロック図である。 この発明の静電気放電保護回路の第６実施形態のブロック図である。 この発明の静電気放電保護回路の第７実施形態のブロック図である。 従来の静電気放電保護回路の回路図である。 上記従来の静電気放電保護回路におけるサージ印加時のＶＤＤ電圧波形およびＶＧＡＴＥ電圧波形を示す図である。 もう一つの従来の静電気放電保護回路の回路図である。
以下、この発明を図示の実施の形態により詳細に説明する。
（第１の概念構成）
図１に、この発明の静電気放電保護回路の第１の概念構成を示す。この第１の概念構成の静電気放電保護回路は、第１の端子としての電源端子１に接続された第１の配線１１と、上記電源端子１よりも低い電位となる第２の端子としてのＧＮＤ端子２に接続された第２の配線１２を備える。また、この静電気放電保護回路は、上記第１の配線１１にドレインが接続され、上記第２の配線１２にソースが接続されていると共に電圧クランプ部１５を構成するＮＭＯＳトランジスタ７を備える。
また、この静電気放電保護回路は、上記ＮＭＯＳトランジスタ７のゲートと上記第１の配線１１との間に接続された第１のゲート制御部４を備える。この第１のゲート制御部４は、上記第１の配線１１から上記ＮＭＯＳトランジスタ７のゲートへ電流を流す通電状態と上記第１の配線１１から上記ＮＭＯＳトランジスタ７のゲートへ電流を流さないと共に上記ＮＭＯＳトランジスタ７のゲートから上記第１の配線１１へ電流を流さない非通電状態とに切り替え可能になっている。また、この静電気放電保護回路は、上記ＮＭＯＳトランジスタ７のゲートと上記第２の配線１２との間に接続されている抵抗５を備える。
また、この静電気放電保護回路は、上記第１の配線１１と第２の配線１２との間に接続された静電気検知部３を備える。この静電気検知部３は、予め定められた上限電圧としての動作最大電圧Ｖmaxを超える電圧が上記電源端子１とＧＮＤ端子２との間に発生したときに、上記第１のゲート制御部４を上記通電状態にする。一方、上記静電気検知部３は、電源端子１とＧＮＤ端子２との間の電圧が上記動作最大電圧Ｖmax以下のときに上記第１のゲート制御部４を上記非通電状態にする。なお、上記動作最大電圧Ｖmaxは、たとえば、使用電源電圧よりも予め定められた電圧だけ高い電圧である。
この第１の概念構成の静電気放電保護回路によれば、上記静電気検知部３は、上記電源端子１とＧＮＤ端子２との間に上記最大電圧Ｖmaxを超える電圧が発生したとき(図２の時刻ｔ１)に、上記第１のゲート制御部４を上記通電状態にして、上記第１の配線１１から上記ＮＭＯＳトランジスタ７のゲートへ電流を流す。これにより、図２の電圧波形図に示すように、ＮＭＯＳトランジスタ７のゲート電圧ＶＧＡＴＥが上昇してＮＭＯＳトランジスタ７がオンすると共にこのＮＭＯＳトランジスタ７の寄生ＮＰＮトランジスタ８がオンする。すなわち、ＮＭＯＳトランジスタ７のドレイン近傍にてホットキャリアにより基板に流れる電流が発生し、この電流が寄生ベース抵抗９に流れることで寄生ＮＰＮトランジスタ８のベース−エミッタ電圧が上昇し、この寄生ＮＰＮトランジスタ８がオンする。
これにより、第１の配線１１から、ＮＭＯＳトランジスタ７と寄生ＮＰＮトランジスタ８を通してサージ電圧が放電し、上記第１の配線１１の電圧ＶＤＤが下降する。そして、上記電源端子１とＧＮＤ端子２との間の電圧が上記最大電圧Ｖmax以下に低下したとき(図２の時刻ｔ２)には、上記静電気検知部３は、上記第１のゲート制御部４を上記非通電状態にする。よって、上記ＮＭＯＳトランジスタ７のゲートから第１のゲート制御部４を経由して第１の配線１１へ電流が逆流することを防止できる。したがって、上記ＮＭＯＳトランジスタ７のゲート電圧の降下を防いで、サージ放電用のＭＯＳトランジスタ７の駆動能力を向上できる。なお、上記第１のゲート制御部４が通電状態から非通電状態に切り替わると、ＮＭＯＳトランジスタ７のゲートから抵抗５を通して第２の配線１２へ放電し、電圧ＶＧＡＴＥは電圧ＶＤＤのピーク電圧に近い電圧から降下して行く。そして、上記ＮＭＯＳトランジスタ７のゲート容量と抵抗５による時定数によって決まる時間で上記電圧クランプ部１５のＮＭＯＳトランジスタ７がオフになり、サージ放電が終了する(サージ放電終了時ｔ３)。
また、上記静電気検知部３は、上記電源端子１とＧＮＤ端子２との間に上記最大電圧maxを超える電圧が発生している期間に、上記第１のゲート制御部４を通電状態にするので、抵抗とキャパシタによる時定数で決まる時間だけゲート制御部を動作させる従来例と異なり、電源投入時の急激な電圧変動にも応答してしまうといった誤動作を回避できる。
なお、通常の電源投入時には、第１の配線１１の電圧は、最大電圧max以下であるから、静電気検知部３は、第１ゲート制御部４を非通電状態にし、電圧クランプ部１５のＮＭＯＳトランジスタ７のゲートに加わる電圧ＶＧＡＴＥは０ＶでＮＭＯＳトランジスタ７はオフである。これにより、第１,第２の配線１１,１２から内部回路１０へ電源電圧が正常に供給される。
（第２の概念構成）
図３に、この発明の静電気放電保護回路の第２の概念構成を示す。この第２の概念構成の静電気放電保護回路は、前述の第１の概念構成の抵抗５に替えて、第２のゲート制御部２１を有する点と、前述の静電気検知部３に替えて静電気検知部２２を有する点とだけが前述の第１の概念構成と異なる。よって、この第２の概念構成では、前述の第１の概念構成と異なる点を主に説明する。
この第２の概念構成では、図３に示すように、抵抗成分を含んだ回路部としての第２のゲート制御部２１は、上記ＮＭＯＳトランジスタ７のゲートと上記第２の配線１２との間の抵抗値が第１の抵抗値となる第１の状態と上記ＮＭＯＳトランジスタ７のゲートと上記第２の配線１２との間の抵抗値が上記第１の抵抗値よりも高い第２の抵抗値となる第２の状態とに切り替え可能になっている。
また、第２の概念構成では、上記静電気検知部２２は、上記電源端子１とＧＮＤ端子２との間の電圧が上記最大電圧Ｖmax以下のときに上記第２のゲート制御部２１を上記低抵抗の第１の状態(オン状態)にする。一方、上記静電気検知部２２は、上記電源端子１とＧＮＤ端子２との間の電圧が上記最大電圧Ｖmaxを超えたことを検知したときに上記第２のゲート制御部２１を上記高抵抗の第２の状態(オフ状態)にし、検知した電圧が電源電圧を超えている間は上記オフ状態を保持する。また、上記静電気検知部２２は、検知した電圧が電源電圧以下になると上記第２のゲート制御部２１をオン状態にする。
この第２の概念構成の静電気放電保護回路によれば、図４の波形図に示す時刻ｔ０から時刻ｔ３までの期間のように、上記電源端子１とＧＮＤ端子２との間の電圧ＶＤＤが上記電源電圧を超える期間と同等以上の期間、上記第２のゲート制御部２１を高抵抗の状態(オフ状態)を保持する事で上記電圧クランプ部１５のＮＭＯＳトランジスタ７のゲートから第２の配線１２への放電を抑えてＮＭＯＳトランジスタ７の駆動能力を向上できる。すなわち、図４の波形図に示すように、ＥＳＤサージ放電中の電圧ＶＤＤの下降時に、ＮＭＯＳトランジスタ７のゲート電圧ＶＧＡＴＥを電圧ＶＤＤのピーク電圧に近い電圧に保持でき、ＥＳＤサージ放電終了時ｔ３にもゲート電圧ＶＧＡＴＥを電圧ＶＤＤのピーク電圧に近い電圧に保持できる。
また、上記電源端子１とＧＮＤ端子２との間の電圧が上記最大電圧max以下かつ電源電圧以下の通常の電源投入時には上記第２のゲート制御部２１を低抵抗のオン状態にして上記電圧クランプ部１５を構成するＮＭＯＳトランジスタ７をオフにするから、電源端子１,ＧＮＤ端子２からの電源電圧を内部回路１０に正常に供給できる。
(第１の実施の形態)
次に、図５に、この発明の静電気放電保護回路の第１実施形態を示す。この第１実施形態は、上述した第１の概念構成(図１)に対応するものであり、静電気検知部３および第１のゲート制御部４の具体的な回路構成を示すものである。なお、抵抗５および電圧クランプ部１５の回路構成については図１の第１の概念構成で説明したものと同様である。
この第１実施形態が有する第１のゲート制御部４は、ＰＭＯＳトランジスタ３１と、ダイオード３２とで構成されている。このＰＭＯＳトランジスタ３１は、第１の配線１１にソースおよびバックゲートが接続され、静電気検知部３にゲートが接続されている。また、上記ダイオード３２は、上記ＰＭＯＳトランジスタ３１のドレインにアノードが接続され、電圧クランプ部１５を構成するＮＭＯＳトランジスタ７のゲートにカソードが接続されている。また、この第１のゲート制御部４のＰＭＯＳトランジスタ３１のバックゲートとダイオード３２のアノードとの間には、ダイオード３２のアノードからＰＭＯＳトランジスタ３１のバックゲートに向かって順方向の寄生ダイオード３３が生じる。
また、この第１実施形態が有する静電気検知部３は、抵抗３５とＮＭＯＳフィールドトランジスタ３６とで構成されている。この抵抗３５は、第１の配線１１に一方の端子が接続され、ＮＭＯＳフィールドトランジスタ３６のドレインに他方の端子が接続されている。また、上記ＮＭＯＳフィールドトランジスタ３６は、第１のゲート制御部４のＰＭＯＳトランジスタ３１のゲートにドレインが接続され、第２の配線１２にソースが接続され、ゲートが第１の配線１１に接続されている。このＮＭＯＳフィールドトランジスタ３６は、第２の配線１２にソースおよびバックゲートが接続されていると共に閾値が電源電圧よりも高い。
この第１実施形態の静電気放電保護回路において、ＧＮＤ端子２を基準として、電源端子１に正のＥＳＤサージが印加された場合に第１の配線１１に加わる電圧ＶＤＤの波形と電圧クランプ部１５のＮＭＯＳトランジスタ７のゲートに加わる電圧ＶＧＡＴＥの波形をＳＰＩＣＥシミュレータにて求めた結果を、図６の波形図に示す。上記第１の配線１１と第２の配線１２との間に印加される電圧が上限電圧Ｖmaxを超えて電源電圧よりも高い上記閾値以上になった期間だけ、上記ＮＭＯＳフィールドトランジスタ３６がオンする。すると、上記抵抗３５による電圧降下で、第１のゲート制御部４のＰＭＯＳトランジスタ３１のゲートに低電位が入力されてＰＭＯＳトランジスタ３１がオンになり、第１のゲート制御部４が通電状態になる。これにより、ＮＭＯＳトランジスタ７のゲートが充電されて電圧ＶＧＡＴＥが上昇してＮＭＯＳトランジスタ７がオンすると共にこのＮＭＯＳトランジスタ７の寄生ＮＰＮトランジスタ８がオンする。
これにより、第１の配線１１から、ＮＭＯＳトランジスタ７と寄生ＮＰＮトランジスタ８を通してサージ電圧が放電し、上記第１の配線１１の電圧ＶＤＤが下降し、上記電源端子１とＧＮＤ端子２との間の電圧が下降する。上記電源端子１とＧＮＤ端子２との間の電圧ＶＤＤが上限電圧Ｖmax以下に低下して、ＮＭＯＳフィールドトランジスタ３６がオフすると、第１のゲート制御部４のＰＭＯＳトランジスタ３１のゲートに高電位が入力されてＰＭＯＳトランジスタ３１がオフになり、第１のゲート制御部４が非通電状態になる。
ところで、上記ＥＳＤサージ流入の過程でのＮＭＯＳトランジスタ７のオン期間では、第１の配線１１の電圧ＶＤＤが降下しても逆流阻止ダイオード３２により、ＮＭＯＳトランジスタ７のゲートから第１の配線１１への逆流は起こらず、ＮＭＯＳトランジスタ７のゲートから抵抗５にのみ放電する。よって、このＮＭＯＳトランジスタ７からの放電速度は、電圧クランプ部１５のＮＭＯＳトランジスタ７のゲート容量と抵抗５とによる時定数で決まる。この電圧クランプ部１５において、ＮＭＯＳトランジスタ７のゲート電圧ＶＧＡＴＥが高く保持されることで、ＮＭＯＳトランジスタ７による高い駆動能力が保持される。また、ＮＭＯＳトランジスタ７のドレイン近傍にてホットキャリアにより基板に流れる電流が発生する。この電流が寄生ベース抵抗９に流れることで寄生ＮＰＮバイポーラトランジスタ８のベース−エミッタ電圧が上昇し、この寄生ＮＰＮバイポーラトランジスタ８がオンする。一方、通常の電源電圧が電源端子１とＧＮＤ端子２との間に印加された場合には、第１のゲート制御部４はオフ状態(非通電状態)であり、ＮＭＯＳトランジスタ７はゲートが抵抗５で第２の配線１２に接続されてオフ状態になる。
また、上述のように、上記静電気検知部３は、上記電源端子１とＧＮＤ端子２との間に上記上限電圧Ｖmaxを超える電圧が発生している期間だけ、上記第１のゲート制御部４を上記通電状態にする。したがって、抵抗とキャパシタによる時定数で決まる時間だけゲート制御部を動作させる従来例と異なり、電源投入時の急激な電圧変動にも応答してしまうといった誤動作を回避できる。
(第２の実施の形態)
次に、図７に、この発明の静電気放電保護回路の第２実施形態を示す。この第２実施形態は、上述した第１の概念構成(図１)に対応するものであり、静電気検知部３および第１のゲート制御部１４の具体的な回路構成を示すものである。なお、抵抗５および電圧クランプ部１５の回路構成については図１の第１の概念構成で説明したものと同様である。
この第２実施形態が有する第１のゲート制御部１４は、ＮＭＯＳトランジスタ４１で構成されている。このＮＭＯＳトランジスタ４１は、ドレインが第１の配線１１に接続され、ゲートが静電気検知部１３に接続され、ソースが電圧クランプ部１５を構成するＮＭＯＳトランジスタ７のゲートに接続され、バックゲートが第２の配線１２に接続されている。
また、この第２実施形態が有する静電気検知部１３は、閾値が電源電圧よりも高いＰＭＯＳフィールドトランジスタ４２と、抵抗４３とで構成されている。このＰＭＯＳフィールドトランジスタ４２は、ソースおよびバックゲートが第１の配線１１に接続され、ゲートが第２の配線１２に接続され、ドレインが第１のゲート制御部１４のＮＭＯＳトランジスタ４１のゲートに接続されている。また、上記抵抗４３は、一方の端子がＰＭＯＳフィールドトランジスタ４２のドレインに接続され、他方の端子が第２の配線１２に接続されている。
この第２実施形態の静電気放電保護回路において、ＧＮＤ端子２を基準として、電源端子１に正のＥＳＤサージが印加された場合に第１の配線１１に加わる電圧ＶＤＤの波形と電圧クランプ部１５のＮＭＯＳトランジスタ７のゲートに加わる電圧ＶＧＡＴＥの波形をＳＰＩＣＥシミュレータにて求めた結果を、図８の波形図に示す。上記第１の配線１１と第２の配線１２との間に印加される電圧ＶＤＤが上限電圧Ｖmaxを超えて電源電圧よりも高い上記ＰＭＯＳフィールドトランジスタ４２の閾値以上になった期間だけ上記ＰＭＯＳフィールドトランジスタ４２がオンする。これにより、第１のゲート制御部１４のＮＭＯＳトランジスタ４１のゲートに高電位(Ｈレベル信号)が印加され、ＮＭＯＳトランジスタ４１がオンし、第１のゲート制御部１４が通電状態になる。
このＮＭＯＳトランジスタ４１がオンすることで、ＮＭＯＳトランジスタ７のゲートが充電され、ＮＭＯＳトランジスタ７のゲート電圧ＶＧＡＴＥが上昇してＮＭＯＳトランジスタ７がオンすると共にこのＮＭＯＳトランジスタ７の寄生ＮＰＮトランジスタ８がオンする。
これにより、第１の配線１１から、ＮＭＯＳトランジスタ７と寄生ＮＰＮトランジスタ８を通してサージ電圧が放電し、上記第１の配線１１の電圧ＶＤＤが下降し、上記電源端子１とＧＮＤ端子２との間の電圧が下降する。上記電源端子１とＧＮＤ端子２との間の電圧が上記上限電圧Ｖmax以下に低下して、ＰＭＯＳフィールドトランジスタ４２がオフすると、第１のゲート制御部１４のＮＭＯＳトランジスタ４１のゲートに低電位が入力されてＮＭＯＳトランジスタ４１がオフになり、第１のゲート制御部１４が非通電状態になる。
ところで、上記ＥＳＤサージ流入の過程でのＮＭＯＳトランジスタ７のオン期間は、第１の配線１１の電圧ＶＤＤが降下してもＮＭＯＳトランジスタ４１がオフ状態(非通電状態)である。よって、ＮＭＯＳトランジスタ７のゲートから第１の配線１１へは逆流せずに、ＮＭＯＳトランジスタ７のゲートは抵抗５からだけ放電する。この放電速度は、ＮＭＯＳトランジスタ７のゲート容量と抵抗５の時定数とにより決まる。その結果、ＮＭＯＳトランジスタ７のゲート電圧ＶＧＡＴＥが高く保持されて、ＮＭＯＳトランジスタ７による高い駆動能力が保持される。
一方、通常の電源電圧が電源端子１とＧＮＤ端子２との間に印加された場合には、第１のゲート制御部１４はオフ状態(非通電状態)であり、ＮＭＯＳトランジスタ７はゲートが抵抗５で第２の配線１２に接続されてオフ状態になる。
(第３の実施の形態)
次に、図９に、この発明の静電気放電保護回路の第３実施形態を示す。この第３実施形態は、上述した第２の概念構成(図３)に対応するものであり、静電気検知部２２および第１のゲート制御部１４および第２ゲート制御部２１の具体的な回路構成を示すものである。なお、電圧クランプ部１５の回路構成については図３の第２の概念構成で説明したものと同様である。
この第３実施形態の静電気放電保護回路の第１のゲート制御部１４は、ＰＭＯＳトランジスタ５３と、ダイオード５５とで構成されている。このＰＭＯＳトランジスタ５３は、第１の配線１１にソースおよびバックゲートが接続され、静電気検知部２２にゲートが接続されている。また、上記ダイオード５５は、上記ＰＭＯＳトランジスタ５３のドレインにアノードが接続され、電圧クランプ部１５を構成するＮＭＯＳトランジスタ７のゲートにカソードが接続されている。また、この第１のゲート制御部１４のＰＭＯＳトランジスタ５３のバックゲートとダイオード５５のアノードとの間には、ダイオード５５のアノードからＰＭＯＳトランジスタ５３のバックゲートに向かって順方向の寄生ダイオード５６が生じる。
また、この実施形態の第２のゲート制御部２１は、ＮＭＯＳトランジスタ５８で構成されている。このＮＭＯＳトランジスタ５８は、ドレインが電圧クランプ部１５のＮＭＯＳトランジスタ７のゲートに接続され、ゲートが静電気検知部２２に接続され、ソースおよびバックゲートが第２の配線１２に接続されている。
また、上記静電検知部２２は、抵抗５１と第１のＮＭＯＳフィールドトランジスタ５２,第２のＮＭＯＳトランジスタ５７で構成されている。抵抗５１は、一方の端子が第１の配線１１に接続され、他方の端子が第１のゲート制御部１４のＰＭＯＳトランジスタ５３のゲートおよび第２のゲート制御部２１のＮＭＯＳトランジスタ５８のゲートに接続されている。また、上記第１のＮＭＯＳフィールドトランジスタ５２は、ドレインが抵抗５１の他方の端子に接続され、ゲートが第１の配線１１に接続され、ソースおよびバックゲートが第２の配線１２に接続されている。この第１のＮＭＯＳフィールドトランジスタ５２は、閾値電圧が電源電圧よりも高い。また、第２のＮＭＯＳトランジスタ５７は、ドレインが抵抗５１の他方の端子に接続され、ゲートが第１のゲート制御部１４のダイオード５５のカソードに接続され、ソースおよびバックゲートが第２の配線１２に接続されている。
この第３実施形態の静電気放電保護回路において、ＧＮＤ端子２を基準として、電源端子１に正のＥＳＤサージが印加された場合に第１の配線１１に加わる電圧ＶＤＤの波形と電圧クランプ部１５のＮＭＯＳトランジスタ７のゲートに加わる電圧ＶＧＡＴＥの波形をＳＰＩＣＥシミュレータにて求めた結果を、図１０の波形図に示す。
第１の配線１１と第２の配線１２との間に印加される電圧ＶＤＤが上限電圧Ｖmaxを超えて静電気検知部２２の第１のＮＭＯＳトランジスタ５２の閾値以上になった期間だけ、この第１のＮＭＯＳトランジスタ５２がオンする。これにより、上記抵抗５１による電圧降下で第１のゲート制御部１４のＰＭＯＳトランジスタ５３がオンになって第１のゲート制御部１４が通電状態になる。このＰＭＯＳトランジスタ５３がオンすることで、ＮＭＯＳトランジスタ７のゲートが充電され、ＮＭＯＳトランジスタ７のゲート電圧ＶＧＡＴＥが上昇する。これにより、ＮＭＯＳトランジスタ７がオンすると共にこのＮＭＯＳトランジスタ７の寄生ＮＰＮトランジスタ８がオンする。
これにより、第１の配線１１から、ＮＭＯＳトランジスタ７と寄生ＮＰＮトランジスタ８を通してサージ電圧が放電し、第１の配線１１の電圧ＶＤＤが下降し、電源端子１とＧＮＤ端子２との間の電圧が下降する。そして、電源端子１とＧＮＤ端子２との間の電圧ＶＤＤが上限電圧Ｖmax以下に低下して、第１のＮＭＯＳトランジスタ５２の閾値を下回って、第１のＮＭＯＳトランジスタ５２がオフになっても、電圧クランプ部１５のＮＭＯＳトランジスタ７のゲート電圧が高く保持されている間は、第２のＮＭＯＳトランジスタ５７もオン状態を保持し、結果、第２のゲート制御部２１のＮＭＯＳトランジスタ５８のゲート電圧は低くオフ状態を保持する。従って、電圧クランプ部１５のＮＭＯＳトランジスタ７がオフ状態となるのは、該トランジスタ７のゲート容量と第２のゲート制御部２１のＮＭＯＳトランジスタ５８の寄生抵抗５９から決定する時定数により電圧クランプ部１５のＮＭＯＳトランジスタ７のゲート電圧が低下し、第２のＮＭＯＳトランジスタ５７の閾値電圧以下となる時点である。
ところで、上記第１のゲート制御部１４では、寄生ダイオード５６が生じるが逆流阻止ダイオード３２の存在により、上記ＥＳＤサージ流入の過程でのＮＭＯＳトランジスタ７のオン期間に第１の配線１１の電圧ＶＤＤが降下しても、ＮＭＯＳトランジスタ７のゲートから第１の配線１１へは逆流しない。よって、このＮＭＯＳトランジスタ７のゲートから第２のゲート制御部２１のＮＭＯＳトランジスタ５８の寄生抵抗５９に放電する。したがって、このＮＭＯＳトランジスタ７からの放電速度は、電圧クランプ部１５のＮＭＯＳトランジスタ７のゲート容量と寄生抵抗５９とによる時定数で決定する。その結果、ＮＭＯＳトランジスタ７のゲート電圧ＶＧＡＴＥが高く保持されて、ＮＭＯＳトランジスタ７による高い駆動能力が保持される。
一方、通常の電源電圧が電源端子１とＧＮＤ端子２との間に印加された場合には、第１のゲート制御部１４はオフ状態(非通電状態)であり、ＮＭＯＳトランジスタ７のゲートが抵抗５で第２の配線１２に接続されてＮＭＯＳトランジスタ７はオフ状態になる。
(第４の実施の形態)
次に、図１１に、この発明の静電気放電保護回路の第４実施形態を示す。この第４実施形態は、上述した第２の概念構成(図３)に対応するものであり、静電気検知部２２および第１のゲート制御部４および第２ゲート制御部２１の具体的な回路構成を示すものである。なお、電圧クランプ部１５の回路構成については図３の第２の概念構成で説明したものと同様である。
また、この第４実施形態は、前述の第３実施形態の静電気検知部２２に替えて、静電気検知部７１を備えた点だけが、前述の第３実施形態の構成と異なる。よって、この第４実施形態では、前述の第３実施形態と相違する点を主に説明する。
この第４実施形態が備える静電気検知部７１は、ＰＭＯＳトランジスタ７２を有している点だけが、前述の第３実施形態が備える静電気検知部２２と異なる。このＰＭＯＳトランジスタ７２は、第１の配線１１にソースおよびバックゲートが接続され、電圧クランプ部１５のＮＭＯＳトランジスタ７のゲートにゲートが接続され、第２のゲート制御部２１のＮＭＯＳトランジスタ５８のゲートにドレインが接続されている。
この実施形態の静電気放電保護回路では、ＧＮＤ端子２を基準として電源端子１に正のＥＳＤサージが印加された場合、第１の配線１１に加わる電圧ＶＤＤが第１のＮＭＯＳフィールドトランジスタ５２の閾値電圧以上になった期間だけ、第１ゲート制御部４におけるＰＭＯＳトランジスタ５３がオンする。このＰＭＯＳトランジスタ５３がオンすることで、電圧クランプ部１５のＮＭＯＳ７のゲートが充電され、このＮＭＯＳトランジスタ７のゲート電圧が上昇する。これにより、ＮＭＯＳトランジスタ７がオンする。この後、第１の配線１１の電圧ＶＤＤが降下しても、逆流阻止ダイオード５５が存在するので、ＮＭＯＳトランジスタ７のゲートから第１の配線１１への逆流が発生しない。よって、ＮＭＯＳトランジスタ７のゲートから第２のゲート制御部２１の寄生抵抗５９のみを経由して放電することになる。したがって、上記ＥＳＤサージ流入の過程でのＮＭＯＳトランジスタ７のオン期間は、ＮＭＯＳトランジスタ７のゲート容量と寄生抵抗５９による時定数で決まる。
一方、電源端子１とＧＮＤ端子２との間に、通常の電源電圧が印加された場合、第１のＮＭＯＳトランジスタ５２がオフし、抵抗５１によりＮＭＯＳトランジスタ５８のゲート電圧が上昇する。これに伴い、ＰＭＯＳトランジスタ７２がオンすると共にＮＭＯＳトランジスタ５７およびＰＭＯＳ５３がオフ状態になる。これにより、ＮＭＯＳトランジスタ５８のゲートは低インピーダンスで第１の配線１１と接続され、電圧クランプ部１５のＮＭＯＳトランジスタ７はオフ状態になる。よって、第１,第２の配線１１,１２からの電源電圧を内部回路１０に正常に供給できる。
(第５の実施の形態)
次に、図１２に、この発明の静電気放電保護回路の第５実施形態を示す。この第５実施形態は、上述した第２の概念構成(図３)に対応するものであり、静電気検知部２２および第１のゲート制御部４および第２ゲート制御部２１の具体的な回路構成を示すものである。なお、電圧クランプ部１５の回路構成については図３の第２の概念構成で説明したものと同様である。
また、この第５実施形態は、前述の第４実施形態の静電気検知部７１に替えて、静電気検知部８０を備えた点、および第１ゲート制御部４に替えて第１ゲート制御部８４を備えた点だけが、前述の第４実施形態の構成と異なる。よって、この第５実施形態では、前述の第４実施形態と相違する点を主に説明する。
この第５実施形態が備える第１ゲート制御部８４はＮＭＯＳトランジスタ８６で構成され、このＮＭＯＳトランジスタ８６は、第１の配線１１にドレインが接続され、静電気検知部８０にゲートが接続され、ソースが電圧クランプ部１５のＮＭＯＳトランジスタ７のゲートに接続され、バックゲートが第２の配線１２に接続されている。
また、この第５実施形態が備える静電気検知部８０は、ＰＭＯＳフィールドトランジスタ８１と第１の抵抗８２と第２の抵抗８３とＮＭＯＳトランジスタ８５とで構成されている。上記ＰＭＯＳフィールドトランジスタ８１は、第１の配線１１にソースおよびバックゲートが接続され、第２の配線１２にゲートが接続され、第１のゲート制御部８４のＮＭＯＳトランジスタ８６のゲートにドレインが接続されていると共に閾値が電源電圧よりも高い。また、上記第１の抵抗８２は、上記ＰＭＯＳフィールドトランジスタ８１のドレインに一方の端子が接続され、第２の配線１２に他方の端子が接続されている。また、上記第２の抵抗８３は、第１の配線１１に一方の端子が接続され、第２のゲート制御部２１のＮＭＯＳトランジスタ５８のゲートに他方の端子が接続されている。また、上記ＮＭＯＳトランジスタ８５は、第２のゲート制御部２１のＮＭＯＳトランジスタ５８のゲートにドレインが接続され、電圧クランプ部１５のＮＭＯＳトランジスタ７のゲートにゲートが接続され、ソースおよびバックゲートが第２の配線１２に接続されている。
この第５実施形態の静電気放電保護回路によれば、電源端子１とＧＮＤ端子２との間の電圧ＶＤＤが電源電圧を超えて静電気検知部８０のＰＭＯＳフィールドトランジスタ８１の閾値以上になった期間だけＰＭＯＳフィールドトランジスタ８０がオンして第１のゲート制御部８４のＮＭＯＳトランジスタ８６のゲートに高電位(Ｈレベル信号)が印加され第１のゲート制御部８４が通電状態になる。
一方、上記第１の配線１１と第２の配線１２との間に印加される電圧ＶＤＤが電源電圧以下になると静電気検知部８０のＰＭＯＳフィールドトランジスタ８１がオフして第１のゲート制御部８４のＮＭＯＳトランジスタ８６のゲートに低電位(Ｌレベル信号)が印加されて第１のゲート制御部８４が非通電状態になる。この非通電状態において、第１のゲート制御部８４のＮＭＯＳトランジスタ８６がオフであるから、電圧クランプ部１５のＮＭＯＳトランジスタ７のゲートから第１の配線１１への電流の逆流を阻止しＮＭＯＳトランジスタ７の駆動能力を向上できる。さらに、上記印加される電圧ＶＤＤが電源電圧以下に低下するに伴い静電気検知部８０のＰＭＯＳフィールドトランジスタ８１がオフし、第２の抵抗８３により、第２のゲート制御部２１のＮＭＯＳトランジスタ５８のゲートに加わる電圧が上昇する。それに伴い、第２のゲート制御部２１のＮＭＯＳトランジスタ５８がオンし、静電気検知部８０のＮＭＯＳトランジスタ８５がオフ状態になり、電圧クランプ部１５を構成するＮＭＯＳトランジスタ７をオフにするから電源端子１,ＧＮＤ端子２からの電源電圧を内部回路１０に正常に供給できる。
(第６の実施の形態)
次に、図１３に、この発明の第６実施形態の静電気放電保護回路９５を示す。この第６実施形態が、上述した第１〜第５実施形態の静電気放電保護回路と異なるのは、第１の配線９１が第１の端子としての入力端子９０に接続されている点である。この第６実施形態によれば、入力端子９０に発生するサージ電圧から内部回路１０を保護できる。なお、図１３に示す静電気放電保護回路９３は、上述した第１〜第５実施形態に相当している。
(第７の実施の形態)
次に、図１４に、この発明の第７実施形態の静電気放電保護回路９７を示す。この第７実施形態が、上述した第１〜第５実施形態の静電気放電保護回路と異なるのは、第１の配線９１が第１の端子としての出力端子９９に接続されている点である。この第７実施形態によれば、出力端子９９に発生するサージ電圧から内部回路１０を保護できる。なお、図１４に示す静電気放電保護回路９３は、上述した第１〜第５実施形態に相当している。
１ 電源端子
２ ＧＮＤ端子
３、１３、２２、７１、８０ 静電気検知部
４、１４、８４ 第１ゲート制御部
５、３５、４３、５１、８２、８３ 抵抗
７ ＮＭＯＳトランジスタ
８ 寄生ＮＰＮトランジスタ
９ 寄生ベース抵抗
１０ 内部回路
１１ 第１の配線
１２ 第２の配線
１５ 電圧クランプ部
２１ 第２ゲート制御部
３１、７２ ＰＭＯＳトランジスタ
３２、５５ ダイオード
３３、５６ 寄生ダイオード
３６、５２ ＮＭＯＳフィールドトランジスタ
４１、５７、５８、８５、８６ ＮＭＯＳトランジスタ
４２、８１ ＰＭＯＳフィールドトランジスタ
５９、８６ 寄生抵抗

Claims (12)

  1. 第１の端子に接続された第１の配線と、
    上記第１の端子よりも低い電位となる第２の端子に接続された第２の配線と、
    上記第１の配線にドレインが接続され、上記第２の配線にソースが接続されていると共に電圧クランプ部を構成するＮＭＯＳトランジスタと、
    上記ＮＭＯＳトランジスタのゲートと上記第１の配線との間に接続され、上記第１の配線から上記ＮＭＯＳトランジスタのゲートへ電流を流す通電状態と上記第１の配線から上記ＮＭＯＳトランジスタのゲートへ電流を流さないと共に上記ＮＭＯＳトランジスタのゲートから上記第１の配線へ電流を流さない非通電状態とに切り替え可能な第１のゲート制御部と、
    上記ＮＭＯＳトランジスタのゲートと上記第２の配線との間に接続されている抵抗成分を含んだ回路部と、
    予め定められた上限電圧を超える電圧が上記第１の端子と第２の端子との間に発生したときに、上記第１のゲート制御部を上記通電状態にする一方、上記第１の端子と第２の端子との間の電圧が上記上限電圧以下のときに上記第１のゲート制御部を上記非通電状態にする静電気検知部とを備え、
    上記抵抗成分を含んだ回路部は、
    上記ＮＭＯＳトランジスタのゲートと上記第２の配線との間の抵抗値が第１の抵抗値となる第１の状態と上記ＮＭＯＳトランジスタのゲートと上記第２の配線との間の抵抗値が上記第１の抵抗値よりも高い第２の抵抗値となる第２の状態とに切り替え可能な第２のゲート制御部をなし、
    上記静電気検知部は、
    上記第１の端子と第２の端子との間の電圧が上記上限電圧以下かつ電源電圧以下のときに上記第２のゲート制御部を上記第１の状態にする一方、上記第１の端子と第２の端子との間の電圧が上記電源電圧を超えたときに上記第２のゲート制御部を上記第２の状態にすることを特徴とする静電気放電保護回路。
  2. 第１の端子に接続された第１の配線と、
    上記第１の端子よりも低い電位となる第２の端子に接続された第２の配線と、
    上記第１の配線にドレインが接続され、上記第２の配線にソースが接続されていると共に電圧クランプ部を構成するＮＭＯＳトランジスタと、
    上記ＮＭＯＳトランジスタのゲートと上記第１の配線との間に接続され、上記第１の配線から上記ＮＭＯＳトランジスタのゲートへ電流を流す通電状態と上記第１の配線から上記ＮＭＯＳトランジスタのゲートへ電流を流さないと共に上記ＮＭＯＳトランジスタのゲートから上記第１の配線へ電流を流さない非通電状態とに切り替え可能な第１のゲート制御部と、
    上記ＮＭＯＳトランジスタのゲートと上記第２の配線との間に接続されている抵抗成分を含んだ回路部と、
    予め定められた上限電圧を超える電圧が上記第１の端子と第２の端子との間に発生したときに、上記第１のゲート制御部を上記通電状態にする一方、上記第１の端子と第２の端子との間の電圧が上記上限電圧以下のときに上記第１のゲート制御部を上記非通電状態にする静電気検知部とを備え、
    上記抵抗成分を含んだ回路部は、上記ＮＭＯＳトランジスタのゲートと上記第２の配線との間に接続されている抵抗素子で構成され、
    上記第１のゲート制御部は、
    上記第１の配線にソースおよびバックゲートが接続され、上記静電気検知部にゲートが接続されたＰＭＯＳトランジスタと、
    上記ＰＭＯＳトランジスタのドレインにアノードが接続され、上記電圧クランプ部を構成するＮＭＯＳトランジスタのゲートにカソードが接続されたダイオードとを有することを特徴とする静電気放電保護回路。
  3. 第１の端子に接続された第１の配線と、
    上記第１の端子よりも低い電位となる第２の端子に接続された第２の配線と、
    上記第１の配線にドレインが接続され、上記第２の配線にソースが接続されていると共に電圧クランプ部を構成するＮＭＯＳトランジスタと、
    上記ＮＭＯＳトランジスタのゲートと上記第１の配線との間に接続され、上記第１の配線から上記ＮＭＯＳトランジスタのゲートへ電流を流す通電状態と上記第１の配線から上記ＮＭＯＳトランジスタのゲートへ電流を流さないと共に上記ＮＭＯＳトランジスタのゲートから上記第１の配線へ電流を流さない非通電状態とに切り替え可能な第１のゲート制御部と、
    上記ＮＭＯＳトランジスタのゲートと上記第２の配線との間に接続されている抵抗成分を含んだ回路部と、
    予め定められた上限電圧を超える電圧が上記第１の端子と第２の端子との間に発生したときに、上記第１のゲート制御部を上記通電状態にする一方、上記第１の端子と第２の端子との間の電圧が上記上限電圧以下のときに上記第１のゲート制御部を上記非通電状態にする静電気検知部とを備え、
    上記抵抗成分を含んだ回路部は、上記ＮＭＯＳトランジスタのゲートと上記第２の配線との間に接続されている抵抗素子で構成され、
    上記第１のゲート制御部は、
    上記第１の配線にドレインが接続され、上記静電気検知部にゲートが接続され、上記電圧クランプ部を構成するＮＭＯＳトランジスタのゲートにソースが接続され、上記第２の配線にバックゲートが接続されたＮＭＯＳトランジスタとを有することを特徴とする静電気放電保護回路。
  4. 請求項２に記載の静電気放電保護回路において、
    上記静電気検知部は、
    上記第１の配線に一方の端子が接続され、上記第１のゲート制御部の上記ＰＭＯＳトランジスタのゲートに他方の端子が接続された抵抗と、
    上記第１のゲート制御部の上記ＰＭＯＳトランジスタのゲートにドレインが接続され、上記第１の配線にゲートが接続され、上記第２の配線にソースおよびバックゲートが接続されていると共に閾値が電源電圧よりも高いＮＭＯＳフィールドトランジスタとを有することを特徴とする静電気放電保護回路。
  5. 請求項３に記載の静電気放電保護回路において、
    上記静電気検知部は、
    上記第１の配線にソースおよびバックゲートが接続され、上記第２の配線にゲートが接続され、上記第１のゲート制御部のＮＭＯＳトランジスタのゲートにドレインが接続されていると共に閾値が電源電圧よりも高いＰＭＯＳフィールドトランジスタと、
    上記ＰＭＯＳフィールドトランジスタのドレインに一方の端子が接続され、上記第２の配線に他方の端子が接続された抵抗とを有することを特徴とする静電気放電保護回路。
  6. 請求項１に記載の静電気放電保護回路において、
    上記第１のゲート制御部は、
    上記第１の配線にソースおよびバックゲートが接続され、上記静電気検知部にゲートが接続されたＰＭＯＳトランジスタと、
    上記ＰＭＯＳトランジスタのドレインにアノードが接続され、上記電圧クランプ部の上記ＮＭＯＳトランジスタのゲートにカソードが接続されたダイオードとを有し、
    上記第２のゲート制御部は、
    上記電圧クランプ部の上記ＮＭＯＳトランジスタのゲートにドレインが接続され、上記静電気検知部にゲートが接続され、上記第２の配線にソースおよびバックゲートが接続されたＮＭＯＳトランジスタを有することを特徴とする静電気放電保護回路。
  7. 請求項６に記載の静電気放電保護回路において、
    上記静電気検知部は、
    上記第１の配線に一方の端子が接続され、上記第１のゲート制御部のＰＭＯＳトランジスタのゲートおよび上記第２のゲート制御部のＮＭＯＳトランジスタのゲートに他方の端子が接続された抵抗と、
    上記抵抗の他方の端子にドレインが接続され、上記第１の配線にゲートが接続され、上記第２の配線にソースおよびバックゲートが接続されていると共に閾値電圧が電源電圧よりも高い第１のＮＭＯＳトランジスタと、
    上記抵抗の他方の端子にドレインが接続され、上記第１のゲート制御部のダイオードのカソードにゲートが接続され、上記第２の配線にソースおよびバックゲートが接続された第２のＮＭＯＳトランジスタとを有することを特徴とする静電気放電保護回路。
  8. 請求項７に記載の静電気放電保護回路において、
    さらに、上記静電気検知部は、
    上記第１の配線にソースおよびバックゲートが接続され、上記電圧クランプ部のＮＭＯＳトランジスタのゲートにゲートが接続され、上記第２のゲート制御部のＮＭＯＳトランジスタのゲートにドレインが接続されたＰＭＯＳトランジスタを有していることを特徴とする静電気放電保護回路。
  9. 請求項１に記載の静電気放電保護回路において、
    上記第１のゲート制御部は、
    上記第１の配線にドレインが接続され、上記静電気検知部にゲートが接続され、ソースが上記電圧クランプ部のＮＭＯＳトランジスタのゲートに接続され、バックゲートが上記第２の配線に接続されたＮＭＯＳトランジスタを有し、
    上記第２のゲート制御部は、
    上記電圧クランプ部の上記ＮＭＯＳトランジスタのゲートにドレインが接続され、上記静電気検知部にゲートが接続され、上記第２の配線にソースおよびバックゲートが接続されたＮＭＯＳトランジスタを有し、
    上記静電気検知部は、
    上記第１の配線にソースおよびバックゲートが接続され、上記第２の配線にゲートが接続され、上記第１のゲート制御部のＮＭＯＳトランジスタのゲートにドレインが接続されていると共に閾値が電源電圧よりも高いＰＭＯＳフィールドトランジスタと、
    上記ＰＭＯＳフィールドトランジスタのドレインに一方の端子が接続され、上記第２の配線に他方の端子が接続された第１の抵抗と、
    上記第１の配線に一方の端子が接続され、上記第２のゲート制御部のＮＭＯＳトランジスタのゲートに他方の端子が接続された第２の抵抗と、
    上記第２のゲート制御部のＮＭＯＳトランジスタのゲートにドレインが接続され、上記電圧クランプ部のＮＭＯＳトランジスタのゲートにゲートが接続され、ソースおよびバックゲートが上記第２の配線に接続されたＮＭＯＳトランジスタとを有することを特徴とする静電気放電保護回路。
  10. 請求項１から９のいずれか１つに記載の静電気放電保護回路において、
    上記第１,第２の端子は、第１,第２の電源端子であり、上記第１の電源端子と第２の電源端子との間に電源電圧が印加されることを特徴とする静電気放電保護回路。
  11. 請求項１から９のいずれか１つに記載の静電気放電保護回路において、
    上記第１の端子は、入力端子であることを特徴とする静電気放電保護回路。
  12. 請求項１から９のいずれか１つに記載の静電気放電保護回路において、
    上記第１の端子は、出力端子であることを特徴とする静電気放電保護回路。
JP2009267229A 2009-11-25 2009-11-25 静電気放電保護回路 Expired - Fee Related JP5404343B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009267229A JP5404343B2 (ja) 2009-11-25 2009-11-25 静電気放電保護回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009267229A JP5404343B2 (ja) 2009-11-25 2009-11-25 静電気放電保護回路

Publications (2)

Publication Number Publication Date
JP2011114056A JP2011114056A (ja) 2011-06-09
JP5404343B2 true JP5404343B2 (ja) 2014-01-29

Family

ID=44236178

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009267229A Expired - Fee Related JP5404343B2 (ja) 2009-11-25 2009-11-25 静電気放電保護回路

Country Status (1)

Country Link
JP (1) JP5404343B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153958B2 (en) 2013-08-15 2015-10-06 Nxp B.V. Bias-insensitive trigger circuit for bigFET ESD supply protection
US9331067B2 (en) * 2013-09-12 2016-05-03 Nxp B.V. BigFET ESD protection that is robust against the first peak of a system-level pulse
JP6398649B2 (ja) * 2014-11-25 2018-10-03 セイコーエプソン株式会社 静電気保護回路及び半導体集積回路装置
US10367349B2 (en) 2017-03-31 2019-07-30 Nxp B.V. Electrostatic discharge (ESD) protection device and method for operating an ESD protection device
CN109450432B (zh) * 2018-12-18 2024-04-02 珠海泰芯半导体有限公司 一种射频输入端口保护电路
CN114362117B (zh) * 2020-10-13 2024-09-17 瑞昱半导体股份有限公司 具有防止误触发机制的静电防护电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0549320B1 (en) * 1991-12-27 2000-10-04 Texas Instruments Incorporated Apparatus for ESD protection
JPH09199609A (ja) * 1996-01-18 1997-07-31 Ricoh Co Ltd Ｍｏｓ集積回路およびその製造方法
JP2003068870A (ja) * 2001-08-29 2003-03-07 Yamaha Corp Ｅｓｄ保護回路
US7224560B2 (en) * 2003-02-13 2007-05-29 Medtronic, Inc. Destructive electrical transient protection
JP2006302971A (ja) * 2005-04-15 2006-11-02 Fujitsu Ltd 電源クランプ回路及び半導体装置
DE102008001368A1 (de) * 2008-04-24 2009-10-29 Robert Bosch Gmbh Flächenoptimierte ESD-Schutzschaltung

Also Published As

Publication number Publication date
JP2011114056A (ja) 2011-06-09

Similar Documents

Publication Publication Date Title
EP2937901B1 (en) Electrostatic discharge protection circuit
US7738222B2 (en) Circuit arrangement and method for protecting an integrated semiconductor circuit
JP6237183B2 (ja) 静電気保護回路及び半導体集積回路装置
JP6375618B2 (ja) 静電気保護回路及び半導体集積回路装置
US7394631B2 (en) Electrostatic protection circuit
CN105633072B (zh) 静电保护电路以及半导体集成电路装置
TWI568179B (zh) 高壓閘極驅動電路
JP5383426B2 (ja) 異常検出時急速放電回路
JP5404343B2 (ja) 静電気放電保護回路
US20100157491A1 (en) Electrostatic discharge protective circuit having rise time detector and discharge sustaining circuitry
JP2009534845A (ja) 電力状態の検出によるｅｓｄクランプ制御
JP2018064082A (ja) 静電放電回路
JP2005235947A (ja) 静電気放電保護回路
JP6271461B2 (ja) 半導体装置
CN101510541A (zh) 用于esd保护的方法和设备
JP2006080160A (ja) 静電保護回路
JP2013026838A (ja) アクティブクランプ回路
JP2016167516A (ja) 静電気保護回路
JP2010003982A (ja) 電気回路
US7768753B2 (en) Circuit arrangement for protection against electrostatic discharges and method for diverting electrostatic discharges
JP2012034079A (ja) 絶縁ゲート型デバイスの駆動回路
WO2008102285A1 (en) Electrostatic discharge protection circuit and protected device, and a protection method
JP4957916B2 (ja) 半導体素子駆動回路
JP2015046507A (ja) Ｅｓｄ保護回路
JP6714878B2 (ja) 静電気保護回路及び半導体集積回路装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120223

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130820

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130822

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130913

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131008

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131029

LAPS Cancellation because of no payment of annual fees