JP2003068870A - Ｅｓｄ保護回路 - Google Patents
Ｅｓｄ保護回路Info
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【課題】 高信頼のＥＳＤ保護回路を提供する。
【解決手段】 被保護回路ＣＰに入力信号を供給するた
めの入力端子ＩＮにＮチャンネルＭＯＳ型トランジスタ
ＮＴ１のドレインを接続すると共にＮＴ１のソースを基
準電位点ＶＳＳに接続する。入力端子ＩＮにＰチャンネ
ルＭＯＳ型トランジスタＰＴ１のソースを接続すると共
にＰＴ１のドレインと基準電位点ＶＳＳとの間に電流制
限用抵抗Ｒ１を接続し、トランジスタＰＴ１のゲートに
は、ＶＤ Ｄ＝＋５［Ｖ］の電源電位を与える。トランジ
スタＰＴ１のドレインと抵抗Ｒ１との接続点Ｑ１をゲー
ト保護用抵抗Ｒ２を介し又は介さずにトランジスタＮＴ
１のゲートに接続する。ＥＳＤ入力の印加時には、Ｖ
ＤＤ＝０［Ｖ］となり、トランジスタＰＴ１及び抵抗Ｒ
１を介して電流Ｉ１１が流れると共にＱ１点の電位上昇
に応じてトランジスタＮＴ１が導通して電流Ｉ１２が流
れ、ＥＳＤ保護が可能となる。
めの入力端子ＩＮにＮチャンネルＭＯＳ型トランジスタ
ＮＴ１のドレインを接続すると共にＮＴ１のソースを基
準電位点ＶＳＳに接続する。入力端子ＩＮにＰチャンネ
ルＭＯＳ型トランジスタＰＴ１のソースを接続すると共
にＰＴ１のドレインと基準電位点ＶＳＳとの間に電流制
限用抵抗Ｒ１を接続し、トランジスタＰＴ１のゲートに
は、ＶＤ Ｄ＝＋５［Ｖ］の電源電位を与える。トランジ
スタＰＴ１のドレインと抵抗Ｒ１との接続点Ｑ１をゲー
ト保護用抵抗Ｒ２を介し又は介さずにトランジスタＮＴ
１のゲートに接続する。ＥＳＤ入力の印加時には、Ｖ
ＤＤ＝０［Ｖ］となり、トランジスタＰＴ１及び抵抗Ｒ
１を介して電流Ｉ１１が流れると共にＱ１点の電位上昇
に応じてトランジスタＮＴ１が導通して電流Ｉ１２が流
れ、ＥＳＤ保護が可能となる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳ型ＬＳＩ
等に用いるに好適なＥＳＤ（静電放電）保護回路に関す
るものである。この明細書において、「ＥＳＤ入力」な
る用語は、「静電気などによるサージ電圧入力」を意味
するものとする。 【０００２】 【従来の技術】従来、ＭＯＳ型ＬＳＩ等に用いられるＥ
ＳＤ保護回路としては、図４に示すものが知られている
（例えば、特開平１１−６８０３８号公報の「従来の技
術」参照）。 【０００３】図４の回路にあっては、被保護回路ＣＰに
入力信号を供給するための入力端子ＩＮにＮチャンネル
ＭＯＳ型トランジスタＴのドレインＤが接続されると共
に、トランジスタＴのソースＳ、ゲートＧ及び基板電極
が接地点（基準電位点）ＶＳ Ｓに接続されている。入力
端子ＩＮに＋のＥＳＤ入力が印加されると、トランジス
タＴ１は、パンチスルー現象により導通して被保護回路
ＣＰをＥＳＤ入力から保護する。 【０００４】図４の回路において、トランジスタＴのゲ
ート絶縁膜の耐圧は、通常１０［Ｖ］程度であり、ＥＳ
Ｄ入力の印加時にゲート絶縁膜には１０［Ｖ］より高い
電圧が加わることがある。このため、ゲート絶縁膜の破
壊が発生しやすいという問題点があった。 【０００５】このような問題点を解決するために提案さ
れたのが図５の回路である（例えば、特開平１１−６８
０３８号公報参照）。図５の回路において、図４の回路
と同様の部分には同様の符号を付して詳細な説明を省略
する。 【０００６】図５の回路では、ＮチャンネルＭＯＳ型ト
ランジスタＴ０のソースＳ及びドレインＤが接地点Ｖ
ＳＳ及びトランジスタＴのゲートにそれぞれ接続される
と共に、トランジスタＴ０のゲートＧに例えば−５
［Ｖ］の電源電位ＶＤＤが与えられてトランジスタＴ０
が非導通になっている。このようにすると、トランジス
タＴのゲートＧが電位的にフローティング状態（接地点
ＶＳＳから分離された状態）になるため、ＥＳＤ入力の
印加時にゲート絶縁膜に電圧が加わることがなく、ゲー
ト絶縁膜の破壊を防止することができる。 【０００７】 【発明が解決しようとする課題】図５の回路によると、
トランジスタＴのゲート絶縁膜の破壊を防止できるもの
の、トランジスタＴが熱破壊等により故障したときはＥ
ＳＤ保護を達成できず、信頼性が十分でなかった。 【０００８】この発明の目的は、信頼性の向上を図った
新規なＥＳＤ保護回路を提供することにある。 【０００９】 【課題を解決するための手段】この発明に係るＥＳＤ保
護回路は，被保護回路に接続された信号入力用又は信号
出力用の端子と、チャンネル導電型として一導電型を有
し、ソース及びドレインがそれぞれ基準電位点及び前記
端子に接続された第１のＭＯＳ型トランジスタと、チャ
ンネル導電型として前記一導電型とは反対の導電型を有
し、ソースが前記端子に接続された第２のＭＯＳ型トラ
ンジスタであって、ゲートには電源オンの状態で該トラ
ンジスタを非導通にするための所定の電位が付与される
ものと、前記第２のＭＯＳ型トランジスタのドレインと
前記基準電位点との間に接続された電流制限用の第１の
抵抗と、前記第２のＭＯＳ型トランジスタのドレインを
ゲート保護用の第２の抵抗を介し又は介さずに前記第１
のＭＯＳ型トランジスタのゲートに接続する接続手段と
を備えたものである。 【００１０】一般に、ＬＳＩ等のＩＣ（集積回路）装置
の入出力端子にＥＳＤ入力が印加されるのは、ＩＣ装置
に電源電位が印加されていないときであり、例えばＩＣ
装置を回路基板に実装するなどの作業の際に人体の一部
（手、指等）が入出力端子に接触したときである。この
発明のＥＳＤ保護回路において、電源電位が印加されて
いないときは、第２のＭＯＳ型トランジスタのゲート電
圧が０［Ｖ］となる。この状態でＥＳＤ入力が端子に印
加されると、第２のＭＯＳ型トランジスタが導通して第
１の抵抗の両端間の電圧が増大し、この電圧増大に応じ
て第１のＭＯＳ型トランジスタのゲート電圧が増大する
ので、第１のＭＯＳ型トランジスタが導通する。このと
き、第１のＭＯＳ型トランジスタにおいて、ゲート電位
は、ドレイン電位の近くまで到達するので、ゲート絶縁
膜には高電圧が印加されず、ゲート絶縁膜の破壊を防止
することができる。 【００１１】第１及び第２のＭＯＳ型トランジスタが導
通すると、ＥＳＤ入力に基づく電流は、第１のＭＯＳ型
トランジスタを経由する第１の経路と、第２のＭＯＳ型
トランジスタ及び第１の抵抗を経由する第２の経路とに
分れて流れる。第１及び第２のＭＯＳ型トランジスタの
うちいずれか一方のトランジスタが故障しても、他方の
トランジスタでＥＳＤ保護を達成することができる。 【００１２】 【発明の実施の形態】図１は、この発明の一実施形態に
係る入力保護回路を示すものである。 【００１３】図１の回路において、被保護回路ＣＰに入
力信号を供給するための入力端子ＩＮには、Ｎチャンネ
ルＭＯＳ型トランジスタＮＴ１のドレインＤが接続され
ており、トランジスタＮＴ１のソースＳ及び基板電極
は、接地点（基準電位点）ＶＳ Ｓに接続されている。ま
た、入力端子ＩＮには、ＰチャンネルＭＯＳ型トランジ
スタＰＴ１のソースＳ及び基板電極が接続されており、
トランジスタＰＴ１のドレインＤと接地点ＶＳＳとの間
には、電流制限用の抵抗Ｒ1が接続されている。抵抗Ｒ1
としては、トランジスタＰＴ１のオン抵抗の１０〜１０
０倍の抵抗値（例えば１０〜１００ｋΩ）を有するもの
を用いることができる。 【００１４】トランジスタＰＴ１のゲートＧには、電源
オンの状態で例えば＋５［Ｖ］の電源電位ＶＤＤが与え
られる。電源電位ＶＤＤは、入力端が接地点ＶＳＳに接
続されたインバータＩＶから与えてもよい。トランジス
タＰＴ１のゲートＧには、電源電位ＶＤＤに限らず、ト
ランジスタＰＴ１を非導通にする電位を電源電圧ＶＤ Ｄ
に基づいて作成して付与してもよい。トランジスタＰＴ
１と抵抗Ｒ１との接続点Ｑ１は、ゲート保護用の抵抗Ｒ
２を介してトランジスタＮＴ１のゲートＧに接続されて
いる。抵抗Ｒ２は、所望により省略してもよい。 【００１５】通常の使用状態にあっては、入力端子ＩＮ
に０〜＋５［Ｖ］の入力信号が供給される。トランジス
タＰＴ１のゲートＧには、電源電位ＶＤＤのようにトラ
ンジスタＰＴ１を非導通にする電位を与えてあるので、
トランジスタＰＴ１は、常に非導通状態である。このた
め、トランジスタＮＴ１のゲートＧの電圧は、常に０
［Ｖ］であり、トランジスタＮＴ１は、常に非導通状態
である。従って、被保護回路ＣＰには、入力端子ＩＮか
ら入力信号が正常に供給される。 【００１６】一方、入力端子ＩＮにＥＳＤ入力が印加さ
れるときは、前述したように電源オフの状態であり、ト
ランジスタＰＴ１のゲートＧの電圧は、０［Ｖ］であ
る。このため、入力端子ＩＮに＋のＥＳＤ入力が印加さ
れると、トランジスタＰＴ１は、パンチスルー現象によ
り導通し、トランジスタＰＴ１から抵抗Ｒ１に電流Ｉ１
１が流れる。この電流Ｉ１１によりＱ１点の電位が上昇
し、この電位上昇に応じてトランジスタＮＴ１のゲート
Ｇの電圧がしきい値電圧より増大する。このため、トラ
ンジスタＮＴ１が導通し、トランジスタＮＴ１を介して
電流Ｉ１２が流れる。従って、被保護回路ＣＰは、ＥＳ
Ｄ入力から保護される。 【００１７】図２は、図１の回路の集積化構成の一例を
示すものであり、図１と同様の部分には同様の符号を付
して詳細な説明を省略する。 【００１８】例えばＰ型シリコンからなる半導体基板１
０は、比較的低い不純物濃度（例えば１０１５［ｃｍ
−３］以下）を有するもので、一方の主面には、Ｐ型ウ
エル領域１２及びＮ型ウエル領域１４が互いに接してＰ
Ｎ接合をなすように形成されている。ウエル領域１２，
１４は、比較的低い不純物濃度（例えば４×１０１６〜
１×１０１７［ｃｍ−３］）を有するもので、選択的イ
オン注入法等により形成される。ウエル領域１２，１４
は、互いに分離して形成してもよい。 【００１９】基板１０の一方の主面は、シリコンオキサ
イド等からなるフィールド絶縁膜１６で覆われている。
絶縁膜１６は、選択酸化処理により形成されたもので、
絶縁膜（酸化膜）１６においてウエル領域１２、１４に
それぞれ対応する第１，第２の素子孔には、シリコンオ
キサイド等からなるゲート絶縁膜１６ａ，１６ｂがそれ
ぞれ形成されている。 【００２０】ウエル領域１２には、トランジスタＮＴ１
のＮ＋型ソース領域１８及びＮ＋型ドレイン領域２０が
形成されると共にＰ＋型コンタクト領域２２が形成され
ている。ウエル領域１４には、トランジスタＰＴ１のＰ
＋型ソース領域２４及びＰ＋型ドレイン領域２６が形成
されると共にＮ＋型コンタクト領域２８が形成されてい
る。 【００２１】ソース領域１８及びドレイン領域２０に挟
まれたＰ型部分の上にはゲート絶縁膜１６ａを介してト
ランジスタＮＴ１のゲート電極層３２が形成されてい
る。ソース領域２４及びドレイン領域２６に挟まれたＮ
型部分の上には、ゲート絶縁膜１６ｂを介してトランジ
スタＰＴ１のゲート電極層３４が形成されている。フィ
ールド絶縁膜１６の上には、抵抗Ｒ１、Ｒ２が形成され
ている。ゲート電極層３２，３４及び抵抗Ｒ１，Ｒ
２は、一例としてポリサイド層（ポリシリコン層にシリ
サイド層を重ねた積層）で構成することができる。 【００２２】トランジスタＮＴ１において、ソース領域
１８及びコンタクト領域２２は、接地点ＶＳＳに接続さ
れ、ドレイン領域２０は、入力端子ＩＮに接続される。
トランジスタＰＴ１において、ソース領域２４及びコン
タクト領域２８は、入力端子ＩＮに接続され、ドレイン
領域２６は、抵抗Ｒ１を介して接地点ＶＳＳに接続され
ると共に抵抗Ｒ２を介してトランジスタＮＴ１のゲート
電極層３２に接続される。トランジスタＰＴ１のゲート
電極層３４には、電源オンの状態でインバータＩＶから
電源電位ＶＤＤが与えられる。 【００２３】図２のＩＣ装置の動作は、図１に関して前
述したと同様である。入力端子ＩＮに−の入力信号を供
給することは想定されていないが、入力端子ＩＮに−の
ＥＳＤ入力が印加されることはありうる。この場合、−
のＥＳＤ入力に応じて接地点ＶＳＳ−コンタクト領域２
２−ドレイン領域２０−入力端子ＩＮの経路で電流が流
れ、被保護回路ＣＰがＥＳＤ入力から保護される。 【００２４】図３は、この発明の他の実施形態に係る入
力保護回路を示すもので、図１と同様の部分には同様の
符号を付して詳細な説明を省略する。 【００２５】図３の回路は、図１の回路においてトラン
ジスタＮＴ１の代りにＰチャンネルＭＯＳ型トランジス
タＰＴ２を用いると共にトランジスタＰＴ１の代りにＮ
チャンネルＭＯＳ型トランジスタＮＴ２を用いたものに
相当する。トランジスタＰＴ ２において、ソースＳ及び
基板電極は接地点ＶＳＳに接続されており、ドレインＤ
は入力端子ＩＮに接続されている。トランジスタＮＴ２
において、ソースＳ及び基板電極は入力端子ＩＮに接続
されており、ドレインＤと接地点ＶＳＳとの間には電流
制限用の抵抗Ｒ１が接続されている。 【００２６】トランジスタＮＴ２のゲートＧには、電源
オンの状態で例えば−５［Ｖ］の電源電位ＶＤＤが与え
られる。電源電位ＶＤＤは、インバータＩＶから与えて
もよい。トランジスタＮＴ２のゲートＧには、トランジ
スタＮＴ２を非導通にする電位を電源電圧ＶＤＤに基づ
いて作成して与えてもよい。ドランジスタＮＴ２と抵抗
Ｒ１との接続点Ｑ２は、ゲート保護用の抵抗Ｒ２を介し
てトランジスタＰＴ２のゲートＧに接続されている。抵
抗Ｒ２は、所望により省略してもよい。 【００２７】通常の使用状態にあっては、入力端子ＩＮ
に０〜−５［Ｖ］の入力信号が供給される。トランジス
タＮＴ２のゲートＧには、電源電位ＶＤＤのようにトラ
ンジスタＮＴ２を非導通にする電位を与えてあるので、
トランジスタＮＴ２は、常に非導通状態である。このた
め、トランジスタＰＴ２のゲートＧの電圧は、常に０
［Ｖ］であり、トランジスタＰＴ２は、常に非導通状態
である。従って、被保護回路ＣＰには、入力端子ＩＮか
ら入力信号が正常に供給される。 【００２８】一方、入力端子ＩＮにＥＳＤ入力が印加さ
れるときは、前述したように電源オフの状態であり、ト
ランジスタＮＴ２のゲートＧの電圧は、０［Ｖ］であ
る。このため、入力端子ＩＮに−のＥＳＤ入力が印加さ
れると、トランジスタＮＴ２は、パンチスルー現象によ
り導通し、トランジスタＮＴ２及び抵抗Ｒ１を介して電
流Ｉ２１が流れる。この電流Ｉ２１によりＱ２点の電位
が降下し、この電位降下に応じてトランジスタＰＴ２の
ゲートＧの電圧がしきい値電圧より増大する。このた
め、トランジスタＰＴ２が導通し、トランジスタＰＴ２
を介して電流Ｉ２２が流れる。従って、被保護回路ＣＰ
は、ＥＳＤ入力から保護される。 【００２９】図３の回路の集積化構成としては、例えば
図２のＩＣ装置において、ウエル領域１２の導電型をＮ
型とし、ソース及びドレイン領域１８及び２０の導電型
をＰ ＋型とし、コンタクト領域２２の導電型をＮ＋型と
し、ウエル領域１４の導電型をＰ型とし、ソース及びド
レイン領域２４及び２６の導電型をＮ＋型とし、コンタ
クト領域２８の導電型をＰ＋型とすればよい。このよう
な構成において、入力端子ＩＮに＋のＥＳＤ入力が印加
されたときは、ドレイン領域２０−コンタクト領域２２
−接地点ＶＳＳの経路で電流が流れ、被保護回路ＣＰが
ＥＳＤ入力から保護される。 【００３０】上記した実施形態によれば、トランジスタ
ＮＴ１又はＰＴ２において、ゲートＧの電位は、ＥＳＤ
入力に応じてドレインＤの電位の近くまで到達するの
で、ゲート絶縁膜に高電圧が印加されず、ゲート絶縁膜
の破壊を防止することができる。また、トランジスタＮ
Ｔ１（又はＰＴ２）及びトランジスタＰＴ１（又はＮＴ
２）のいずれか一方のトランジスタが故障しても、他方
のトランジスタでＥＳＤ保護を達成することができる。 【００３１】 【発明の効果】以上のように、この発明によれば、ＥＳ
Ｄ入力をバイパスするための第１のＭＯＳ型トランジス
タに並列に第２のＭＯＳ型トランジスタと電流制限用抵
抗との直列回路を接続し、電源オフの状態でＥＳＤ入力
に応じて第２のＭＯＳ型トランジスタを導通させて電流
制限用抵抗の両端間の電圧増大に応じて第１のＭＯＳ型
トランジスタのゲート電圧を増大させることにより第１
のＭＯＳ型トランジスタを導通させる構成にしたので、
第１のＭＯＳ型トランジスタのゲート絶縁膜の破壊を防
止できると共に第１又は第２のいずれのＭＯＳ型トラン
ジスタでもＥＳＤ保護を達成でき、信頼性が向上する効
果が得られる。
等に用いるに好適なＥＳＤ（静電放電）保護回路に関す
るものである。この明細書において、「ＥＳＤ入力」な
る用語は、「静電気などによるサージ電圧入力」を意味
するものとする。 【０００２】 【従来の技術】従来、ＭＯＳ型ＬＳＩ等に用いられるＥ
ＳＤ保護回路としては、図４に示すものが知られている
（例えば、特開平１１−６８０３８号公報の「従来の技
術」参照）。 【０００３】図４の回路にあっては、被保護回路ＣＰに
入力信号を供給するための入力端子ＩＮにＮチャンネル
ＭＯＳ型トランジスタＴのドレインＤが接続されると共
に、トランジスタＴのソースＳ、ゲートＧ及び基板電極
が接地点（基準電位点）ＶＳ Ｓに接続されている。入力
端子ＩＮに＋のＥＳＤ入力が印加されると、トランジス
タＴ１は、パンチスルー現象により導通して被保護回路
ＣＰをＥＳＤ入力から保護する。 【０００４】図４の回路において、トランジスタＴのゲ
ート絶縁膜の耐圧は、通常１０［Ｖ］程度であり、ＥＳ
Ｄ入力の印加時にゲート絶縁膜には１０［Ｖ］より高い
電圧が加わることがある。このため、ゲート絶縁膜の破
壊が発生しやすいという問題点があった。 【０００５】このような問題点を解決するために提案さ
れたのが図５の回路である（例えば、特開平１１−６８
０３８号公報参照）。図５の回路において、図４の回路
と同様の部分には同様の符号を付して詳細な説明を省略
する。 【０００６】図５の回路では、ＮチャンネルＭＯＳ型ト
ランジスタＴ０のソースＳ及びドレインＤが接地点Ｖ
ＳＳ及びトランジスタＴのゲートにそれぞれ接続される
と共に、トランジスタＴ０のゲートＧに例えば−５
［Ｖ］の電源電位ＶＤＤが与えられてトランジスタＴ０
が非導通になっている。このようにすると、トランジス
タＴのゲートＧが電位的にフローティング状態（接地点
ＶＳＳから分離された状態）になるため、ＥＳＤ入力の
印加時にゲート絶縁膜に電圧が加わることがなく、ゲー
ト絶縁膜の破壊を防止することができる。 【０００７】 【発明が解決しようとする課題】図５の回路によると、
トランジスタＴのゲート絶縁膜の破壊を防止できるもの
の、トランジスタＴが熱破壊等により故障したときはＥ
ＳＤ保護を達成できず、信頼性が十分でなかった。 【０００８】この発明の目的は、信頼性の向上を図った
新規なＥＳＤ保護回路を提供することにある。 【０００９】 【課題を解決するための手段】この発明に係るＥＳＤ保
護回路は，被保護回路に接続された信号入力用又は信号
出力用の端子と、チャンネル導電型として一導電型を有
し、ソース及びドレインがそれぞれ基準電位点及び前記
端子に接続された第１のＭＯＳ型トランジスタと、チャ
ンネル導電型として前記一導電型とは反対の導電型を有
し、ソースが前記端子に接続された第２のＭＯＳ型トラ
ンジスタであって、ゲートには電源オンの状態で該トラ
ンジスタを非導通にするための所定の電位が付与される
ものと、前記第２のＭＯＳ型トランジスタのドレインと
前記基準電位点との間に接続された電流制限用の第１の
抵抗と、前記第２のＭＯＳ型トランジスタのドレインを
ゲート保護用の第２の抵抗を介し又は介さずに前記第１
のＭＯＳ型トランジスタのゲートに接続する接続手段と
を備えたものである。 【００１０】一般に、ＬＳＩ等のＩＣ（集積回路）装置
の入出力端子にＥＳＤ入力が印加されるのは、ＩＣ装置
に電源電位が印加されていないときであり、例えばＩＣ
装置を回路基板に実装するなどの作業の際に人体の一部
（手、指等）が入出力端子に接触したときである。この
発明のＥＳＤ保護回路において、電源電位が印加されて
いないときは、第２のＭＯＳ型トランジスタのゲート電
圧が０［Ｖ］となる。この状態でＥＳＤ入力が端子に印
加されると、第２のＭＯＳ型トランジスタが導通して第
１の抵抗の両端間の電圧が増大し、この電圧増大に応じ
て第１のＭＯＳ型トランジスタのゲート電圧が増大する
ので、第１のＭＯＳ型トランジスタが導通する。このと
き、第１のＭＯＳ型トランジスタにおいて、ゲート電位
は、ドレイン電位の近くまで到達するので、ゲート絶縁
膜には高電圧が印加されず、ゲート絶縁膜の破壊を防止
することができる。 【００１１】第１及び第２のＭＯＳ型トランジスタが導
通すると、ＥＳＤ入力に基づく電流は、第１のＭＯＳ型
トランジスタを経由する第１の経路と、第２のＭＯＳ型
トランジスタ及び第１の抵抗を経由する第２の経路とに
分れて流れる。第１及び第２のＭＯＳ型トランジスタの
うちいずれか一方のトランジスタが故障しても、他方の
トランジスタでＥＳＤ保護を達成することができる。 【００１２】 【発明の実施の形態】図１は、この発明の一実施形態に
係る入力保護回路を示すものである。 【００１３】図１の回路において、被保護回路ＣＰに入
力信号を供給するための入力端子ＩＮには、Ｎチャンネ
ルＭＯＳ型トランジスタＮＴ１のドレインＤが接続され
ており、トランジスタＮＴ１のソースＳ及び基板電極
は、接地点（基準電位点）ＶＳ Ｓに接続されている。ま
た、入力端子ＩＮには、ＰチャンネルＭＯＳ型トランジ
スタＰＴ１のソースＳ及び基板電極が接続されており、
トランジスタＰＴ１のドレインＤと接地点ＶＳＳとの間
には、電流制限用の抵抗Ｒ1が接続されている。抵抗Ｒ1
としては、トランジスタＰＴ１のオン抵抗の１０〜１０
０倍の抵抗値（例えば１０〜１００ｋΩ）を有するもの
を用いることができる。 【００１４】トランジスタＰＴ１のゲートＧには、電源
オンの状態で例えば＋５［Ｖ］の電源電位ＶＤＤが与え
られる。電源電位ＶＤＤは、入力端が接地点ＶＳＳに接
続されたインバータＩＶから与えてもよい。トランジス
タＰＴ１のゲートＧには、電源電位ＶＤＤに限らず、ト
ランジスタＰＴ１を非導通にする電位を電源電圧ＶＤ Ｄ
に基づいて作成して付与してもよい。トランジスタＰＴ
１と抵抗Ｒ１との接続点Ｑ１は、ゲート保護用の抵抗Ｒ
２を介してトランジスタＮＴ１のゲートＧに接続されて
いる。抵抗Ｒ２は、所望により省略してもよい。 【００１５】通常の使用状態にあっては、入力端子ＩＮ
に０〜＋５［Ｖ］の入力信号が供給される。トランジス
タＰＴ１のゲートＧには、電源電位ＶＤＤのようにトラ
ンジスタＰＴ１を非導通にする電位を与えてあるので、
トランジスタＰＴ１は、常に非導通状態である。このた
め、トランジスタＮＴ１のゲートＧの電圧は、常に０
［Ｖ］であり、トランジスタＮＴ１は、常に非導通状態
である。従って、被保護回路ＣＰには、入力端子ＩＮか
ら入力信号が正常に供給される。 【００１６】一方、入力端子ＩＮにＥＳＤ入力が印加さ
れるときは、前述したように電源オフの状態であり、ト
ランジスタＰＴ１のゲートＧの電圧は、０［Ｖ］であ
る。このため、入力端子ＩＮに＋のＥＳＤ入力が印加さ
れると、トランジスタＰＴ１は、パンチスルー現象によ
り導通し、トランジスタＰＴ１から抵抗Ｒ１に電流Ｉ１
１が流れる。この電流Ｉ１１によりＱ１点の電位が上昇
し、この電位上昇に応じてトランジスタＮＴ１のゲート
Ｇの電圧がしきい値電圧より増大する。このため、トラ
ンジスタＮＴ１が導通し、トランジスタＮＴ１を介して
電流Ｉ１２が流れる。従って、被保護回路ＣＰは、ＥＳ
Ｄ入力から保護される。 【００１７】図２は、図１の回路の集積化構成の一例を
示すものであり、図１と同様の部分には同様の符号を付
して詳細な説明を省略する。 【００１８】例えばＰ型シリコンからなる半導体基板１
０は、比較的低い不純物濃度（例えば１０１５［ｃｍ
−３］以下）を有するもので、一方の主面には、Ｐ型ウ
エル領域１２及びＮ型ウエル領域１４が互いに接してＰ
Ｎ接合をなすように形成されている。ウエル領域１２，
１４は、比較的低い不純物濃度（例えば４×１０１６〜
１×１０１７［ｃｍ−３］）を有するもので、選択的イ
オン注入法等により形成される。ウエル領域１２，１４
は、互いに分離して形成してもよい。 【００１９】基板１０の一方の主面は、シリコンオキサ
イド等からなるフィールド絶縁膜１６で覆われている。
絶縁膜１６は、選択酸化処理により形成されたもので、
絶縁膜（酸化膜）１６においてウエル領域１２、１４に
それぞれ対応する第１，第２の素子孔には、シリコンオ
キサイド等からなるゲート絶縁膜１６ａ，１６ｂがそれ
ぞれ形成されている。 【００２０】ウエル領域１２には、トランジスタＮＴ１
のＮ＋型ソース領域１８及びＮ＋型ドレイン領域２０が
形成されると共にＰ＋型コンタクト領域２２が形成され
ている。ウエル領域１４には、トランジスタＰＴ１のＰ
＋型ソース領域２４及びＰ＋型ドレイン領域２６が形成
されると共にＮ＋型コンタクト領域２８が形成されてい
る。 【００２１】ソース領域１８及びドレイン領域２０に挟
まれたＰ型部分の上にはゲート絶縁膜１６ａを介してト
ランジスタＮＴ１のゲート電極層３２が形成されてい
る。ソース領域２４及びドレイン領域２６に挟まれたＮ
型部分の上には、ゲート絶縁膜１６ｂを介してトランジ
スタＰＴ１のゲート電極層３４が形成されている。フィ
ールド絶縁膜１６の上には、抵抗Ｒ１、Ｒ２が形成され
ている。ゲート電極層３２，３４及び抵抗Ｒ１，Ｒ
２は、一例としてポリサイド層（ポリシリコン層にシリ
サイド層を重ねた積層）で構成することができる。 【００２２】トランジスタＮＴ１において、ソース領域
１８及びコンタクト領域２２は、接地点ＶＳＳに接続さ
れ、ドレイン領域２０は、入力端子ＩＮに接続される。
トランジスタＰＴ１において、ソース領域２４及びコン
タクト領域２８は、入力端子ＩＮに接続され、ドレイン
領域２６は、抵抗Ｒ１を介して接地点ＶＳＳに接続され
ると共に抵抗Ｒ２を介してトランジスタＮＴ１のゲート
電極層３２に接続される。トランジスタＰＴ１のゲート
電極層３４には、電源オンの状態でインバータＩＶから
電源電位ＶＤＤが与えられる。 【００２３】図２のＩＣ装置の動作は、図１に関して前
述したと同様である。入力端子ＩＮに−の入力信号を供
給することは想定されていないが、入力端子ＩＮに−の
ＥＳＤ入力が印加されることはありうる。この場合、−
のＥＳＤ入力に応じて接地点ＶＳＳ−コンタクト領域２
２−ドレイン領域２０−入力端子ＩＮの経路で電流が流
れ、被保護回路ＣＰがＥＳＤ入力から保護される。 【００２４】図３は、この発明の他の実施形態に係る入
力保護回路を示すもので、図１と同様の部分には同様の
符号を付して詳細な説明を省略する。 【００２５】図３の回路は、図１の回路においてトラン
ジスタＮＴ１の代りにＰチャンネルＭＯＳ型トランジス
タＰＴ２を用いると共にトランジスタＰＴ１の代りにＮ
チャンネルＭＯＳ型トランジスタＮＴ２を用いたものに
相当する。トランジスタＰＴ ２において、ソースＳ及び
基板電極は接地点ＶＳＳに接続されており、ドレインＤ
は入力端子ＩＮに接続されている。トランジスタＮＴ２
において、ソースＳ及び基板電極は入力端子ＩＮに接続
されており、ドレインＤと接地点ＶＳＳとの間には電流
制限用の抵抗Ｒ１が接続されている。 【００２６】トランジスタＮＴ２のゲートＧには、電源
オンの状態で例えば−５［Ｖ］の電源電位ＶＤＤが与え
られる。電源電位ＶＤＤは、インバータＩＶから与えて
もよい。トランジスタＮＴ２のゲートＧには、トランジ
スタＮＴ２を非導通にする電位を電源電圧ＶＤＤに基づ
いて作成して与えてもよい。ドランジスタＮＴ２と抵抗
Ｒ１との接続点Ｑ２は、ゲート保護用の抵抗Ｒ２を介し
てトランジスタＰＴ２のゲートＧに接続されている。抵
抗Ｒ２は、所望により省略してもよい。 【００２７】通常の使用状態にあっては、入力端子ＩＮ
に０〜−５［Ｖ］の入力信号が供給される。トランジス
タＮＴ２のゲートＧには、電源電位ＶＤＤのようにトラ
ンジスタＮＴ２を非導通にする電位を与えてあるので、
トランジスタＮＴ２は、常に非導通状態である。このた
め、トランジスタＰＴ２のゲートＧの電圧は、常に０
［Ｖ］であり、トランジスタＰＴ２は、常に非導通状態
である。従って、被保護回路ＣＰには、入力端子ＩＮか
ら入力信号が正常に供給される。 【００２８】一方、入力端子ＩＮにＥＳＤ入力が印加さ
れるときは、前述したように電源オフの状態であり、ト
ランジスタＮＴ２のゲートＧの電圧は、０［Ｖ］であ
る。このため、入力端子ＩＮに−のＥＳＤ入力が印加さ
れると、トランジスタＮＴ２は、パンチスルー現象によ
り導通し、トランジスタＮＴ２及び抵抗Ｒ１を介して電
流Ｉ２１が流れる。この電流Ｉ２１によりＱ２点の電位
が降下し、この電位降下に応じてトランジスタＰＴ２の
ゲートＧの電圧がしきい値電圧より増大する。このた
め、トランジスタＰＴ２が導通し、トランジスタＰＴ２
を介して電流Ｉ２２が流れる。従って、被保護回路ＣＰ
は、ＥＳＤ入力から保護される。 【００２９】図３の回路の集積化構成としては、例えば
図２のＩＣ装置において、ウエル領域１２の導電型をＮ
型とし、ソース及びドレイン領域１８及び２０の導電型
をＰ ＋型とし、コンタクト領域２２の導電型をＮ＋型と
し、ウエル領域１４の導電型をＰ型とし、ソース及びド
レイン領域２４及び２６の導電型をＮ＋型とし、コンタ
クト領域２８の導電型をＰ＋型とすればよい。このよう
な構成において、入力端子ＩＮに＋のＥＳＤ入力が印加
されたときは、ドレイン領域２０−コンタクト領域２２
−接地点ＶＳＳの経路で電流が流れ、被保護回路ＣＰが
ＥＳＤ入力から保護される。 【００３０】上記した実施形態によれば、トランジスタ
ＮＴ１又はＰＴ２において、ゲートＧの電位は、ＥＳＤ
入力に応じてドレインＤの電位の近くまで到達するの
で、ゲート絶縁膜に高電圧が印加されず、ゲート絶縁膜
の破壊を防止することができる。また、トランジスタＮ
Ｔ１（又はＰＴ２）及びトランジスタＰＴ１（又はＮＴ
２）のいずれか一方のトランジスタが故障しても、他方
のトランジスタでＥＳＤ保護を達成することができる。 【００３１】 【発明の効果】以上のように、この発明によれば、ＥＳ
Ｄ入力をバイパスするための第１のＭＯＳ型トランジス
タに並列に第２のＭＯＳ型トランジスタと電流制限用抵
抗との直列回路を接続し、電源オフの状態でＥＳＤ入力
に応じて第２のＭＯＳ型トランジスタを導通させて電流
制限用抵抗の両端間の電圧増大に応じて第１のＭＯＳ型
トランジスタのゲート電圧を増大させることにより第１
のＭＯＳ型トランジスタを導通させる構成にしたので、
第１のＭＯＳ型トランジスタのゲート絶縁膜の破壊を防
止できると共に第１又は第２のいずれのＭＯＳ型トラン
ジスタでもＥＳＤ保護を達成でき、信頼性が向上する効
果が得られる。
【図面の簡単な説明】
【図１】 この発明の一実施形態に係る入力保護回路を
示す回路図である。 【図２】 図１の回路の集積化構成の一例を示す基板断
面図である。 【図３】 この発明の他の実施形態に係る入力保護回路
に示す回路図である。 【図４】 従来の入力保護回路の一例を示す回路図であ
る。 【図５】 従来の入力保護回路の他の例を示す回路図で
ある。 【符号の説明】 ＩＮ：入力端子、ＣＰ：被保護回路、ＮＴ１，ＮＴ２：
ＮチャンネルＭＯＳ型トランジスタ、ＰＴ１，ＰＴ２：
ＰチャンネルＭＯＳ型トランジスタ、Ｒ１，Ｒ ２：抵
抗、ＩＶ：インバータ、１０：半導体基板、１２，１
４：ウエル領域、１６：フィールド絶縁膜、１６ａ，１
６ｂ：ゲート絶縁膜、１８，２４：ソース領域、２０，
２６：ドレイン領域、２２，２８：コンタクト領域。
示す回路図である。 【図２】 図１の回路の集積化構成の一例を示す基板断
面図である。 【図３】 この発明の他の実施形態に係る入力保護回路
に示す回路図である。 【図４】 従来の入力保護回路の一例を示す回路図であ
る。 【図５】 従来の入力保護回路の他の例を示す回路図で
ある。 【符号の説明】 ＩＮ：入力端子、ＣＰ：被保護回路、ＮＴ１，ＮＴ２：
ＮチャンネルＭＯＳ型トランジスタ、ＰＴ１，ＰＴ２：
ＰチャンネルＭＯＳ型トランジスタ、Ｒ１，Ｒ ２：抵
抗、ＩＶ：インバータ、１０：半導体基板、１２，１
４：ウエル領域、１６：フィールド絶縁膜、１６ａ，１
６ｂ：ゲート絶縁膜、１８，２４：ソース領域、２０，
２６：ドレイン領域、２２，２８：コンタクト領域。
Claims (1)
- 【特許請求の範囲】 【請求項１】被保護回路に接続された信号入力用又は信
号出力用の端子と、 チャンネル導電型として一導電型を有し、ソース及びド
レインがそれぞれ基準電位点及び前記端子に接続された
第１のＭＯＳ型トランジスタと、 チャンネル導電型として前記一導電型とは反対の導電型
を有し、ソースが前記端子に接続された第２のＭＯＳ型
トランジスタであって、ゲートには電源オンの状態で該
トランジスタを非導通にするための所定の電位が付与さ
れるものと、 前記第２のＭＯＳ型トランジスタのドレインと前記基準
電位点との間に接続された電流制限用の第１の抵抗と、 前記第２のＭＯＳ型トランジスタのドレインをゲート保
護用の第２の抵抗を介し又は介さずに前記第１のＭＯＳ
型トランジスタのゲートに接続する接続手段とを備えた
ＥＳＤ保護回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001259206A JP2003068870A (ja) | 2001-08-29 | 2001-08-29 | Ｅｓｄ保護回路 |
| US10/225,536 US20030043517A1 (en) | 2001-08-29 | 2002-08-21 | Electro-static discharge protecting circuit |
| TW091119131A TW560041B (en) | 2001-08-29 | 2002-08-23 | Electro-static discharge protecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001259206A JP2003068870A (ja) | 2001-08-29 | 2001-08-29 | Ｅｓｄ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003068870A true JP2003068870A (ja) | 2003-03-07 |
Family
ID=19086614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001259206A Withdrawn JP2003068870A (ja) | 2001-08-29 | 2001-08-29 | Ｅｓｄ保護回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20030043517A1 (ja) |
| JP (1) | JP2003068870A (ja) |
| TW (1) | TW560041B (ja) |
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-
2001
- 2001-08-29 JP JP2001259206A patent/JP2003068870A/ja not_active Withdrawn
-
2002
- 2002-08-21 US US10/225,536 patent/US20030043517A1/en not_active Abandoned
- 2002-08-23 TW TW091119131A patent/TW560041B/zh not_active IP Right Cessation
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| CN1329987C (zh) * | 2003-04-29 | 2007-08-01 | 矽统科技股份有限公司 | 具有均匀导通设计的静电放电防护电路 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US20030043517A1 (en) | 2003-03-06 |
| TW560041B (en) | 2003-11-01 |
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Legal Events
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|---|---|---|---|
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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