JP2839624B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2839624B2 JP2839624B2 JP2047951A JP4795190A JP2839624B2 JP 2839624 B2 JP2839624 B2 JP 2839624B2 JP 2047951 A JP2047951 A JP 2047951A JP 4795190 A JP4795190 A JP 4795190A JP 2839624 B2 JP2839624 B2 JP 2839624B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- supply line
- potential
- mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔概要〕 ゲートアレイのようにパッド電極にCMOS（Complement
ary MOS）回路が電気的に接続されてなる半導体集積回
路における静電ストレス防止技術に関し、 半導体集積回路内の論理回路をなすトランジスタのゲ
ート絶縁膜破壊を防ぎ、なおかつゲート半導体集積回路
内の論理回路への過渡的な過大電流の印加を防ぐことを
目的とし、 高電位側電源線（21）と低電位側電源線（22）との間
に接続され、直列接続されたＰチャネル型MOSFET（71）
とＮチャネル型MOSFET（72）を含む内部回路（７）と、 電極パッド（５）と該Ｐチャネル型MOSFET（71）のゲ
ート及びＮチャネル型MOSFET（72）のゲートとの間に直
列挿入され、保護抵抗として作用する第１の抵抗性MOSF
ET（31）及び第２の抵抗性MOSFET（32）と、 該第１の抵抗性MOSFET（31）のゲートから該高電位側
電源線（21）に向かい順方向に接続された第１のダイオ
ード（35）と、 該低電位側電源線（22）から該第２の抵抗性MOSFET
（32）のゲートに向かい順方向に接続された第２のダイ
オード（36）とを有し、 該高電位側電源線（21）と該Ｐチャネル型MOSFET（7
1）のソースとの間に第１の静電ストレス吸収用抵抗（1
1）を設けるとともに、 該低電位側電源線（22）と該Ｎチャネル型MOSFET（7
2）のソースとの間に第２の静電ストレス吸収用抵抗（1
2）を設けたことを特徴とする。
ary MOS）回路が電気的に接続されてなる半導体集積回
路における静電ストレス防止技術に関し、 半導体集積回路内の論理回路をなすトランジスタのゲ
ート絶縁膜破壊を防ぎ、なおかつゲート半導体集積回路
内の論理回路への過渡的な過大電流の印加を防ぐことを
目的とし、 高電位側電源線（21）と低電位側電源線（22）との間
に接続され、直列接続されたＰチャネル型MOSFET（71）
とＮチャネル型MOSFET（72）を含む内部回路（７）と、 電極パッド（５）と該Ｐチャネル型MOSFET（71）のゲ
ート及びＮチャネル型MOSFET（72）のゲートとの間に直
列挿入され、保護抵抗として作用する第１の抵抗性MOSF
ET（31）及び第２の抵抗性MOSFET（32）と、 該第１の抵抗性MOSFET（31）のゲートから該高電位側
電源線（21）に向かい順方向に接続された第１のダイオ
ード（35）と、 該低電位側電源線（22）から該第２の抵抗性MOSFET
（32）のゲートに向かい順方向に接続された第２のダイ
オード（36）とを有し、 該高電位側電源線（21）と該Ｐチャネル型MOSFET（7
1）のソースとの間に第１の静電ストレス吸収用抵抗（1
1）を設けるとともに、 該低電位側電源線（22）と該Ｎチャネル型MOSFET（7
2）のソースとの間に第２の静電ストレス吸収用抵抗（1
2）を設けたことを特徴とする。
本発明は、半導体集積回路に関する。詳しくは、ゲー
トアレイのようにパッド電極にCMOS（Complementary MO
S）回路が電気的に接続されてなる半導体集積回路にお
ける静電ストレス防止技術に関する。
トアレイのようにパッド電極にCMOS（Complementary MO
S）回路が電気的に接続されてなる半導体集積回路にお
ける静電ストレス防止技術に関する。
最近の集積回路は、微細化が進むと同時に、高機能化
の進展も著しく、このためにパッケージ外に配置される
ピンあるいは電極パッドの数が著しく多いものが見られ
るようになってきた。このような集積回路の一例として
は、論理回路（ゲート）を網の目状に配置したゲートア
レイと呼ばれるものを挙げることができる。さて最近で
は、チップ全体の微細化にともない、個々の論理回路に
MOS型FETを使用することが多くなってきているが、この
MOS型FETは、高速動作を可能にしようとして、ゲート絶
縁膜が極めて薄く形成される。そのために、IC（集積回
路）のパッケージ外に出たパッドに静電気が印加される
と忽ちこのゲート絶縁膜が破壊されてしまい、使用不能
となってしまう障害が発生している。また一層微細化が
進んだ現在では、静電気による別な障害が顕著になって
きた。パッドに静電気が印加されると、回路内に瞬間的
な大電流が流れ、アルミニウム配線層に静電ストレスが
蓄積されアルミニウムが溶断しやすくなるという問題で
ある。
の進展も著しく、このためにパッケージ外に配置される
ピンあるいは電極パッドの数が著しく多いものが見られ
るようになってきた。このような集積回路の一例として
は、論理回路（ゲート）を網の目状に配置したゲートア
レイと呼ばれるものを挙げることができる。さて最近で
は、チップ全体の微細化にともない、個々の論理回路に
MOS型FETを使用することが多くなってきているが、この
MOS型FETは、高速動作を可能にしようとして、ゲート絶
縁膜が極めて薄く形成される。そのために、IC（集積回
路）のパッケージ外に出たパッドに静電気が印加される
と忽ちこのゲート絶縁膜が破壊されてしまい、使用不能
となってしまう障害が発生している。また一層微細化が
進んだ現在では、静電気による別な障害が顕著になって
きた。パッドに静電気が印加されると、回路内に瞬間的
な大電流が流れ、アルミニウム配線層に静電ストレスが
蓄積されアルミニウムが溶断しやすくなるという問題で
ある。
そこで、半導体集積回路において、これら静電気によ
る問題を解決できる技術の提供が求められていた。
る問題を解決できる技術の提供が求められていた。
それでは、まず従来の半導体集積回路の一例について
説明する。第３図は、この従来の半導体集積回路の主要
部回路図である。この第３図の回路は、ｐチャネルMOS
型トランジスタ71とｎチャネルMOS型トランジスタ72と
により構成されるCMOS回路７が、そのソース，ドレイン
を各々VDD電源線21,GND電源線22に接続してなり、また
そのゲート短絡端は、抵抗性MOS型トランジスタを２個
介して、電極パッド５に接続される。先の抵抗性MOS型
トランジスタのゲートには各々ダイオードが接続され、
一方のダイオードがVDD電源線21に接続され、また他方
のダイオードがGND電源線22に接続される。このうち一
方のダイオードは抵抗性MOS型トランジスタからVDD電源
線21への方向に順方向に接続され、また他方のダイオー
ドはGND電源線22から抵抗性MOS型トランジスタへの方向
に順方向に接続される。またこの回路は、CMOS回路７の
他にもCMOS回路８等多数個の同様の論理回路を有するも
のである。
説明する。第３図は、この従来の半導体集積回路の主要
部回路図である。この第３図の回路は、ｐチャネルMOS
型トランジスタ71とｎチャネルMOS型トランジスタ72と
により構成されるCMOS回路７が、そのソース，ドレイン
を各々VDD電源線21,GND電源線22に接続してなり、また
そのゲート短絡端は、抵抗性MOS型トランジスタを２個
介して、電極パッド５に接続される。先の抵抗性MOS型
トランジスタのゲートには各々ダイオードが接続され、
一方のダイオードがVDD電源線21に接続され、また他方
のダイオードがGND電源線22に接続される。このうち一
方のダイオードは抵抗性MOS型トランジスタからVDD電源
線21への方向に順方向に接続され、また他方のダイオー
ドはGND電源線22から抵抗性MOS型トランジスタへの方向
に順方向に接続される。またこの回路は、CMOS回路７の
他にもCMOS回路８等多数個の同様の論理回路を有するも
のである。
ゲートアレイのような半導体集積回路では、この回路
と同様の回路が各電極パッドに接続して全体としてIC
（集積回路）を構成している。しばしばこのようなIC
は、回路基板上に配置され電源に接続され使用されてい
る最中にも、例えばこの回路の一端に接続される電極が
拾った静電気が、回路内に大きい電流となって例えばMO
S型FETに流れ込む。MOS型FETのゲート絶縁膜は高速動作
を可能にするために十分に薄く形成されており、したが
ってこの絶縁膜には耐圧を遥かに上回る電界が加わりゲ
ート絶縁膜は容易に破壊されてしまうという欠点があっ
た。したがって、このような欠点，すなわち電極パッド
５に静電気が印加した場合のCMOS回路7,CMOS回路８等の
ゲート絶縁膜破壊を防ぐために、先に説明した抵抗性MO
S型トランジスタ２個とダイオード２個からなる静電破
壊防止回路を設けている。
と同様の回路が各電極パッドに接続して全体としてIC
（集積回路）を構成している。しばしばこのようなIC
は、回路基板上に配置され電源に接続され使用されてい
る最中にも、例えばこの回路の一端に接続される電極が
拾った静電気が、回路内に大きい電流となって例えばMO
S型FETに流れ込む。MOS型FETのゲート絶縁膜は高速動作
を可能にするために十分に薄く形成されており、したが
ってこの絶縁膜には耐圧を遥かに上回る電界が加わりゲ
ート絶縁膜は容易に破壊されてしまうという欠点があっ
た。したがって、このような欠点，すなわち電極パッド
５に静電気が印加した場合のCMOS回路7,CMOS回路８等の
ゲート絶縁膜破壊を防ぐために、先に説明した抵抗性MO
S型トランジスタ２個とダイオード２個からなる静電破
壊防止回路を設けている。
この静電破壊防止回路の原理は次の通りである。まず
この電極パッド５に静電気が印加したとする。VDD電源
電圧が5V（ボルト）,GND電源電圧が0V（ボルト）と仮定
しても、この静電気の絶対値は少なくても数百Ｖ（ボル
ト）と見積もられる。したがってこの静電気が正の電荷
であるとすると、第１のダイオード35に対して順方向に
電流が流れてVDD入力端に消失する。ここで、抵抗性MOS
FET31から第１のダイオード35を経てVDD電源線21に至る
配線層は、静電気に起因する大電流を逃がすために設け
られたものであるから、大電流を流すために充分な配線
幅が確保されている。したがって、この配線層は、静電
気に起因する大電流が流れた場合においても、溶断する
ようなことはない。またこの静電気が負の電荷であると
すると、第２のダイオード36に対して順方向に電流が流
れることになり、この負の電荷はGND電源に消失する。
ここでも、抵抗性MOSFET32から第２のダイオード36を経
てGND電源線22に至る配線層は、大電流を流すために充
分な配線幅が確保されている。したがって、この配線層
は、静電気に起因する大電流が流れた場合においても、
溶断するようなことはない。またCMOS回路7,8等の入力
端にかかる過渡的な電流は、抵抗性MOSFET31,32のチャ
ネルをなす抵抗によって電流値のピークが十分小さくで
きるため、このCMOS回路７をなすｐチャネルMOS型トラ
ンジスタ71,nチャネルMOS型トランジスタ72のゲートに
かかる電圧は十分小さくなり、よって各MOS型トランジ
スタ71,72のゲート絶縁膜に印加する電圧を低くでき
る。このために、ゲート絶縁膜は静電破壊を免れること
になる。
この電極パッド５に静電気が印加したとする。VDD電源
電圧が5V（ボルト）,GND電源電圧が0V（ボルト）と仮定
しても、この静電気の絶対値は少なくても数百Ｖ（ボル
ト）と見積もられる。したがってこの静電気が正の電荷
であるとすると、第１のダイオード35に対して順方向に
電流が流れてVDD入力端に消失する。ここで、抵抗性MOS
FET31から第１のダイオード35を経てVDD電源線21に至る
配線層は、静電気に起因する大電流を逃がすために設け
られたものであるから、大電流を流すために充分な配線
幅が確保されている。したがって、この配線層は、静電
気に起因する大電流が流れた場合においても、溶断する
ようなことはない。またこの静電気が負の電荷であると
すると、第２のダイオード36に対して順方向に電流が流
れることになり、この負の電荷はGND電源に消失する。
ここでも、抵抗性MOSFET32から第２のダイオード36を経
てGND電源線22に至る配線層は、大電流を流すために充
分な配線幅が確保されている。したがって、この配線層
は、静電気に起因する大電流が流れた場合においても、
溶断するようなことはない。またCMOS回路7,8等の入力
端にかかる過渡的な電流は、抵抗性MOSFET31,32のチャ
ネルをなす抵抗によって電流値のピークが十分小さくで
きるため、このCMOS回路７をなすｐチャネルMOS型トラ
ンジスタ71,nチャネルMOS型トランジスタ72のゲートに
かかる電圧は十分小さくなり、よって各MOS型トランジ
スタ71,72のゲート絶縁膜に印加する電圧を低くでき
る。このために、ゲート絶縁膜は静電破壊を免れること
になる。
しかしながら、この静電破壊防止回路によれば、電極
パッド５に正電荷が印加した場合には、各CMOS回路７の
ｐチャネルMOS型トランジスタ71からｎチャネルMOS型ト
ランジスタ72へと大電流が流れる。また電極パッド５に
負電荷が印加した場合にも各CMOS回路７のｐチャネルMO
S型トランジスタ71からｎチャネルMOS型トランジスタ72
へと大電流が流れる。このような大電流発生の原因は、
静電破壊防止回路３内に第１のダイオード35,第２のダ
イオード36を配置し、電流が電極パッド５からVDD電源
線21,GND電源線22へと同時に流れなくなったことにあ
り、内部回路（CMOS回路７やCMOS回路８等）の両電源接
続端に大きい電位差が生じて内部回路内を電流が流れる
ものである。つまり、電極パッド５に正の高電圧が印加
されると、第１のダイオード35が順方向バイアスされ、
その他の高電圧が、VDD電源線21を経て、ｐチャネルMOS
型トランジスタ71のソース端子へ印加される。一方、電
極パッド５とｐチャネルMOS型トランジスタ71のゲート
端子との間には抵抗性MOSFET31,32が接続されているた
め、電極パッド５に正の高電圧が印加されても、すぐに
はｐチャネルMOS型トランジスタ71のゲート端子の電位
が高電圧にはならない。したがって、電極パッド５に正
の高電圧が印加された瞬間において、ｐチャネルMOS型
トランジスタ71のゲート端子の電位が、ソース端子の電
位よりも低くなる。これにより、ｐチャネルMOS型トラ
ンジスタ71はオンする。
パッド５に正電荷が印加した場合には、各CMOS回路７の
ｐチャネルMOS型トランジスタ71からｎチャネルMOS型ト
ランジスタ72へと大電流が流れる。また電極パッド５に
負電荷が印加した場合にも各CMOS回路７のｐチャネルMO
S型トランジスタ71からｎチャネルMOS型トランジスタ72
へと大電流が流れる。このような大電流発生の原因は、
静電破壊防止回路３内に第１のダイオード35,第２のダ
イオード36を配置し、電流が電極パッド５からVDD電源
線21,GND電源線22へと同時に流れなくなったことにあ
り、内部回路（CMOS回路７やCMOS回路８等）の両電源接
続端に大きい電位差が生じて内部回路内を電流が流れる
ものである。つまり、電極パッド５に正の高電圧が印加
されると、第１のダイオード35が順方向バイアスされ、
その他の高電圧が、VDD電源線21を経て、ｐチャネルMOS
型トランジスタ71のソース端子へ印加される。一方、電
極パッド５とｐチャネルMOS型トランジスタ71のゲート
端子との間には抵抗性MOSFET31,32が接続されているた
め、電極パッド５に正の高電圧が印加されても、すぐに
はｐチャネルMOS型トランジスタ71のゲート端子の電位
が高電圧にはならない。したがって、電極パッド５に正
の高電圧が印加された瞬間において、ｐチャネルMOS型
トランジスタ71のゲート端子の電位が、ソース端子の電
位よりも低くなる。これにより、ｐチャネルMOS型トラ
ンジスタ71はオンする。
また、電極パッド５に印加された正の高電圧は、第２
のダイオード36で阻止されるため、GND電源線22には伝
わらない。したがって、ｎチャネルMOS型トランジスタ7
2のソース端子は、GND電位のままである。そして、ｎチ
ャネルMOS型トランジスタ72のゲート端子の電位は、抵
抗性MOSFET31,32が存在するため、すぐに高電圧にはな
らないが、GND電位よりしきい値電圧だけ高い電位に達
するのに時間はかからない。したがって、電極パッド５
に正の高電圧が印加された瞬間において、ｎチャネルMO
S型トランジスタ72のゲート端子の電位が、ソース端子
の電位よりも高くなる。これにより、ｎチャネルMOS型
トランジスタ72もオンする。
のダイオード36で阻止されるため、GND電源線22には伝
わらない。したがって、ｎチャネルMOS型トランジスタ7
2のソース端子は、GND電位のままである。そして、ｎチ
ャネルMOS型トランジスタ72のゲート端子の電位は、抵
抗性MOSFET31,32が存在するため、すぐに高電圧にはな
らないが、GND電位よりしきい値電圧だけ高い電位に達
するのに時間はかからない。したがって、電極パッド５
に正の高電圧が印加された瞬間において、ｎチャネルMO
S型トランジスタ72のゲート端子の電位が、ソース端子
の電位よりも高くなる。これにより、ｎチャネルMOS型
トランジスタ72もオンする。
このように、電極パッド５に正の高電圧が印加された
瞬間において、ｐチャネルMOS型トランジスタ71および
ｎチャネルMOS型トランジスタ72がともにオンし、ここ
に貫通電流が流れるが、その両端に高電圧がかかるの
で、大電流が流れることになる。
瞬間において、ｐチャネルMOS型トランジスタ71および
ｎチャネルMOS型トランジスタ72がともにオンし、ここ
に貫通電流が流れるが、その両端に高電圧がかかるの
で、大電流が流れることになる。
なお、電極パッド５に負の高電圧が印加された場合に
は、第２のダイオード36が順方向バイアスされ、その負
の高電圧が、GND電源線22を経て、ｎチャネルMOS型トラ
ンジスタ72のソース端子へ印加される。この場合も、上
述の場合と同様に、大電流が流れることになる。
は、第２のダイオード36が順方向バイアスされ、その負
の高電圧が、GND電源線22を経て、ｎチャネルMOS型トラ
ンジスタ72のソース端子へ印加される。この場合も、上
述の場合と同様に、大電流が流れることになる。
以上、電極パッドに印加される電荷が正であろうと負
であろうと、いずれにしても各CMOS回路7,8等の各々の
ソース・ドレイン間には大電流が流れる。ところが、こ
の電流は当然非常に大きいものである。既に述べている
ように、最近の集積回路内部の配線層はサブミクロンレ
ベルのものが登場するまでに微細化してきており、到底
このような大電流を流しきれるものではない。また配線
層は低抵抗性のアルミニウムからなるのが通常である
が、アルミニウムは非常に脆い金属である。以上から、
配線層はヒューズが切れる要領で溶断してしまう。また
この配線層の溶解がシリコン基板表面の半導体能動層と
のコンタクト部で発生すると、溶解したアルミニウムが
シリコン基板内に釘状に潜り込んで、シリコン基板内の
pn界面にまで達し、このpn接合を破壊してしまうという
こともありうる。以上の障害は復帰の見込みのないもの
であり、集積回路自体が使用不能に陥る。
であろうと、いずれにしても各CMOS回路7,8等の各々の
ソース・ドレイン間には大電流が流れる。ところが、こ
の電流は当然非常に大きいものである。既に述べている
ように、最近の集積回路内部の配線層はサブミクロンレ
ベルのものが登場するまでに微細化してきており、到底
このような大電流を流しきれるものではない。また配線
層は低抵抗性のアルミニウムからなるのが通常である
が、アルミニウムは非常に脆い金属である。以上から、
配線層はヒューズが切れる要領で溶断してしまう。また
この配線層の溶解がシリコン基板表面の半導体能動層と
のコンタクト部で発生すると、溶解したアルミニウムが
シリコン基板内に釘状に潜り込んで、シリコン基板内の
pn界面にまで達し、このpn接合を破壊してしまうという
こともありうる。以上の障害は復帰の見込みのないもの
であり、集積回路自体が使用不能に陥る。
本発明は、上記した従来技術の抱える課題，つまりは
ゲート絶縁膜破壊防止のための静電破壊防止回路を用意
したために、個々のCMOS回路（論理回路）に過大電流が
加わり、このCMOS回路内の配線層を断線させてしまうと
いう問題に鑑みてなされたものであり、半導体集積回路
内の論理回路をなすトランジスタのゲート絶縁膜破壊を
防ぎ、なおかつゲート半導体集積回路内の論理回路への
過渡的な過大電流の印加を防ぐことを目的とする。
ゲート絶縁膜破壊防止のための静電破壊防止回路を用意
したために、個々のCMOS回路（論理回路）に過大電流が
加わり、このCMOS回路内の配線層を断線させてしまうと
いう問題に鑑みてなされたものであり、半導体集積回路
内の論理回路をなすトランジスタのゲート絶縁膜破壊を
防ぎ、なおかつゲート半導体集積回路内の論理回路への
過渡的な過大電流の印加を防ぐことを目的とする。
本発明は、上記した目的を達成するため、 高電位側電源線（21）と低電位側電源線（22）との間
に接続され、直列接続されたＰチャネル型MOSFET（71）
とＮチャネル型MOSFET（72）を含む内部回路（７）と、 電極パッド（５）と該Ｐチャネル型MOSFET（71）のゲ
ート及びＮチャネル型MOSFET（72）のゲートとの間に直
列挿入され、保護抵抗として作用する第１の抵抗性MOSF
ET（31）及び第２の抵抗性MOSFET（32）と、 該第１の抵抗性MOSFET（31）のゲートから該高電位側
電源線（21）に向かい順方向に接続された第１のダイオ
ード（35）と、 該低電位側電源線（22）から該第２の抵抗性MOSFET
（32）のゲートに向かい順方向に接続された第２のダイ
オード（36）とを有し、 該高電位側電源線（21）と該Ｐチャネル型MOSFET（7
1）のソースとの間に第１の静電ストレス吸収用抵抗（1
1）を設けるとともに、 該低電位側電源線（22）と該Ｎチャネル型MOSFET（7
2）のソースとの間に第２の静電ストレス吸収用抵抗（1
2）を設けたことを特徴とする半導体集積回路として構
成されるものである。
に接続され、直列接続されたＰチャネル型MOSFET（71）
とＮチャネル型MOSFET（72）を含む内部回路（７）と、 電極パッド（５）と該Ｐチャネル型MOSFET（71）のゲ
ート及びＮチャネル型MOSFET（72）のゲートとの間に直
列挿入され、保護抵抗として作用する第１の抵抗性MOSF
ET（31）及び第２の抵抗性MOSFET（32）と、 該第１の抵抗性MOSFET（31）のゲートから該高電位側
電源線（21）に向かい順方向に接続された第１のダイオ
ード（35）と、 該低電位側電源線（22）から該第２の抵抗性MOSFET
（32）のゲートに向かい順方向に接続された第２のダイ
オード（36）とを有し、 該高電位側電源線（21）と該Ｐチャネル型MOSFET（7
1）のソースとの間に第１の静電ストレス吸収用抵抗（1
1）を設けるとともに、 該低電位側電源線（22）と該Ｎチャネル型MOSFET（7
2）のソースとの間に第２の静電ストレス吸収用抵抗（1
2）を設けたことを特徴とする半導体集積回路として構
成されるものである。
〔作用〕 本発明の半導体集積回路では、この集積回路を構成し
ている各々の論理回路（CMOS回路）と電源線との間に、
抵抗を介在させている。
ている各々の論理回路（CMOS回路）と電源線との間に、
抵抗を介在させている。
本発明の半導体集積回路では、抵抗Ｒの挿入により電
圧降下を生じさせ、論理回路のソースに印加される電圧
を減少させることによって、静電気による回路破壊を防
止しようとしている。
圧降下を生じさせ、論理回路のソースに印加される電圧
を減少させることによって、静電気による回路破壊を防
止しようとしている。
この半導体装置に印加される静電気の絶対値をVc,電
源線の浮遊容量をC,電源線から論理回路にいたる間の配
線抵抗をＲとすると、時定数τはRCで表される。一平電
流値ｉはｉ＝（Vc/R）exp（−t/τ）の時間関数で表さ
れる。したがってＲが大きい程ｉは小さくなり論理回路
に加わるダメージを減少させることができる。
源線の浮遊容量をC,電源線から論理回路にいたる間の配
線抵抗をＲとすると、時定数τはRCで表される。一平電
流値ｉはｉ＝（Vc/R）exp（−t/τ）の時間関数で表さ
れる。したがってＲが大きい程ｉは小さくなり論理回路
に加わるダメージを減少させることができる。
以下、本発明の半導体集積回路の動作について、第１
図を参照して説明する。この第１図中、第３図と同じ番
号を付しているものは、同じものを示しており、新しく
第１図で登場するものは、VDD電源線やGND電源線と、CM
OS回路の間に設けられた抵抗11,12等，及び内部回路と
して両電源線（VDD電源線,GND電源線）間にCMOS回路８
に置き代えて接続されるNAND回路８のみである。
図を参照して説明する。この第１図中、第３図と同じ番
号を付しているものは、同じものを示しており、新しく
第１図で登場するものは、VDD電源線やGND電源線と、CM
OS回路の間に設けられた抵抗11,12等，及び内部回路と
して両電源線（VDD電源線,GND電源線）間にCMOS回路８
に置き代えて接続されるNAND回路８のみである。
さて、この第１図の電極パッド５に静電気が印加され
たとする。この静電気は、正電荷と負電荷からなってお
り、静電破壊防止回路３によって正電荷だけがVDD電源
線21を通じて各CMOS回路7,8等のソース端に伝達され、
また負電荷，正電荷ともに各CMOS回路7,8等のゲート端
に伝達される。ところが、抵抗11,12等を設けたことに
よって、電圧降下を生じ、CMOS回路のソースに印加され
る電圧が減少するために、各CMOS回路のソースからドレ
インへと過大な電流が発生することがなくなる。
たとする。この静電気は、正電荷と負電荷からなってお
り、静電破壊防止回路３によって正電荷だけがVDD電源
線21を通じて各CMOS回路7,8等のソース端に伝達され、
また負電荷，正電荷ともに各CMOS回路7,8等のゲート端
に伝達される。ところが、抵抗11,12等を設けたことに
よって、電圧降下を生じ、CMOS回路のソースに印加され
る電圧が減少するために、各CMOS回路のソースからドレ
インへと過大な電流が発生することがなくなる。
それでは、本発明の半導体集積回路の一実施例につい
て、第２図を参照しつつ説明する。
て、第２図を参照しつつ説明する。
第２図は、ゲートアレイ集積回路の一部を示す回路図
であり、この第２図中の番号のあるものは第１図で紹介
した同じ番号を付したものと同じである。
であり、この第２図中の番号のあるものは第１図で紹介
した同じ番号を付したものと同じである。
さて、このゲートアレイでは、VDD電源線21とGND電源
線22とに対して並列に第１図に紹介した本発明の半導体
集積回路が複数個接続されている。
線22とに対して並列に第１図に紹介した本発明の半導体
集積回路が複数個接続されている。
従来このような集積回路が多数個並列接続された場合
には、静電気を拾った電極パッドに近いところに配置さ
れるかなりの数のMOSFETが破壊するが、本発明の場合に
は、各々の論理回路がVDD電源線21,GND電源線22それぞ
れとの間に抵抗を介しているので、静電気による過渡的
な大電流はピークが緩和されることになって、配線層溶
断による障害の発生がない。
には、静電気を拾った電極パッドに近いところに配置さ
れるかなりの数のMOSFETが破壊するが、本発明の場合に
は、各々の論理回路がVDD電源線21,GND電源線22それぞ
れとの間に抵抗を介しているので、静電気による過渡的
な大電流はピークが緩和されることになって、配線層溶
断による障害の発生がない。
以上説明した一実施例では、VDD電源線21とGND電源線
22との間に配置される内部回路として、一つのｐチャネ
ルMOS型トランジスタ71と一つのｎチャネルMOS型トラン
ジスタ72とが直列接続されてなる回路７を例に説明して
きた。しかし、直列接続されたｐチャネルMOS型トラン
ジスタとｎチャネルMOS型トランジスタを含む回路であ
れば、これを内部回路として、同様にして問題を解決す
ることができる。したがって、内部回路として、例えば
第１図中に示されているNAND回路９を使用することもで
きる。第２図の回路は、第１図の回路からなるものとし
て説明したが、この第１図の回路中、静電破壊防止回路
３中の抵抗性MOSFET31,32を省いて、第１のダイオード3
5,第２のダイオード36を直接電極パッド５に接続する構
成であっても発明の効果は同様である。またさらに、直
接ダイオードを電極パッド５に接続する構成に加えて、
電極パッド５と内部回路（CMOS回路７やNAND回路９等）
を構成する各MOSFETのゲートとの間に抵抗を挿入する構
成であっても構わない。
22との間に配置される内部回路として、一つのｐチャネ
ルMOS型トランジスタ71と一つのｎチャネルMOS型トラン
ジスタ72とが直列接続されてなる回路７を例に説明して
きた。しかし、直列接続されたｐチャネルMOS型トラン
ジスタとｎチャネルMOS型トランジスタを含む回路であ
れば、これを内部回路として、同様にして問題を解決す
ることができる。したがって、内部回路として、例えば
第１図中に示されているNAND回路９を使用することもで
きる。第２図の回路は、第１図の回路からなるものとし
て説明したが、この第１図の回路中、静電破壊防止回路
３中の抵抗性MOSFET31,32を省いて、第１のダイオード3
5,第２のダイオード36を直接電極パッド５に接続する構
成であっても発明の効果は同様である。またさらに、直
接ダイオードを電極パッド５に接続する構成に加えて、
電極パッド５と内部回路（CMOS回路７やNAND回路９等）
を構成する各MOSFETのゲートとの間に抵抗を挿入する構
成であっても構わない。
また以上の一実施例は、ゲートアレイの一部を構成す
るものとして示したが、他の回路に応用することもでき
る。例えば、スタンダードセル方式に用いられる論理回
路部に本発明の半導体集積回路を応用しても、この実施
例と同じように配線層断線回避かつゲート絶縁膜破壊防
止の効果が得られる。
るものとして示したが、他の回路に応用することもでき
る。例えば、スタンダードセル方式に用いられる論理回
路部に本発明の半導体集積回路を応用しても、この実施
例と同じように配線層断線回避かつゲート絶縁膜破壊防
止の効果が得られる。
本発明の半導体集積回路によれば、従来技術の抱える
課題、つまりは内部回路７のMOSFETのゲート絶縁膜破壊
防止のための静電破壊防止回路（31,32,35,36）を設け
たために、電極パッドに印加された高電圧がVDD電源線
またはGND電源線のうちいずれか一方のみに伝わって、
内部回路７のＰチャネル型MOSFETおよびＮチャネル型MO
SFETの両方がオンし、ここに過大な貫通電流が流れて内
部回路内の配線層を溶断させてしまうという問題を解決
することができる。
課題、つまりは内部回路７のMOSFETのゲート絶縁膜破壊
防止のための静電破壊防止回路（31,32,35,36）を設け
たために、電極パッドに印加された高電圧がVDD電源線
またはGND電源線のうちいずれか一方のみに伝わって、
内部回路７のＰチャネル型MOSFETおよびＮチャネル型MO
SFETの両方がオンし、ここに過大な貫通電流が流れて内
部回路内の配線層を溶断させてしまうという問題を解決
することができる。
すなわち、電極パッドに正の高電圧が印加されてこの
高電圧がVDD電源線に伝わり、内部回路７に貫通電流が
流れ始めると、第１の静電ストレス吸収用抵抗11におけ
る電圧効果により、Ｐチャネル型MOSFETのソースの電位
が降下し、このＰチャネル型MOSFETをオフさせる。同様
に、電極パッドに負の高電圧が印加されてこの負の高電
圧がGND電源線に伝わり、内部回路７に貫通電流が流れ
始めると、第２の静電ストレス吸収用抵抗12における電
圧降下により、Ｎチャネル型MOSFETのソースの電位が上
昇し、このＮチャネル型MOSFETをオフさせる。
高電圧がVDD電源線に伝わり、内部回路７に貫通電流が
流れ始めると、第１の静電ストレス吸収用抵抗11におけ
る電圧効果により、Ｐチャネル型MOSFETのソースの電位
が降下し、このＰチャネル型MOSFETをオフさせる。同様
に、電極パッドに負の高電圧が印加されてこの負の高電
圧がGND電源線に伝わり、内部回路７に貫通電流が流れ
始めると、第２の静電ストレス吸収用抵抗12における電
圧降下により、Ｎチャネル型MOSFETのソースの電位が上
昇し、このＮチャネル型MOSFETをオフさせる。
このように、本発明によれば、電極パッドに正および
負のいずれの高電圧が印加された場合においても、内部
回路７には一定値以上の貫通電流が流れることはなく、
したがって、内部回路７内の配線層が溶断することを防
止することができるという効果がある。
負のいずれの高電圧が印加された場合においても、内部
回路７には一定値以上の貫通電流が流れることはなく、
したがって、内部回路７内の配線層が溶断することを防
止することができるという効果がある。
第１図は、本発明の半導体集積回路の説明図，第２図
は、本発明の半導体集積回路の一実施例に則した応用
例，第３図は、従来技術による半導体集積回路の説明図
である。 図中、 11,12……抵抗， 21……VDD電源線,22……GND電源線， ３……静電破壊防止回路,31,32……抵抗性MOSFET（抵抗
性MISFET）,35……第１のダイオード,36……第２のダイ
オード， ５……電極パッド， ７……CMOS回路（相補型MIS型FET回路）， 71……ｐチャネルMOS型トランジスタ,72……ｎチャネル
型MOSトランジスタ， ８……CMOS回路（相補型MIS型FET回路） である。
は、本発明の半導体集積回路の一実施例に則した応用
例，第３図は、従来技術による半導体集積回路の説明図
である。 図中、 11,12……抵抗， 21……VDD電源線,22……GND電源線， ３……静電破壊防止回路,31,32……抵抗性MOSFET（抵抗
性MISFET）,35……第１のダイオード,36……第２のダイ
オード， ５……電極パッド， ７……CMOS回路（相補型MIS型FET回路）， 71……ｐチャネルMOS型トランジスタ,72……ｎチャネル
型MOSトランジスタ， ８……CMOS回路（相補型MIS型FET回路） である。
フロントページの続き (72)発明者 後藤 邦彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭54−147768（ＪＰ，Ａ) 特開 昭53−79364（ＪＰ，Ａ) 特開 平１−125014（ＪＰ，Ａ) 実開 昭62−17154（ＪＰ，Ｕ) 特公 昭62−2707（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】高電位側電源線（21）と低電位側電源線
（22）との間に接続され、直列接続されたＰチャネル型
MOSFET（71）とＮチャネル型MOSFET（72）を含む内部回
路（７）と、 電極パッド（５）と該Ｐチャネル型MOSFET（71）のゲー
ト及びＮチャネル型MOSFET（72）のゲートとの間に直列
挿入され、保護抵抗として作用する第１の抵抗性MOSFET
（31）及び第２の抵抗性MOSFET（32）と、 該第１の抵抗性MOSFET（31）のゲートから該高電位側電
源線（21）に向かい順方向に接続された第１のダイオー
ド（35）と、 該低電位側電源線（22）から該第２の抵抗性MOSFET（3
2）のゲートに向かい順方向に接続された第２のダイオ
ード（36）とを有し、 該高電位側電源線（21）と該Ｐチャネル型MOSFET（71）
のソースとの間に第１の静電ストレス吸収用抵抗（11）
を設けるとともに、 該低電位側電源線（22）と該Ｎチャネル型MOSFET（72）
のソースとの間に第２の静電ストレス吸収用抵抗（12）
を設けたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047951A JP2839624B2 (ja) | 1990-02-28 | 1990-02-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047951A JP2839624B2 (ja) | 1990-02-28 | 1990-02-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03250918A JPH03250918A (ja) | 1991-11-08 |
| JP2839624B2 true JP2839624B2 (ja) | 1998-12-16 |
Family
ID=12789668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2047951A Expired - Fee Related JP2839624B2 (ja) | 1990-02-28 | 1990-02-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2839624B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3036438B2 (ja) * | 1996-07-31 | 2000-04-24 | 日本電気株式会社 | アナログスイッチ回路 |
| JP3779904B2 (ja) * | 2001-10-05 | 2006-05-31 | 三菱電機株式会社 | レベルシフト回路 |
| JP4568046B2 (ja) * | 2004-07-13 | 2010-10-27 | 三洋電機株式会社 | 出力回路 |
| JP7006476B2 (ja) * | 2018-04-17 | 2022-01-24 | 株式会社デンソー | 半導体集積回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54147768A (en) * | 1978-05-11 | 1979-11-19 | Seiko Instr & Electronics Ltd | Protection circuit for ic |
| JPH0693579B2 (ja) * | 1985-06-28 | 1994-11-16 | ソニー株式会社 | チャンネルポテンシャル制御回路 |
-
1990
- 1990-02-28 JP JP2047951A patent/JP2839624B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03250918A (ja) | 1991-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2777047B2 (ja) | 半導体集積回路 | |
| US5430595A (en) | Electrostatic discharge protection circuit | |
| JP3174636B2 (ja) | Ｃｍｏｓ集積回路用静電放電保護 | |
| KR100801863B1 (ko) | 정전 방전 보호 회로 | |
| US7061052B2 (en) | Input protection circuit connected to protection circuit power source potential line | |
| JP3908669B2 (ja) | 静電気放電保護回路装置 | |
| US8675323B2 (en) | Method of manufacturing a package | |
| US6867957B1 (en) | Stacked-NMOS-triggered SCR device for ESD-protection | |
| US6239958B1 (en) | Electrostatic damage protection circuit and dynamic random access memory | |
| US5345356A (en) | ESD protection of output buffers | |
| US5740000A (en) | ESD protection system for an integrated circuit with multiple power supply networks | |
| US5579200A (en) | Electrostatic discharge protection for metal-oxide-silicon feedback elements between pins | |
| JP2003068870A (ja) | Ｅｓｄ保護回路 | |
| US6580592B2 (en) | Semiconductor device | |
| JPH07106455A (ja) | 半導体集積回路装置の静電破壊保護回路 | |
| JP2839624B2 (ja) | 半導体集積回路 | |
| US5598313A (en) | Electrostatic discharge suppression circuit for integrated circuit chips | |
| KR101027345B1 (ko) | 핀 커패시턴스를 조절할 수 있는 정전기 방전 장치 | |
| US20020089018A1 (en) | Semiconductor device | |
| JP2940506B2 (ja) | 半導体装置 | |
| KR100631957B1 (ko) | 정전기 방전 보호 회로 | |
| JP3114338B2 (ja) | 半導体保護装置 | |
| JP3274561B2 (ja) | 半導体集積回路 | |
| JPS63115363A (ja) | 入力保護回路 | |
| JPH0964199A (ja) | 入力保護回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071016 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081016 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |