KR101027345B1 - 핀 커패시턴스를 조절할 수 있는 정전기 방전 장치 - Google Patents

Abstract

본 발명은 메탈 옵션을 이용하여 핀 커패시턴스를 용이하게 확보할 수 있는 정전기 방전 장치에 관한 것으로서, 본 발명에 따른 정전기 방전 장치는 전원 전압 라인과 접지 전압 라인 사이에 형성되고 패드로부터 입력되는 정전기를 방전하고, 게이트단이 메탈 옵션을 통해 상기 패드에 연결된 모스 커패시터를 포함하는 정전기 방전부; 및 상기 정전기 방전부와 상기 접지 전압 라인 사이에 형성되고 상기 정전기 방전부에 축적된 정전기로부터 내부회로를 보호하는 CDM부;를 포함하는 것을 특징으로 한다.

Description

핀 커패시턴스를 조절할 수 있는 정전기 방전 장치{Electorstatic Discharge Device Capable of Controlling Pin Capacitance}

본 발명은 반도체 장치를 정전기로부터 보호하는 정전기 방전 장치에 관한 것으로서, 특히 메탈 옵션을 이용하여 핀 커패시턴스를 용이하게 확보할 수 있는 정전기 방전 장치에 관한 것이다.

일반적으로, 반도체 장치는 입출력 패드와 내부회로 사이에 정전기 유입시 내부회로를 보호하기 위한 정전기 방전 보호 회로를 구비한다.

이는 집적회로의 외부 핀이 대전된 인체나 기계에 접촉되면서, 정전기가 내부회로로 방전되는 현상을 방지하기 위한 것이다.

정전기 방전은 반도체 장치의 신뢰성을 좌우하는 중요한 요소중에 하나이다. 이러한 정전기 현상은 정전기의 발생 원인에 따라 인체 모델(Human Body Model : HBM), 머신 모델(Machine Model : MM), 디바이스 대전 모델(Charge Device Model : CDM)로 분류된다. 인체 모델은 인체에 의한 정전기 현상이고, 머신 모델은 측정 장비와의 접촉에 의한 정전기 현상이며, 디바이스 대전 모델은 소자 내에 축적된 정전기가 외부와 접지에 의해 순간적으로 방전되는 현상이다.

정전기가 발생하여 반도체 장치로 유입되면, 반도체 장치의 가장 취약한 부분으로 집중되어 흐른다. 이로 인하여, 반도체장치 내부의 접합(Junction)이나 콘택(Contact) 또는 게이트 산화막 등이 용융(Melting)되어 불량(Failure)이 발생된다. 따라서, 반도체 장치는 정전기 전류로부터 내부회로를 보호하기 위하여 입출력 영역에 마다 필수적으로 정전기 보호 장치가 구비된다.

또한, 최근들어서는 반도체 칩의 고속동작이 요구됨에 따라 핀 커패시턴스 및 델타 C 스펙(spec)이 감소하고 있는 추세이며, 이로 인해 핀 커패시턴스의 특성의 최적화가 점점 더 어려워지고 있다. 하지만, 이와 반대로 테크 쉬링크(techk shrink)가 가속화됨에도 불구하고, SDR(Synchronous Dynamic Ram)이나 DDR(Double Date Rate)과 같이 높은 커패시턴스 스펙을 만족해야 하는 제품군에서는 면적 감소가 힘들다.

이와 같은 문제점을 해결하기 위해 패드(pad)의 바깥쪽에 추가 공간을 형성해 면적대비 커패시턴스가 큰 게이트 옥사이드 커패시터를 이용하거나, 핀 커패시턴의 큰 부분 패키지 커패시턴스를 추가로 형성하기 위해 패키지 라우팅을 수정하는 등의 방법을 수행하고 있다.

특히, 정전기 방전 소자에 사용되는 다이오드, 모스 트랜지스터, 실리콘 제어 정류기(Sillicon Controlled Resistor, SCR) 등과 같은 소자는 모두 접합 커패시턴스(junction capacitance)에 의존하기 때문에 커패시턴스가 상당이 작은 수준이며 이를 개선할 방안이 필요하다.

도 1은 종래 기술에 따른 정전기 방전 회로의 일 예이다.

도시된 것과 같이 종래의 정전기 방전 회로는 외부에서 인가된 정전기를 전원라인으로 방전하는 정전기 방전부(10), 상기 정전기 방전부에 충전된 전하들로 인해 내부 회로의 게이트 산화막 파괴현상을 방지하기 위한 CDM부(20), 정전기 유입시 과도한 전압이 게이트에 인가되어 산화막이 파괴되는 것을 방지하기 위한 커패시터부(30) 및 내부 회로와 연결된 입력버퍼(40)를 포함한다.

상기 정전기 방전부(10)는 패드로부터 정전기가 유입될 때 정전기를 전원 ㄹ라인 Vcc 또는 Vss 라인으로 방전하기 위한 PMOS 방전 다이오드(11)와 NMOS 방전 다이오드(12)를 포함하고, 핀 커패시턴스를 조절하기 위한 PMOS 핀 캡 다이오드(12)와 NMOS 핀 캡 다이오드(14)를 포함한다. 상기 PMOS 핀 캡 다이오드(13)와 NMOS 핀 캡 다이오드(14)는 메탈 옵션(15)으로 연결되어 있다. 따라서 핀 커패시턴스 확보가 필요한 경우 메탈 옵션(15)을 온 시킴으로써 핀 커패시턴스를 확보하고 그렇지 않은 경우에는 플로팅 상태로 두어 아무런 동작을 수행하지 않도록 한다.

상기 CDM부(20)는 저항 소자 R과 상기 저항 소자 R과 접지 전압 사이에 배치된 NMOS 다이오드(21)를 포함한다. 상기 다이오드 (21)는 정전기 방전부(10)에 충전된 전하들의 방전으로 인해 급격한 전류가 흐르게 되면 턴 온되어 입력 버퍼(40)의 게이트 산화막이 파괴되는 것을 방지한다.

상기 커패시터부(30)는 전원 전압 Vcc 라인에 연결된 PMOS 커패시터(31)와 접지 전압 Vss 라인에 연결된 NMOS 커패시터(32)를 포함한다. 상기 모스 커패시터들(31, 32)은 CDM 저항 R의 뒷부분에 연결되며 정전기 유입시 과도한 전류가 흐르는 것을 방지한다. 상기 커패시터(31, 32)들은 게이트 산화막이 파괴되는 것을 방 지하는 역할도 하지만 주로, 핀 커패시턴스 확보를 위해서 사용된다. 즉, 앞에서 살펴본 정전기 방전부의 다이오드들로 스펙에 규정된 핀 커패시턴스를 확보하지 못하는 경우에 이를 확보하기 위해서 사용되는 것이다.

그러나 이러한 방법의 경우 핀 커패시턴스를 확보하기 위해서는 모든 핀에 커패시터를 설치해야 하기 때문에 칩 사이즈가 커지는 문제점이 있다. 즉, 필요한 커패시턴스를 확보할 수는 있지만 칩 사이즈가 커지는 것이다.

본 발명은 핀 커패시턴스 확보를 용이하게 하면서도 칩 사이즈를 줄일 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.

또한, 본 발명은 모스 커패시터를 멀티 핑거 구조로 형성하고 옵션 처리하여 핀 커패시턴스 확보를 용이하게 하는 것을 목적으로 한다.

본 발명에 따른 정전기 방전 장치는 전원 전압 라인과 접지 전압 라인 사이에 형성되고 패드로부터 입력되는 정전기를 방전하고, 게이트단이 메탈 옵션을 통해 상기 패드에 연결된 모스 커패시터를 포함하는 정전기 방전부; 및 상기 정전기 방전부와 상기 접지 전압 라인 사이에 형성되고 상기 정전기 방전부에 축적된 정전기로부터 내부회로를 보호하는 CDM부;를 포함하는 것을 특징으로 한다.

상기 모스 커패시터는 소스와 드레인이 상기 전원 전압 라인에 연결된 제 1 커패시터와 소스와 드레인이 상기 접지 전압 라인에 연결될 수 있다.

상기 제 1 커패시터는 PMOS 커패시터이고, 상기 제 2 커패시터는 NMOS 커패시터인 것이 바람직하다.

상기 제 1 커패시터 및 제 2 커패시터는 핑거 구조로 형성되는 것이 바람직하다.

상기 CDM부는 상기 패드에 연결된 저항 소자와 상기 저항 소자와 접지 전압 라인에 연결된 NMOS 트랜지스터를 포함할 수 있다.

상기 게이트가 메탈 옵션을 통해 상기 패드에 갈음하여 상기 NMOS 트랜지스터의 드레인에 연결될 수 있다.

본 발명에 따른 정전기 방전 장치는 칩 사이즈의 증가 없이 핀 커패시턴스 확보를 용이하게 할 수 있다.

또한, 본 발명에 의하면, 메탈 옵션의 연결 노드를 CDM 저항 소자의 후단에 형성함으로써, 정전기에 의해 게이트 산화막이 파괴되는 것을 방지할 수 있다.

본 발명은 멀티 핑거 구조를 갖는 모스 커패시턴스를 메탈 옵션으로 연결하여 핀 커패시턴스 확보를 용이하게 하는 정전기 방전 장치에 관한 것이다.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 살펴본다.

도 2는 본 발명에 따른 정전기 방전 장치의 블록도이다.

도시된 것과 같이 본 발명에 따른 정전기 방전 장치(100)는 외부에서 정전기가 패드롤 통해 반도체 장치로 인가될 때 과도한 전류가 흘러 반도체 소자가 파괴되는 것을 방지하기 위한 것으로서, 정전기 방전부(110), CDM부(12), 및 입력 버퍼(30)를 포함한다.

상기 정전기 방전부(110)는 전원 전압 Vcc 라인과 접지 전압 Vss 라인에 연결되어 있고 패드로부터 정전기가 입력되는 경우 이를 상기 전압 라인들로 방전시킨다. 그리고 핀 커패시턴스 확보를 위하여 MOS 커패시터가 형성되어 있다.

상기 CDM부(120)는 정전기 방전부에 충전된 전하가 방전됨으로 인해 모스 트랜지스터의 게이트 산화막이 파괴되는 것을 방지한다. 상기 CDM부는 정전기 방전부(10)와 접지 전압 라인 Vss 사이에 형성되는 것이 바람직하다.

상기 입력 버퍼(30)는 내부 회로와 정전기 방전 장치를 연결하는 부분으로 풀업 트랜지스터 및 풀 다운 트랜지스터로 형성되고, 상기 풀업 트랜지스터에는 전원 전압 Vcc 라인이 연결되고 풀 다운 트랜지스터에는 접지 전압 Vss 라인이 연결된다.

도 3은 본 발명의 일 실시예로써, 도 2의 상세 회로도를 도시한 것이다.

도 3을 참조하면, 상기 정전기 방전부(110)는 패드로부터 정전기가 유입되는 경우 전원 전압 Vcc 라인과 접지 전압 Vss 라인으로 정전기를 방전시키는 PMOS 트랜지스터(111)와 NMOS 트랜지스터(112)를 포함한다.

상기 PMOS 트랜지스터(111)와 NMOS 트랜지스터(112)는 게이트 단자와 소스 단자가 쇼트되어 있어 다이오드와 유사하게 동작한다. 따라서 상기 PMOS 트랜지스터(111)는 PMOS 방전 다이오드, 상기 NMOS 트랜지스터(112)는 NMOS 방전 다이오드로 부르기로 한다.

또한, 상기 정전기 방전부(110)는 핀 커패시턴스를 확보하기 위해 소스 단자와 드레인 단자가 연결된 PMOS 커패시터(113)와 NMOS 커패시터(114)를 포함한다. 상기 PMOS 커패시터(113)와 NMOS 커패시터(114)는 스위칭 소자(115)로 연결되어 있다. 상기 스위칭 소자(115)는 메탈 옵션이 사용되는 것이 바람직하다.

따라서 핀 커패시턴스 확보가 필요한 경우에는 상기 메탈 옵션(115)을 온 시 켜 상기 PMOS 커패시터(113)와 NMOS 커패시터(114)가 패드에 연결된다. 즉, 메탈 옵션(115)이 온 되는 경우 상기 방전 다이오드(111, 112)과 커패시터들(113, 114)는 동일한 노드를 형성한다.

이때 상기 방전 다이오드들(111, 112)과 커패시터(113, 114)들은 핑거 구조로 형성하는 것이 바람직하다. 즉, 레이아웃시에 상기 방전 다이오드들의 드레인단은 동일 노드를 형성하도록 하여 패드에 연결되도록 한다.

도 4는 상기 트랜지스터들 중 NMOS 방전 다이오드(112)와 NMOS 커패시터(114)의 레이아웃을 나타낸 도면이다. PMOS 레이아웃은 동일한 구조를 가지고 극성만 반대이므로 도시를 생략하였다.

도 4를 참조하면, 상부에 패드(140)가 형성되고, 그 하부에 소자 분리막(150)이 형성되어 있고, 소자 분리막 안 쪽으로 상기 NMOS 방전 다이오드(112)와 NMOS 커패시터(114)가 핑거 구조로 형성되어 있다. 상기 NMOS 방전 다이오드(112)는 게이트(151)를 중심으로 소스(152)와 드레인(153)이 형성되어 있다. 상기 드레인(153)은 패드(140)와 메탈 라인(M1)으로 연결되어 있다. 상기 NMOS 방전 다이오드은 핑거 구조로서 동일한 패턴이 반복되므로 나머지 부분의 넘버링은 생략하였다. 상기 소스(152)는 비트 라인(bit line) 콘택을 통해 비트 라인과 연결되고 상기 드레인(153)은 비트 라인 콘택과 메탈 콘택을 통해 패드와 연결된다.

상기 NMOS 커패시터(114)는 게이트(161)가 상호 연결되어 있고, 상기 연결된 게이트(161)는 메탈 옵션(M2)를 통해 패드(140)와 연결된다. 그리고 게이트의 양쪽에는 소스(162)와 드레인(163)이 형성되어 있다. 상기 소스와 드레인은 하부의 메 탈 라인을 통해 쇼트 되어 있고 커패시터와 동일하게 동작한다. 그리고 상기 게이트(161)는 메탈 옵션을 통해 패드(140) 대신에 CDM부 후단의 GGNMOS의 드레인에 연결될 수도 있다. 도 6은 이러한 경우의 회로도를 나타낸 것이다.

본 실시예에서는 상기 NMOS 방전 다이오드(112)와 NMOS 커패시터가 연결되어 하나의 정전기 방전부(110)를 형성하는 경우를 예시하였는데, 상기 레이아웃 도면에서 NMOS 다이오드(112)와 NMOS 커패시터(114) 사이에 형성된 게이트를 하나 제거하여 상기 두 소자를 분리할 수도 있다. 하기의 도 5가 이러한 경우를 나타낸 것이다.

도 5는 레이아웃시에 정전기 보호부(210)와 커패시터부(220)를 분리한 것으로서, 도 3에서 살펴본 실시예와 유사하게 동작하나 정전기 보호부와 커패시터부가 분리되어 있다는 점에서 차이가 난다. 즉, 도 3의 경우는 트랜지스터를 멀티 핑거 구조 방식으로 레이아웃 한 후 여러 핑거 중 커패시터에 해당하는 게이트를 연결하고 옵션 처리한 것이고, 본 실시예는 정전기 보호부(210)와 커패시터부(220)의 트랜지스터를 각각 분리하여 레이아웃 한 것이다.

도 5를 참조하면, 상기 정전기 방전 장치(200)는 정전기 보호부(210), 커패시터부(220), CDM부(230), 및 입력 버퍼부(240)를 포함한다.

상기 커패시터부(220)는 도 3에서 살펴본 실시예와 마찬가지로 핑거 구조의 PMOS 커패시터(221)와 NMOS 커패시터(222)를 포함하고, 상기 커패시터들(221, 222)는 메탈 옵션(223)을 통해 연결되어 연결될 수 있다. 메탈 옵션 연결시 정전기 방전부(210)와 노드를 형성할 수도 있지만, 핑거 커패시터의 게이트 산화막이 파괴될 위험성이 높은 경우에는 도시된 것과 같이 CDM 저항 소자와 입력 버퍼 사이에 노드를 형성할 수도 있다.

또한, 정전기 보호부(210)가 도 3에서 살펴본 실시예와 유사하나 메탈 옵션(115)의 연결되는 부위가 상이함을 확인할 수 있다.

도 3의 실시예에서는 메탈 옵션이 스위칭 온 되는 경우 CDM 저항 소자 전단에서 패드와 및 모스 다이오드들(111, 112)와 연결된 노드가 형성됨에 반해, 본 실시예에서는 CDM 저항 소자 R의 후단에 연결 노드가 형성된다. 노드를 CDM 저항 소자 뒤단에 형성하면 정전기가 인가되는 경우 전류가 CDM 저항 소자 R를 흐르게 되면, 볼티지 드랍(voltage drop)이 발생하게 되므로 그만큼 게이트 산화막에 인가되는 전압이 낮아지게 되고, 따라서 게이트 산화막이 파괴되는 현상도 막을 수 있다.

물론, 이러한 경우에도 커패시터부(220)의 위치는 동일하고 핑거 구조로 되어 있기 때문에 면적의 도 3의 경우와 마찬가지로 핀 커패시턴스를 확보할 수 있다.

이상에서 살펴본 것과 같이, 본 발명에 의하면 종래 핀 커패시턴스 확보를 위해 외부에 형성되어 있던 커패시터 정전기 보호부와 함께 형성함으로써 칩 사이즈를 축소할 수 있을 뿐만 아니라 핑거 구조를 이용한 메탈 옵션을 통해 핀 커패시턴스를 용이하게 확보할 수 있다.

또한, 필요한 경우 메탈 옵션의 연결 노드를 CDM 저항 소자 뒷단에 둠으로써 게이트 산화막이 파괴되는 것을 방지할 수도 있다.

도 1은 종래 기술에 따른 정전기 방전 장치를 나타낸 구성도

도 2는 본 발명에 따른 정전기 방전 장치의 블록도

도 3은 본 발명의 일 실시예에 따른 정전기 방전 장치의 회로도

도 4는 도 3의 NMOS 트랜지스터의 레이아웃도

도 5는 본 발명의 다른 실시예에 따른 정전기 방전 장치의 회로도

Claims (6)

1. 전원 전압 라인과 접지 전압 라인 사이에 형성되고 패드로부터 입력되는 정전기를 방전하고, 게이트단이 메탈 옵션을 통해 상기 패드에 연결된 모스 커패시터를 포함하는 정전기 방전부; 및

   상기 정전기 방전부와 상기 접지 전압 라인 사이에 형성되고 상기 정전기 방전부에 축적된 정전기로부터 내부회로를 보호하는 CDM부;를 포함하는 것을 특징으로 하는 정전기 방전 장치.
2. 제 1항에 있어서,

   상기 모스 커패시터는 소스와 드레인이 상기 전원 전압 라인에 연결된 제 1 커패시터와 소스와 드레인이 상기 접지 전압 라인에 연결된 제 2 커패시터를 포함하는 정전기 방전 장치.
3. 제 2항에 있어서,

   상기 제 1 커패시터는 PMOS 커패시터이고, 상기 제 2 커패시터는 NMOS 커패시터인 정전기 방전 장치.
4. 제 2항에 있어서,

   상기 제 1 커패시터 및 제 2 커패시터는 핑거 구조로 형성된 반도체 장치.
5. 제 1항에 있어서,

   상기 CDM부는 상기 패드에 연결된 저항 소자와 상기 저항 소자와 접지 전압 라인에 연결된 NMOS 트랜지스터를 포함하는 정전기 방전 장치.
6. 제 5항에 있어서,

   상기 게이트가 메탈 옵션을 통해 상기 패드에 갈음하여 상기 NMOS 트랜지스터의 드레인에 연결되는 정전기 방전 장치.

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