KR20060099464A - 반도체 장치용 정전기 보호장치 - Google Patents

반도체 장치용 정전기 보호장치 Download PDF

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Abstract

본 발명에 따른 반도체 장치용 정전기 보호장치는 상기 입출력 단자로 유입된 정전기를 외부전압 라인으로 유도하며, 상기 정전기로 인하여 초래되는 제 1 전압을 출력하는 전달수단; 상기 제 1 전압과 접지전압 사이에 연결되어 있는 드라이버; 상기 드라이버에 의하여 출력신호에 의하여 구동되며, 상기 외부전압 라인과 상기 접지 라인 사이에 연결된 방전 수단을 구비하며, 상기 드라이버는 상기 외부전압 라인으로 유입되는 상기 정전기에 의하여 턴온되는 것을 특징으로 한다.

Description

반도체 장치용 정전기 보호장치{Electrostatic protection device for semiconductor device}
도 1은 종래의 반도체 장치용 정전기 보호 장치의 일예를 설명하는 회로도.
도 2는 종래의 반도체 장치용 정전기 보호 장치의 다른 일예를 설명하는 회로도.
도 3은 본 발명에 따른 반도체 장치용 정전기 보호 장치의 제 1 실시예를 나타내는 회로도.
도 4는 본 발명에 따른 반도체 장치용 정전기 보호 장치의 제 2 실시예를 나타내는 회로도.
도 5는 본 발명에 따른 반도체 장치용 정전기 보호 장치의 제 3 실시예를 나타내는 회로도.
도 6은 본 발명에 따른 반도체 장치용 정전기 보호 장치의 제 4 실시예를 타나내는 회로도.
본 발명은 반도체 장치용 정전기 보호장치에 관한 것으로, 보다 상세하게는, 반도체 집적회로를 정전기 방전(electrostatic discharge: ESD)에 의한 손상으로부터 보호하는 반도체 장치용 정전기 보호장치에 관한 것이다.
일반적으로, 정전기 방전(electrostatic discharge: ESD)은 반도체 칩의 신뢰성을 좌우하는 중요한 요소 중에 하나이며, 반도체 칩은 상기 정전기 방전에 의하여 손상될 수 있다.
즉, 반도체 칩이 축전된 인체나 기계에 접촉되면, 인체나 기계에 축전된 정전기가 반도체 칩의 외부의 핀과 내부의 입출력 단자를 거쳐 내부 회로로 방전될 수 있으며, 반도체 칩의 내부 회로는 큰 에너지를 가진 과도 정전기 전류에 의하여 크게 손상될 수 있다.
따라서, 대부분의 반도체 칩에는 데이터 입출력 영역에 정전기로부터 반도체 칩을 보호하기 위해 정전기 보호 장치가 필수적으로 구비된다.
한편, 반도체 장치의 제조 기술이 발전함에 따라 입출력 버퍼를 구성하는 트랜지스터의 게이트 절연막 두께가 더욱 감소되는 추세이며, 반도체 장치의 내부 회로는 정전기에 의하여 더욱 쉽게 손상될 수 있다. 즉, 트랜지스터의 게이트 절연막 두께가 감소되면, 게이트 절연막이 파괴되는 전압이 낮아지고, 종래의 방법에 따라 정전기 보호장치가 구성되는 경우, 내부회로에 포함된 트랜지스터는 정전기에 의하여 발생되는 낮은 전압으로 게이트 절연막이 파괴되는 문제점을 갖는다.
상술한 문제점을 해결하기 위하여 도 1과 같은 종래의 반도체 장치용 정전기 보호 장치가 이용된 바 있다.
도 1의 회로는 전달부(11), 제어부(12), 드라이버(13), 및 방전부(14)를 구 비한다. 전달부(11)는 입출력 단자(15)를 통해 유입된 정전기를 내부회로(16)가 아닌 외부전압(Vcc) 라인(17)으로 유도한다. 이렇게 외부전압(Vcc) 라인(17)으로 유도된 정전기는 제어부(12), 드라이버(13), 및 방전부(14)에 전달된다.
제어부(12)는 외부전압(Vcc) 라인(17)과 접지전압(Vss) 라인(18) 사이에 직렬로 연결된 저항소자(R1)와 캐패시터(C1)를 포함한다. 드라이버(13)는 외부전압(Vcc) 라인(17)과 접지전압(Vss) 라인(18) 사이에 직렬로 연결된 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 이루어진 CMOS형 버퍼를 포함한다. 방전부(14)는 외부전압(Vcc) 라인(17)과 접지전압(Vss) 라인(18) 사이에 연결된 NMOS 트랜지스터(N2)를 구비한다.
도 1에서, 정전기는 전달부(11)에 의해 외부전압(Vcc) 라인(17)을 통해서 제어부(12)로 전달된다. 제어부(12)에 정전기가 유입되면, 저항 R1과 캐패시터 C1 사이의 노드에 전압 강하가 발생되고, 강하된 전압에 의하여 드라이버(13)의 PMOS 트랜지스터(P1)가 턴온된다. 그 결과, 방전부(14)의 NMOS 트랜지스터(N2)가 턴온되고, 외부전압(Vcc) 라인(17)과 접지전압(Vss) 라인(18)이 NMOS 트랜지스터(N2)를 통하여 상호 연결되며, 외부전압(Vcc) 라인(17)으로 유도된 정전기는 접지전압(Vss) 라인(18)에서 방전된다.
즉, 입출력 단자(15)로 유입된 정전기는 전달부(11)를 통하여 외부전압(Vcc) 라인(17)으로 전달되고, NMOS 트랜지스터(N2)를 통하여 접지전압(Vss) 라인(18)에서 방전된다. 그러므로, 정전기 보호장치는 입출력 단자(15)로 유입된 정전기로부터 반도체 장치의 내부회로(16)를 보호한다.
상술한 도 1의 회로는 캐패시터(C1)의 동작 특성에 의하여, 정전기의 라이징 구간에 전압 강하가 빠르게 일어나므로 정전기에 대한 빠른 동작 응답 속도를 갖는다. 그러나, 정전기의 라이징 구간에서만 제어부(12)에서 전압 강하가 발생하므로, 드라이버(13)가 상기 라이징 구간에서만 동작하여 정전기를 방전한다. 그 결과 정전기의 피크 이후 구간(피크 구간 및 폴링 구간)에는 반도체 장치의 내부회로가 정전기로부터 효과적으로 보호되지 못한다.
도 2는 본 출원인에 의하여 2004년 12월 28일자로 특허 제2004-114210호로 대한민국에 출원중인 반도체 장치용 정전기 보호장치에 대한 것이다.
도 2의 반도체 장치용 정전기 보호장치는 전달수단(21), 검출수단(22), 드라이버(23), 및 방전수단(24)을 구비한다.
전달수단(21)은 외부전압(Vcc) 라인(27)과 접지전압(Vss) 라인(28)에 직렬로 연결된 다이오드를 포함한다. 전달수단(21)은 입출력 단자(25)를 통해 유입된 정전기를 외부전압(Vcc) 라인(27)으로 유도한다.
검출수단(22)은 외부전압(Vcc) 라인(27)과 내부회로(26) 입력 단자 사이에 직렬로 연결된 저항소자(R4)와 다이오드(D3)를 구비한다. 검출수단(22)은 외부전압(Vcc) 라인(27)으로 유도된 정전기를 검출하고, 검출전압을 드라이버(23)에 인가한다. 검출전압은 저항소자(R4)와 다이오드(D3)의 공통연결 단자에 인가되는 전압이며 드라이버(23)에 전달된다.
드라이버(23)는 검출수단(22)의 출력 단자와 접지전압(Vss) 라인(28) 사이 에 직렬로 연결된 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N3)를 포함한다. 즉, 드라이버(23)는 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N3)로 형성된 CMOS형 버퍼수단으로 구성된다. 검출수단(22)으로부터 인가된 검출전압은 PMOS 트랜지스터(P2)의 소스 단자에 인가되며, 검출전압에 의해 드라이버(23)는 동작한다. 즉, 검출수단(22)으로부터 인가된 검출전압은 CMOS형 버퍼수단의 전원전압이 된다. 이렇게 검출전압에 의해 CMOS형 버퍼수단이 동작할 경우, 외부전압(Vcc) 라인(27)으로 유도된 정전기는 상기 CMOS형 버퍼수단의 입력 단자, 즉 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N3)의 게이트 단자에 인가된다. 그 결과, 드라이버(23)는 방전수단(24)을 동작시킨다.
방전수단(24)은 외부전압(Vcc) 라인(27)과 접지전압(Vss) 라인(28)에 연결된 NMOS 트랜지스터(N4)를 포함한다. NMOS 트랜지스터(N4)의 드레인 단자는 외부전압(Vcc) 라인(27)에 연결되고, 소스 단자는 접지전압(Vss) 라인(28)에 연결된다.
도 2의 반도체 장치용 정전기 보호장치는, 전달수단(21)을 통해 입출력 단자(25)로 유입된 정전기를 외부전압(Vcc) 라인(27)으로 전달하며, 검출수단(22)으로써 외부전압(Vcc) 라인(27)으로 유도된 정전기를 검출한다. 그리고, 검출수단(22)은 정전기 응답하여 검출전압을 드라이버(23)에 제공하며, 드라이버(23)가 정전기에 응답하여 동작하면, 외부전압(Vcc) 라인(27)으로 전달된 정전기는 방전수단(24)을 거쳐 접지전압(Vss) 라인(28)에서 방전된다.
도 2의 정전기 보호 장치는 도 1에 비하여 정전기의 피크 이후 구간(피크 구간 및 폴링 구간)에 대한 동작 특성이 개선될 수 있다. 그러나, 반도체 칩이 정상적으로 동작하는 경우에는 전달수단(21)의 다이오드와 검출수단(22)의 다이오드 (D3)가 입출력 패드(25)의 관점에서 병렬 커패시터로 작용된다. 그러므로, 도 2의 회로는 고속 동작과 같이 작은 커패시턴스가 요구되는 반도체 제품에서는 적용이 곤란한 문제점이 있다.
본 발명은 정전기가 발생하고 있는 전 구간 동안 방전 회로를 동작시키고, 입출력 패드 관점에서 커패시턴스를 감소시켜 고속 반도체 칩에 유리하게 적용할 수 있는 반도체 장치용 정전기 보호장치를 제공함에 있다.
본 발명에 따른 반도체 장치용 정전기 보호 장치는, 입출력 단자로 유입되는 정전기로부터 반도체 장치의 내부회로를 보호하기 위하여, 상기 입출력 단자로 유입된 정전기를 외부전압 라인으로 전달하며, 상기 정전기의 전달 과정에 포함된 제 1 노드에 인가된 전압을 검출 전압으로 출력하는 전달수단; 상기 검출 전압이 출력되는 상기 제 1 노드와 접지전압 라인 사이에 연결되고, 상기 외부전압 라인으로 전달되는 상기 정전기에 의하여 동작되어서 상기 검출 전압의 출력을 구동하는 제 1 드라이버; 및 상기 제 1 드라이버의 출력에 의하여 구동되어서, 상기 외부전압 라인으로 전달된 상기 정전기를 상기 접지전압 라인으로 방전하는 방전 수단을 구비함을 특징으로 한다.
그리고, 상기 전달 수단은 상기 외부전압 라인과 상기 접지전압 라인사이에 직렬 연결되는 복수개의 다이오드로 구성되며, 상기 각 다이오드의 애노드는 상기 접지 라인 방향을 향하고 있고, 캐소드는 상기 외부전압 라인 방향을 향하도록 구 성될 수 있다.
그리고, 상기 전달 수단은 상기 입출력 단자와 연결되는 제 2 노드를 포함하며, 상기 제 2 노드와 상기 외부전압 라인 사이에 형성되는 상기 제 1 노드와 상기 외부전압 라인 사이에 연결되는 다이오드의 수로써 상기 검출 전압이 조절될 수 있다.
그리고, 상기 제 1 드라이버는 상기 제 1 노드와 상기 접지전압 라인 사이에 직렬 연결된 PMOS 트랜지스터와 NMOS 트랜지스터이고, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 공통 게이트에 상기 외부전압 라인이 연결될 수 있다.
그리고, 상기 외부전압 라인과 상기 접지전압 라인 사이에 병렬로 연결되는 제어부와, 제 2 드라이버, 방전부를 더 구비하고, 상기 정전기의 초기 교류 특성에 대응한 전압 강하가 상기 제어부에서 발생되고, 상기 제 2 드라이버는 상기 외부전압 라인으로 전달된 상기 정전기에 의하여 동작되어 상기 제어부에서 강하된 전압을 구동하며, 상기 방전부는 상기 드라이버에 의하여 구동된 전압에 의하여 상기 정전기의 초기 교류 특성 구간에 대응하여 상기 접지전압 라인으로 상기 정전기를 방전할 수 있다.
그리고, 상기 제어부는 직렬 연결된 저항과 커패시터를 구비함이 바람직하다.
그리고, 상기 제 2 드라이버는 상기 외부전압 라인과 상기 접지전압 라인 사이에 직렬 연결된 PMOS 트랜지스터와 NMOS 트랜지스터이고, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 공통 게이트에 상기 외부전압 라인이 연결될 수 있다.
<실시예>
본 발명에 따른 실시예들은 전달수단에서 검출전압을 생성하는 구성을 포함한다.
먼저, 도 3의 실시예를 참조하면, 도 3의 회로는 전달수단(31), 드라이버(32), 및 방전수단(33)을 구비한다.
전달수단(31)은 외부전압(Vcc) 라인(35)과 접지전압(Vss) 라인(36)사이에 직렬로 연결된 다이오드(D1, D2, D3)를 포함한다. 다이오드(D1, D2, D3)의 캐소드(cathode)는 외부전압(Vcc) 라인(35) 쪽을 향하도록 연결되며, 다이오드(D1, D2, D3)의 애노드(anode)는 접지전압(Vss) 라인(36) 쪽을 향하도록 연결된다. 전달수단(31)은 입출력 단자(37)를 통해 유입된 정전기가 내부회로(34)로 전달되지 않도록 정전기를 외부전압(Vcc) 라인(35)으로 유도한다. 다이오드(D2, D3)의 중간 노드(a)는 입출력 단자(37)를 통해 인가되는 정전기 신호의 직류전류성분에 응답하여 검출전압을 생성하며, 이 검출전압은 드라이버(32)의 구동전압으로 사용된다.
인버터 형태의 드라이버(32)는 노드(a)와 접지전압(Vss) 라인(36) 사이에 직렬로 연결된 PMOS 트랜지스터(P11)와 NMOS 트랜지스터(N11)로 구성되며, PMOS 트랜지스터(P11)와 NMOS 트랜지스터(N11)의 공통 게이트는 외부전압 라인(35)와 연결된다.
전술한 전달 수단(31)의 노드(a)에서의 검출전압은 PMOS 트랜지스터(P11)의 소스 단자에 인가되므로 검출전압은 드라이버(32)의 구동전압으로 사용됨을 알 수 있다.
외부전압(Vcc) 라인(35)으로 유도된 정전기는 드라이버(32)의 입력 단자, 즉 PMOS 트랜지스터(P11)와 NMOS 트랜지스터(N11)의 공통 게이트 단자에 인가된다. 그 결과, PMOS 트랜지스터(P11)가 턴온되어 후술되는 방전 수단(33)를 턴온시킨다.
방전수단(33)은 외부전압(Vcc) 라인(35)과 접지전압(Vss) 라인(36)에 연결된 NMOS 트랜지스터(N12)로 구성된다. NMOS 트랜지스터(N12)의 드레인 단자는 외부전압(Vcc) 라인(35)에 연결되고, 소스 단자는 접지전압(Vss) 라인(36)에 연결된다. 드라이버(32)에 의해 방전수단(33)의 NMOS 트랜지스터(N12)는 턴온되며, 그 결과 외부전압(Vcc) 라인(35)으로 유도된 정전기는 방전수단(33)을 거쳐 접지전압(Vss) 라인(36)에 전달된다.
전체적으로 요약하면, 정전기가 입출력 단자(37)로 인가되면, 정전기 전류의 대부분은 다이오드(D2, D3)를 통하여 흐르고, 그 결과 다이오드의 기생 저항과 빌트인 전압에 의하여 다이오드(D3) 양단에 수 볼트의 전압 강하가 발생한다. 이때 다이오드(D3)의 애노드 쪽 노드(a)의 전압은 드라이버(32)의 구동전압으로 사용된다. 그리고, 다이오드(D3)의 캐소드는 외부전압 라인(35)에 연결된다.
그러므로, 외부전압 라인(35)으로 인가된 정전기 전압에 의하여 드라이버(32)의 PMOS 트랜지스터(P11)가 턴온되고, 그 결과, 방전 수단(33)의 NMOS 트랜지스터(N12)가 턴온된다. 방전 수단(33)이 턴온되면, 외부전압 라인(35)으로 유입된 정전기는 방전 수단(33)을 통하여 접지 라인(36)으로 방전된다. 이때, 정전기에 의한 전류는 통상 수 암페어일 수 있으므로 방전 수단(33)으로 사용되는 NMOS 트랜지스터(N12)는 채널 사이즈를 충분히 크게 설계할 필요가 있다.
전술한 도 3의 일예를 반도체 칩에 사용하는 경우, 정전기가 발생한 구간동안 방전 수단(33)이 동작하므로 효율적인 정전기 방전이 가능하다. 그리고, 도 3의 회로는 입출력 패드(37)의 관점에서 커패시터로 작용하는 요소가 최소화됨에 따라 고속 동작에 능동적으로 동작될 수 있다.
도 4는 본 발명에서 제안하는 정전기 방전 보호회로의 다른 일예이다.
도 4에서 알 수 있듯이, 입출력 단자(I/O)와 외부전압 라인(Vcc)사이에 3 개의 다이오드(D2, D3, D4)를 연결하여 구성하였다는 제외하고는 도 3의 회로와 동일하다.
다이오드의 성능이 동일하다고 가정할 때, 도 4의 회로는 도 3의 경우보다 전압 강하가 2 배인 반면, 커패시턴스는 1/2이 되어 더 작은 입출력 커패시턴스를 가짐을 알 수 있다. 이러한 조건을 제외하고는 그 기본 동작은 도 3의 경우와 동일하므로 동일한 내용의 반복적인 동작 설명은 생략하기로 한다.
따라서, 다른 실시예로서, 입출력 단자(I/O)와 외부전압 라인(Vcc)사이에 N (N는 3 이상)개의 다이오드를 연결하여 구성하는 회로는 모두 본 발명의 보호 범위에 속하는 기술중의 하나일 뿐이다.
또한, 도 3의 실시예와 도 4의 실시예에 부가적으로 정전기의 라이징 구간에 대한 보다 원활한 정전기 방전을 위한 구성이 도 5와 도 6의 실시예와 같이 구성될 수 있으며, 도 5와 도 6의 실시예는 도 3과 도 4의 실시예에 각각 제어부(40), 드라이버(42), 및 방전부(44)를 더 구비한 구성을 갖는다. 도 5와 도 6의 구성에서 제어부(40), 드라이버(42), 및 방전부(44)를 제외한 나머지 구성요소는 도 3과 도 4의 구성과 동일하므로 중복된 구성 및 동작에 대한 설명은 생략한다.
도 5와 도 6의 실시예에서, 제어부(40)는 외부전압(Vcc) 라인(35)과 접지전압(Vss) 라인(36) 사이에 직렬로 연결된 저항(R10)과 커패시터(C10)를 구비하며, 드라이버(42)는 외부전압(Vcc) 라인(35)과 접지전압(Vss) 라인(36) 사이에 직렬로 연결된 PMOS 트랜지스터(P12)와 NMOS 트랜지스터(N13)를 구비하고, 방전부(44)는 외부전압(Vcc) 라인(35)과 접지전압(Vss) 라인(36) 사이에 연결된 NMOS 트랜지스터(N14)를 구비한다.
그리고, 제어부(40)를 이루는 저항(R10)과 커패시터(C10) 사이의 노드는 드라이버(42)를 이루는 PMOS 트랜지스터(P12)와 NMOS 트랜지스터(N13)의 게이트에 공통으로 연결된다. 그리고, 제어부(40)의 출력단자 즉, PMOS 트랜지스터(P12)와 NMOS 트랜지스터(N13)의 공통 드레인은 방전부(44)를 이루는 NMOS 트랜지스터(N14)의 게이트에 연결된다.
상술한 구성에 의하여, 외부전압(Vcc) 라인(35)으로 정전기가 전달되면, 제어부(40)로 정전기가 공급된다. 여기에서 정전기는 초기 라이징 시점은 교류 특성을 가지며, 그에 따라서 저항(R10)과 커패시터(C10) 사이의 노드에 전압 강하가 발생된다. 제어부(40)의 저항(R10)과 커패시터(C10) 사이 노드의 전압이 강하되면, 드라이버(42)의 PMOS 트랜지스터(P12)가 턴온되고, 그에 연동하여 방전부(44)의 NMOS 트랜지스터(N14)는 턴온되어 정전기의 초기 라이징 시점에 대한 정전기 방전을 한다.
상기한 구성에서 제어부(40), 드라이버(42), 및 방전부(44)는 정전기가 교류 특성을 갖는 초기 라이징 시점에 대응하여 방전 동작을 주로 수행할 수 있다.
그러므로, 도 5 및 도 6의 회로는 정전기가 발생하는 전 구간에 대하여 방전을 수행하는 효과가 있다.
본 발명의 상기한 바와 같은 구성에 따라, 입출력 단자로 유입된 정전기를 검출수단을 통해 검출함으로써, 정전기가 유입되는 전 구간 동안 유입된 정전기에 응답하여 정전기를 방전시킬 수 있다. 그 결과, 입출력 단자로 유입된 정전기로부터 반도체 장치의 내부회로를 안전하게 보호할 수 있으며, 반도체 장치의 크기 증가를 방지할 수 있다.
또한, 본 발명은 직렬 다이오드의 수를 증가시켜 입출력 커패시턴스를 감소시키는 구조를 제안함으로써, 고속 동작을 요구하는 반도체 칩에 사용하기 매우 적합하다는 이점이 있다.
본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (7)

  1. 입출력 단자로 유입되는 정전기로부터 반도체 장치의 내부회로를 보호하기 위한 반도체 장치용 정전기 보호장치에 있어서,
    상기 입출력 단자로 유입된 정전기를 외부전압 라인으로 전달하며, 상기 정전기의 전달 과정에 포함된 제 1 노드에 인가된 전압을 검출 전압으로 출력하는 전달수단;
    상기 검출 전압이 출력되는 상기 제 1 노드와 접지전압 라인 사이에 연결되고, 상기 외부전압 라인으로 전달되는 상기 정전기에 의하여 동작되어서 상기 검출 전압의 출력을 구동하는 제 1 드라이버; 및
    상기 제 1 드라이버의 출력에 의하여 구동되어서, 상기 외부전압 라인으로 전달된 상기 정전기를 상기 접지전압 라인으로 방전하는 방전 수단을 구비함을 특징으로 하는 반도체 장치용 정전기 보호장치.
  2. 제 1 항에 있어서,
    상기 전달 수단은 상기 외부전압 라인과 상기 접지전압 라인사이에 직렬 연결되는 복수개의 다이오드로 구성되며,
    상기 각 다이오드의 애노드는 상기 접지 라인 방향을 향하고 있고, 캐소드는 상기 외부전압 라인 방향을 향하고 있는 것을 특징으로 하는 반도체 장치용 정전기 보호 장치.
  3. 제 2 항에 있어서,
    상기 전달 수단은 상기 입출력 단자와 연결되는 제 2 노드를 포함하며, 상기 제 2 노드와 상기 외부전압 라인 사이에 형성되는 상기 제 1 노드와 상기 외부전압 라인 사이에 연결되는 다이오드의 수로써 상기 검출 전압이 조절됨을 특징으로 하는 반도체 장치용 정전기 보호 장치.
  4. 제 1 항에 있어서,
    상기 제 1 드라이버는 상기 제 1 노드와 상기 접지전압 라인 사이에 직렬 연결된 PMOS 트랜지스터와 NMOS 트랜지스터이고, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 공통 게이트에 상기 외부전압 라인이 연결됨을 특징으로 하는 반도체 장치용 정전기 보호 장치.
  5. 제 1 항에 있어서,
    상기 외부전압 라인과 상기 접지전압 라인 사이에 병렬로 연결되는 제어부와, 제 2 드라이버, 방전부를 더 구비하고,
    상기 정전기의 초기 교류 특성에 대응한 전압 강하가 상기 제어부에서 발생되고, 상기 제 2 드라이버는 상기 외부전압 라인으로 전달된 상기 정전기에 의하여 동작되어 상기 제어부에서 강하된 전압을 구동하며, 상기 방전부는 상기 드라이버 에 의하여 구동된 전압에 의하여 상기 정전기의 초기 교류 특성 구간에 대응하여 상기 접지전압 라인으로 상기 전전기를 방전함을 특징으로 하는 반도체 장치용 정전기 보호 장치.
  6. 제 5 항에 있어서,
    상기 제어부는 직렬 연결된 저항과 커패시터를 구비함을 특징으로 하는 반도체 장치용 정전기 보호 장치.
  7. 제 5 항에 있어서,
    상기 제 2 드라이버는 상기 외부전압 라인과 상기 접지전압 라인 사이에 직렬 연결된 PMOS 트랜지스터와 NMOS 트랜지스터이고, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 공통 게이트에 상기 외부전압 라인이 연결됨을 특징으로 하는 반도체 장치용 정전기 보호 장치.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100849069B1 (ko) * 2007-04-20 2008-07-30 주식회사 하이닉스반도체 정전기 방전 보호 장치
KR100885375B1 (ko) * 2007-02-16 2009-02-25 매그나칩 반도체 유한회사 정전기 방지 회로를 포함하는 반도체 소자
KR100898584B1 (ko) * 2007-09-10 2009-05-20 주식회사 하이닉스반도체 정전기 방전 회로
KR101006097B1 (ko) * 2008-11-10 2011-01-07 주식회사 하이닉스반도체 정전기 보호회로
KR101016957B1 (ko) * 2007-02-15 2011-02-28 주식회사 하이닉스반도체 반도체 장치용 정전기 보호 장치
KR101027345B1 (ko) * 2007-11-26 2011-04-11 주식회사 하이닉스반도체 핀 커패시턴스를 조절할 수 있는 정전기 방전 장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101016951B1 (ko) 2007-02-15 2011-02-25 주식회사 하이닉스반도체 정전기 보호 회로

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100587027B1 (ko) * 1999-02-03 2006-06-07 주식회사 하이닉스반도체 디램 내장 로직회로의 오동작 방지회로
JP3570973B2 (ja) 2000-07-17 2004-09-29 日本電気通信システム株式会社 半導体集積回路
KR100390155B1 (ko) * 2000-12-30 2003-07-04 주식회사 하이닉스반도체 Ｅｓｄ 보호회로

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101016957B1 (ko) * 2007-02-15 2011-02-28 주식회사 하이닉스반도체 반도체 장치용 정전기 보호 장치
KR100885375B1 (ko) * 2007-02-16 2009-02-25 매그나칩 반도체 유한회사 정전기 방지 회로를 포함하는 반도체 소자
KR100849069B1 (ko) * 2007-04-20 2008-07-30 주식회사 하이닉스반도체 정전기 방전 보호 장치
US7782583B2 (en) 2007-04-20 2010-08-24 Hynix Semiconductor Inc. Electrostatic discharge protection device having low junction capacitance and operational voltage
KR100898584B1 (ko) * 2007-09-10 2009-05-20 주식회사 하이닉스반도체 정전기 방전 회로
KR101027345B1 (ko) * 2007-11-26 2011-04-11 주식회사 하이닉스반도체 핀 커패시턴스를 조절할 수 있는 정전기 방전 장치
KR101006097B1 (ko) * 2008-11-10 2011-01-07 주식회사 하이닉스반도체 정전기 보호회로

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