KR20080090725A - 정전기 보호 회로 - Google Patents

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Abstract

본 발명은 정전기 보호 회로에 관하여 개시한다. 개시된 본 발명의 정전기 보호 회로는 다수의 입출력 패드 중 최소한 하나에서 부스트 버스 라인으로 정전기를 전달하는 전달부; 상기 부스트 버스 라인을 경유하여 전달되는 상기 정전기에 응답하여 트리거 전압을 검출하여 트리거 버스 라인으로 인가하는 트리거부; 및 상기 입출력 패드와 내부 회로 사이에 연결되며 상기 트리거 전압에 의해 트리거되어 상기 입출력 패드의 정전기를 제1 또는 제2 전원 전압 라인으로 방전하는 다수의 클램프부;를 포함하여, 반도체 집적 회로 내의 정전기 보호 회로의 면적을 증가시키지 않으며서 내부 회로를 정전기 손상으로부터 안전하게 보호하며, 최소 비용으로 상기 클램프부의 동작 전압을 낮추는 효과가 있다.

Description

정전기 보호 회로{ELECTROSTATIC DISCHARGE PROTECTION CIRCUIT}
도 1은 종래 기술에 따른 정전기 보호 회로를 나타내는 회로도.
도 2는 종래 기술에 따른 다른 정전기 보호 회로를 나타내는 회로도.
도 3은 본 발명의 제1 실시예에 따른 정전기 보호 회로를 나타내는 회로도.
도 4는 도 3의 트리거부의 일예를 나타내는 회로도.
도 5는 본 발명의 제2 실시예에 따른 정전기 보호 회로를 나타내는 회로도.
본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는, 정전기 방전(electrostatic discharge : ESD)에 의한 손상으로부터 내부 회로를 보호하는 정전기 보호 회로에 관한 것이다.
정전기는 반도체 집적 회로의 신뢰성을 좌우하는 중요한 요소 중의 하나로서, 인체와 기계에 대전되어 있다가 반도체 집적 회로와 접촉하는 경우, 반도체 집적 회로의 외부 핀을 통해 입출력 패드를 거쳐 내부 회로로 방전되면서 내부 회로에 손상을 입힐 수 있다. 따라서, 대부분의 반도체 집적 회로는 이러한 정전기 방전에 의한 손상으로부터 내부 회로를 보호하기 위해 입출력 패드와 내부 회로 사이 에 정전기 보호 회로를 구비한다.
도 1을 참조하면, 종래의 정전기 보호 회로는, 정전기 손상으로부터 내부 회로(예컨대, 입력 버퍼(140))를 보호하기 위해 각 입출력 패드(100)마다 전달부(106, 108)와 트리거부(110), 방전부(120) 및 클램프부(130)를 구비한다.
동작을 살펴보면, 접지 전압단(104)에 대해 입출력 패드(100)에 양전위의 정전기 신호가 발생한 경우, 전달부(106)는 다이오드(D1)를 통해 정전기 전류를 전원 전압 버스 라인 VDD_BL로 유도한다.
방전부(120)는 전원 전압 버스 라인 VDD_BL로 유도된 정전기 전류로 인해 NMOS 트랜지스터(N1)의 드레인 전압이 상승하여 정전기 동작 개시 전압(ESD Triggering Voltage)을 초과하면 NMOS 트랜지스터(N1)의 드레인-기판-소스를 통해 전원 전압 버스 라인 VDD_BL로 유도된 정전기 전류를 접지 전압단(104)으로 방전한다.
이때, NMOS 트랜지스터(N1)의 정전기 동작 개시 전압은 게이트 전압과 NMOS 트랜지스터(N1) 사이즈에 의존하는데, 게이트 전압이 높을수록, 그리고 NMOS 트랜지스터(N1) 사이즈가 클수록 정전기 동작 개시 전압이 낮아져 더 신속하게 정전기를 방전시킬 수 있다.
따라서, 트리거부(110)는 방전부(120)가 낮은 전압에서 턴온되도록 NMOS 트랜지스터(N1)의 게이트 전압을 유도한다. 구체적으로, 트리거부(110)는 정전기 전류의 빠른 신호 상승 시간(Singnal Rising Time) 특성에 응답하는데, 전원 전압 버스 라인 VDD_BL로 유도된 교류 전류가 캐패시터(C1)를 통해 저항(R1)에 흐르면서 저항(R1) 양단간에 전압 강하가 발생한다. 상기 전압 강하는 인버터(IV1)에 의해 전원 전압 버스 VDD_BL와 동일한 전압이 NMOS 트랜지스터(N1)의 게이트에 인가된다. 그 결과, NMOS 트랜지스터(N1)의 정전기 동작 개시 전압이 낮아져 더 신속하게 정전기를 방전시킬 수 있다.
한편, 클램프부(130)는 입력 버퍼(140)로 인가되는 정전기 전류를 접지 전압 버스 라인 VSS_BL로 방전시킴으로써 입력 버퍼(140)를 정전기 전류로부터 보호한다.
그러나, 도 1로 대표되는 종래의 정전기 보호 회로는 정전기 방전의 직접적인 경로인 방전부(120) 외에도 트리거부(110)를 입출력 패드(100)마다 구비함으로써 정전기 보호 회로가 차지하는 면적이 늘어나는 문제점이 있다.
또한, 반도체 기술이 발전함에 따라 입력 버퍼(140)를 구성하는 MOS 트랜지스터(P1, N2)의 게이트 절연막이 얇아지는 상황에서 입력 버퍼(140)을 구성하는 MOS 트랜지스터(P1, N2)의 게이트 절연막 파괴 전압이 클램프부(130)의 정전기 동작 전압 보다 낮아지는 경우 클램프부(130)가 방전 동작을 수행하기 전에 파괴될 위험이 높은 문제점이 있다.
최근 프리스케일(freescale)사에서 출원한 미국 특허 제US 6,724,603호는 정전기 보호 회로의 면적을 줄이기 위해 다수의 입출력 패드 당 하나의 트리거부를 포함하는 정전기 보호 회로를 도 2와 같이 제안하였다.
도 2를 참조하면, 종래의 다른 정전기 보호 회로는 다수의 입출력 패드(200)마다 전달부(206, 208, 209)와 방전부(220)가 구비되고, 트리거부(210)는 다수의 입출력 패드(200) 당 1개씩 구비되어 트리거 버스 라인 TRG_BL을 통해 다수의 방전부(220)를 트리거시킨다.
동작을 살펴보면, 접지 전압단(204)에 대해 적어도 하나 이상의 입출력 패드(200)에 양전위의 정전기 신호가 발생한 경우, 전달부(206)는 정전기 전류를 전원 전압 버스 라인 VDD_BL로 유도하고, 동시에 전달부(209)는 정전기 전류를 부스트 버스 라인 BST_BL로 유도한다.
트리거부(210)는 부스트 버스 라인 BST_BL로 유입된 정전기의 교류 전류에 응답하여 부스트 버스 라인 BST_BL과 접지 전원 버스 라인 VSS_BL 사이에 전류 경로를 형성하고, 이로 인해 출력되는 트리거 전압을 트리거 버스 라인 TRG_BL을 통해 다수의 방전부(220)로 인가한다.
적어도 하나 이상의 방전부(220)는 트리거 버스 라인 TRG_BL의 상태에 따라 트리거되어 전원 전압 버스 라인 VDD_BL로 유도된 정전기 전류로 접지 전압단(204)로 방전한다.
이와 같이, 도 2의 종래 다른 정전기 보호 회로는 다수의 입출력 패드 당 하나의 트리거부를 구비함으로써, 각 입출력 패드마다 트리거부를 구비하던 도 1의 종래 정전기 보호 회로에 비해 반도체 집적 회로 내에 정전기 보호 회로의 소요 면적을 대폭 줄이는 효과가 있다.
그러나, 도 2의 종래 다른 정전기 보호 회로는 도 1의 종래 정전기 보호 회로와 마찬가지로 입출력 패드에서 발생하는 정전기로 부터 입력 버퍼를 보호하는데 취약한 문제점이 여전히 남아 있다.
따라서, 본 발명의 목적은 반도체 집적 회로 내의 정전기 보호 회로의 면적을 증가시키지 않으면서 내부 회로를 정전기 손상으로부터 안전하게 보호하는 정전기 보호 회로를 제공하는 데 있다.
본 발명의 다른 목적은 최소 비용으로 동작 전압을 낮춘 클램프부를 구비하여 정전기 손상으로부터 내부 회로를 보호하는 정전기 보호 회로를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 정전기 보호 회로는, 다수의 입출력 패드 중 최소한 하나에서 부스트 버스 라인으로 정전기를 전달하는 전달부; 상기 부스트 버스 라인을 경유하여 전달되는 상기 정전기에 응답하여 트리거 전압을 검출하여 트리거 버스 라인으로 인가하는 트리거부; 및 상기 입출력 패드와 내부 회로 사이에 연결되며 상기 트리거 전압에 의해 트리거되어 상기 입출력 패드의 정전기를 제1 또는 제2 전원 전압 라인으로 방전하는 다수의 클램프부;를 포함하여 구성됨을 특징으로 한다.
바람직하게는, 상기 전달부는 상기 최소한 하나의 입출력 패드 당 하나씩 구비된다.
상기 전달부는 애노드가 상기 입출력 패드와 연결되고 캐소드가 상기 부스트 버스 라인과 연결된 다이오드를 포함하여 구성된다.
상기 제1 전압 버스 라인은 전원 전압 버스 라인이고, 상기 제2 전압 버스 라인은 접지 전압 버스 라인임이 바람직하다.
상기 트리거부는 상기 정전기의 교류 전류에 응답하여 상기 정전기가 전압 강하된 상기 트리거 전압을 검출하는 검출부; 및 상기 트리거 버스 라인으로 전달된 상기 트리거 전압을 감지하여 상기 부스트 버스 라인과 상기 제1 전압 버스 라인을 분리하는 스위치부;를 포함하여 구성된다.
상기 검출부는 상기 부스트 버스 라인과 상기 제2 전압 버스 라인 사이에 직렬로 연결되는 저항과 캐패시터를 포함하며, 바람직하게는 상기 저항과 상기 캐패시터 사이를 연결하는 노드에서 상기 트리거 전압이 생성된다.
상기 검출부는 상기 저항과 상기 캐패시터 사이를 연결하는 노드의 상태에 따라 풀업 및 풀다운 동작 중 어느 하나를 수행하여 상기 트리거 전압으로 출력하는 버퍼를 더 포함하여 구성된다.
상기 버퍼는 상기 저항과 상기 캐패시터 사이를 연결하는 노드의 상태에 응답하여 상기 트리거 전압을 상기 부스트 버스 라인의 전압 레벨로 풀업시키는 풀업수단; 및 상기 저항과 상기 캐패시터 사이를 연결하는 노드의 상태에 응답하여 상기 트리거 전압을 상기 접지 전압 버스 라인의 전압 레벨로 풀다운시키는 풀다운수단;을 포함하여 구성된다.
상기 스위치부는 상기 트리거 전압에 응답하여 상기 부스트 버스 라인과 상기 제1 전압 버스 라인을 분리하는 PMOS 트랜지스터를 포함하여 구성됨이 바람직하다.
바람직하게는, 상기 다수의 클램프부는 상기 최소한 하나의 입출력 패드 당 하나씩 구비된다.
상기 각 클램프부는 상기 트리거 버스 라인으로 인가된 상기 트리거 전압에 응답하여 상기 입출력 패드의 정전기를 상기 제1 전원 전압 라인으로 방전하는 제1 클램프; 및 상기 트리거 버스 라인으로 인가된 상기 트리거 전압에 응답하여 상기 입출력 패드의 정전기를 상기 제2 전원 전압 라인으로 방전하는 제2 클램프;를 포함하여 구성된다.
여기서, 상기 제1 및 제2 클램프 각각은 게이트가 상기 트리거 버스 라인과 연결되고 일단이 상기 내부 회로에 연결된 NMOS 트랜지스터를 포함하여 구성됨이 바람직하다.
그리고, 상기 각 클램프부는 상기 입출력 패드의 정전기를 전압 강하시켜 상기 내부 회로로 전달하는 저항을 더 포함하여 구성됨이 바람직하다.
본 발명의 목적을 달성하기 위한 다른 정전기 방전 보호 회로는 다수의 입출력 패드 중 최소한 하나에서 제1 전원 전압 버스 라인을 경유하여 전달되는 정전기에 응답하여 트리거 전압을 검출하고, 상기 트리거 전압을 트리거 버스 라인으로 전달하는 트리거부; 및 상기 입출력 패드와 내부 회로 사이에 연결되며 상기 트리거 전압에 의해 트리거되어 상기 입출력 패드의 정전기를 상기 제1 전원 전압 버스 라인 또는 제2 전원 전압 버스 라인으로 방전시키는 다수의 클램프부;를 포함하여 구성됨을 특징으로 한다.
여기서, 상기 제1 전압 버스 라인은 전원 전압 버스 라인이고, 상기 제2 전압 버스 라인은 접지 전압 버스 라인임이 바람직하다.
상기 트리거부는 상기 제1 전압 버스 라인과 상기 제2 전압 버스 라인 사이에 직렬로 연결되는 저항과 캐패시터를 포함하여, 상기 제1 전압 버스 라인으로 전달된 상기 정전기의 교류 전류에 응답하여 상기 저항과 상기 캐패시터 사이를 연결하는 노드에서 상기 정전기가 전압 강하된 상기 트리거 전압이 생성됨이 바람직하다.
상기 트리거부는 상기 저항과 상기 캐패시터 사이를 연결하는 노드의 상태에 따라 풀업 및 풀다운 동작 중 어느 하나를 수행하여 상기 트리거 전압으로 출력하는 버퍼를 더 포함하여 구성됨이 바람직하다.
상기 버퍼는 상기 저항과 상기 캐패시터 사이를 연결하는 노드의 상태에 응답하여 상기 트리거 전압을 상기 제1 전압 버스 라인의 전압 레벨로 풀업시키는 풀업수단; 및 상기 저항과 상기 캐패시터 사이를 연결하는 노드의 상태에 응답하여 상기 트리거 전압을 상기 접지 전압 버스 라인의 전압 레벨로 풀다운시키는 풀다운수단;을 포함하여 구성됨이 바람직하다.
상기 다수의 클램프부는 상기 최소한 하나의 입출력 패드 당 하나씩 구성됨이 바람직하다.
상기 각 클램프부는 상기 트리거 버스 라인으로 인가된 상기 트리거 전압에 응답하여 상기 입출력 패드의 정전기를 상기 제1 전원 전압 라인으로 방전하는 제1 클램프; 및 상기 트리거 버스 라인으로 인가된 상기 트리거 전압에 응답하여 상기 입출력 패드의 정전기를 상기 제2 전원 전압 라인으로 방전하는 제2 클램프;를 포함하여 구성된다.
여기서, 상기 제1 및 제2 클램프 각각은 게이트가 상기 트리거 버스 라인과 연결되고 일단이 상기 내부 회로에 연결된 NMOS 트랜지스터를 포함하여 구성됨이 바람직하다.
그리고, 상기 각 클램프부는 상기 입출력 패드의 정전기를 전압 강하시켜 상기 내부 회로로 전달하는 저항을 더 포함하여 구성됨이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 최소한 하나 이상의 입출력 패드 각각에 대응하여 방전부 및 클램프부를 구비하고, 최소한 둘 이상의 입출력 패드에 대응하여 트리거부를 구비함으로써 면적을 개선하고, 상기 트리거부에서 출력되는 트리거 전압을 상기 입출력 패드 각각에 대응하는 방전부 및 클램프부로 공급함으로써 정전기로부터 내부 회로를 안전하게 보호하는 정전기 보호 회로에 관하여 개시한다.
본 발명의 제1실시예에 따른 정전기 보호 회로는 도 3에 도시된 바와 같이, 각 입출력 패드(300)와 내부 회로(이하, 입력 버퍼(340)) 사이에 일대일로 대응하여 전달부(306, 308, 309), 방전부(320) 및 클램프부(330)를 구비하고, 최소한 둘 이상의 입출력 패드(300)에 대응하여 트리거부(310)를 구비한다.
도 3에서는 트리거부(310)가 하나로 구성되었지만, 경우에 따라서는 다수의 트리거부(310)로 구성될 수도 있다. 또한, 각 방전부(320)는 하나의 입출력 패드(300)마다 하나씩 배치되거나, 최소한 두 개의 이상의 입출력 패드(300) 당 하나씩 배치될 수 있다.
구체적으로, 전달부(306)는 입출력 패드(300)와 전원 전압 버스 라인 VDD_BL 사이에 연결되어 입출력 패드(300)로 유입된 정전기 전류를 전원 전압 버스 라인 VDD_BL로 유도하는 다이오드(D31)로 구현될 수 있다.
여기서, 다이오드(D31)의 애노드는 입출력 패드(300)와 연결되고, 다이오드(D31)의 캐소드는 전원 전압 버스 라인 VDD_BL과 연결된다.
전달부(308)는 입출력 패드(300)와 접지 전압 버스 라인 VSS_BL 사이에 연결되어 입출력 패드(300)로 유입된 정전기를 접지 전압 버스 라인 VDD_BL로 유도하는 다이오드(D32)로 구현될 수 있다.
여기서, 다이오드(D32)의 애노드는 접지 전압 버스 라인 VSS_BL과 연결되고, 다이오드(D32)의 캐소드는 입출력 패드(300)와 연결된다.
전달부(309)는 입출력 패드(300)와 부스트 버스 라인 BST_BL 사이에 연결되어 입출력 패드(300)로 유입된 정전기를 부스트 버스 라인 BST_BL로 유도하는 다이오드(D33)로 구현될 수 있다.
여기서, 다이오드(D33)의 애노드는 입출력 패드(300)와 연결되고, 다이오드(D33)의 캐소드는 부스트 버스 라인 BST_BL와 연결된다.
또한, 도 3에서 전달부(309)를 다이오드(D33)로 도시하였으나, 전달부(309)는 입출력 패드(300)로 유입된 정전기를 부스트 버스 라인 BST_BL로 유도하는 스위치 역할을 수행하는 다양한 소자로 구현될 수 있다.
도 3에서, 트리거부(310)는 검출부(312)와 스위치부(316)를 포함하여 구성된다.
검출부(312)는 전달부(309)에 의해 부스트 버스 라인 BST_BL로 전달된 정전 기의 교류 전류에 응답하여 트리거 버스 라인 TRG_BL과 접지 전압 버스 라인 VSS_BL 사이에 전류 경로를 형성하고, 이로 인해 발생된 전압 강하를 검출하여 트리거 버스 라인 TRG_BL로 전달하는, 저항(R31)과 캐패시터(C31) 및 버퍼(314)로 구현될 수 있다.
여기서, 저항(R31)은 부스트 버스 라인 BST_BL과 노드(ND1) 사이에 연결되고, 캐패시터(C31)는 노드(ND1)와 접지 전압 버스 라인 VSS_BL 사이에 연결된다. 그리고, 버퍼(314)는 노드(ND1)와 트리거 버스 라인 TRG_BL 사이에 연결되어 교류 전류에 응답하여 노드(ND1)에서 검출된 저항(R31) 양단간의 발생한 전압 차를 부스트 버스 라인 BST_BL 전압 레벨로 반전시켜 트리거 버스 라인 TRG_BL로 전달한다. 여기서, 버퍼(314)는 인버터(IV31)로 구현될 수 있다.
스위치부(316)는 트리거 버스 라인 TRG_BL의 전압에 응답하여 전원 전압 버스 라인 VDD_BL과 부스트 버스 라인 BST_BL을 연결 또는 분리시키는 PMOS 트랜지스터(P31)로 구현될 수 있다.
여기서, PMOS 트랜지스터(P31)의 일단은 부스트 버스 라인 BST_BL과 연결되고, PMOS 트랜지스터(P31)의 타단은 전원 전압 버스 라인 VDD_BL에 연결되며, PMOS 트랜지스터(P31)의 게이트가 트리거 버스 라인 TRG_BL과 연결된다.
즉, 스위치부(316)는 입출력 패드(300)로부터 정전기가 유입되지 않는 경우, 트리거 버스 라인 TRG_BL의 전압이 로우 상태이므로 PMOS 트랜지스터(P31)를 턴온시켜 전원 전압 버스 라인 VDD_BL과 부스트 버스 라인 BST_BL을 연결시킨다. 반면, 스위치부(316)는 입출력 패드(300)로부터 정전기가 유입되는 경우, 트리거 버스 라 인 TRG_BL의 전압이 하이 상태이므로 PMOS 트랜지스터(P31)를 턴오프시켜 전원 전압 버스 라인 VDD_BL과 부스트 버스 라인 BST_BL을 분리시킨다.
방전부(320)는 트리거 버스 라인 TRG_BL의 전압에 의해 트리거되며 전원 전압 버스 라인 VDD_BL로 전달된 정전기를 접지 전압 버스 라인 VSS_BL으로 방전시키는 NMOS 트랜지스터(N31)로 구현될 수 있다.
여기서, NMOS 트랜지스터(N31)의 일단은 전원 전압 버스 라인 VDD_BL과 연결되고, NMOS 트랜지스터(N31)의 타단은 접지 전압 버스 라인 VSS_BL과 연결되며, NMOS 트랜지스터(N31)의 게이트가 트리거 버스 라인 TRG_BL과 연결된다.
클램프부(330)는 저항(R32)과 클램프(332, 334)를 포함하여 구성된다.
여기서, 저항(R32)의 일단은 입출력 패드(300)와 연결되고, 저항(R32)의 타단은 입력 버퍼(300)의 입력단과 연결되며, 입출력 패드(300)로부터 유입되어 입력 버퍼(330)로 전달되는 정전기를 강하시킨다.
그리고, 클램프(332)는 전원 전압 버스 라인 VDD_BL과 입력 버퍼(340)의 입력단에 사이에 구비되는 NMOS 트랜지스터(N33)로 구현되며, 게이트로 인가되는 트리거 버스 라인 TRG_BL의 전압에 의해 트리거되어 입력 패드(300)로부터 유입된 정전기가 입력 버퍼(340)를 구성하는 PMOS 트랜지스터(P32)의 게이트를 파괴하기 전에 상기 정전기를 전원 전압 버스 라인 VDD_BL로 방전함로써 입력 버퍼(340)를 구성하는 PMOS 트랜지스터(P32)의 게이트를 보호한다.
이와 유사하게, 클램프(334)는 접지 전압 버스 라인 VSS_BL과 입력 버퍼(340)의 입력단에 구비되는 NMOS 트랜지스터(N34)로 구현되며, 트리거 버스 라인 TRG_BL의 전압에 의해 트리거되어 입력 패드(300)로부터 유입된 정전기가 입력 버퍼(340)를 구성하는 NMOS 트랜지스터(N32)의 게이트를 파괴하기 전에 상기 정전기를 접지 전압 버스 라인 VSS_BL로 방전함으로써 입력 버퍼(340)를 구성하는 NMOS 트랜지스터(N32)의 게이트를 보호한다.
도 3에서는 클램프(332, 334)를 게이트가 트리거 버스 라인 TRG_BL에 연결되어 트리거되는 NMOS 트랜지스터(N33, N34)로 도시하였으나, 이는 본 발명을 한정하는 것은 아니며, 트리거부(310)에서 인가되는 트리거 전압에 의해 트리거되는 다양한 소자가 적용될 수 있을 것이다.
도 3을 참조하여 본 발명의 제1실시예에 따른 정전기 보호 회로의 동작을 살펴본다.
접지 전압단(304)에 대해 적어도 하나 이상의 입출력 패드(300)에 양전위 정전기 신호가 발생하는 경우, 전달부(306)는 상기 정전기 전류를 전원 전압 버스 라인 VDD_BL로 유도하고, 동시에, 전달부(309)는 상기 정전기 전류를 부스트 버스 라인 BST_BL로 유도한다.
트리거부(310)는 검출부(312)에서 부스트 버스 라인 BST_BL로 유입된 정전기의 교류 전류에 응답하여 부스트 버스 라인 BST_BL과 접지 전원 버스 라인 VSS_BL 사이에 전류 경로를 형성하고, 이로 인해 출력되는 트리거 전압을 트리거 버스 라인 TRG_BL을 통해 다수의 방전부(320) 및 다수의 클램프부(330)로 인가한다.
구체적으로, 검출부(312)는 부스트 버스 라인 BST_BL로 유도된 정전기 전류의 빠른 신호 상승 시간(Singnal Rising Time) 특성에 응답하여 저항(R31)에서 발 생하는 전압 강하를 버퍼(314)로 반전시켜 부스트 버스 라인 BST_BL의 전압을 트리거 버스 라인 TRG_BL로 인가한다. 따라서, 트리거 버스 라인 TRG_BL은 하이 상태가 된다. 그리고, 스위치부(316)는 트리거 버스 라인 TRG_BL의 전압에 응답하여 PMOS 트랜지스터(P31)를 턴오프시켜 전원 전압 버스 라인 VDD_BL과 부스트 버스 라인 BST_BL을 분리한다.
적어도 하나 이상의 방전부(320)는 트리거 버스 라인 TRG_BL의 전압에 의해 트리거되어 NMOS 트랜지스터(N31)를 턴온시켜 전달부(306)에 의해 전원 전압 버스 라인 VDD_BL로 전달된 정전기를 접지 전압 버스 라인 VSS_BL로 방전한다.
클램프부(330)는 트리거 버스 라인 TRG_BL의 전압에 의해 클램프(332, 334)를 트리거되시켜 입력 버퍼(340)로부터 유입되는 정전기를 전원 전압 버스 라인 VDD_BL 및 접지 전압 버스 라인 VSS_BL로 방전함으로써 정전기로부터 입력 버퍼(340)를 구성하는 PMOS 트랜지스터(P32) 및 NMOS 트랜지스터(N32)의 게이트를 안전하게 보호한다.
한편, 본 발명의 제1실시예에 따른 정전기 보호 회로의 트리거부는 도 4와 같이 구성될 수 있다.
도 4를 참조하면, 트리거부(410)는 검출부(412)와 스위치부(416)를 포함하여 구성된다. 여기서, 스위치부(416)는 도 3의 스위치부(316)와 구성 및 동작이 동일하다.
반면, 검출부(412)는 도 3의 검출부(312)와 달리, 캐패시터(C41)와 저항(R31)으로 구현될 수 있다. 구체적으로, 캐패시터(C41)는 부스트 버스 라인 BST_BL과 노드(ND2) 사이에 연결되고, 저항(R41)은 노드(ND2)와 접지 전압 버스 라인 VSS_BL 사이에 연결되며, 노드(ND2)는 트리거 버스 라인 TRG_BL과 연결된다.
따라서, 입출력 패드(400)에 양전위 정전기 신호가 발생하는 경우, 교류 전류 특성에 응답하여 캐패시커(C41)와 저항(R41)을 통해 접지 전압 버스 라인 VSS_BL로 전류 경로가 형성되어 저항(R41) 양단간에 전압 강하가 발생하며, 노드(ND2)는 접지 전압 버스 라인 VSS_BL의 전압에 비해 상대적으로 높은 바이어스 전압이 검출되며 상기 바이처스 전압이 트리거 버스 라인 TRG_BL로 인가한다. 바람직하게는 상기 바이어스 전압은 부스트 버스 라인 BST_BL 전압 레벨과 유사한 전압 레벨이다.
본 발명의 제2실시예에 따른 정전기 방전 보호 회로는 도 5에 도시된 바와 같이, 각 입출력 패드(500)에 일대일로 대응되는 전달부(506, 508)과, 방전부(520) 및 클램프부(530)를 구비하고, 최소한 둘 이상의 입출력 패드(500)에 대응하여 트리거부(510)를 포함하여 구성된다.
여기서, 전달부(506, 508)와, 방전부(520) 및 클램프부(530)는 제1실시예(도 3 참조)의 전달부(306, 308)와, 방전부(320) 및 클램프부(330)와 그 구성 및 동작이 동일하다.
반면, 트리거부(510)는 전달부(506)에 의해 전원 전압 버스 라인 VDD_BL로 전달된 정전기의 교류 전류에 응답하여 전원 전압 버스 라인 VDD_BL과 접지 전압 버스 라인 VSS_BL 사이에 전류 경로를 형성하고, 이로 인해 발생된 전압 강하를 검출하여 트리거 버스 라인 TRG_BL로 전달하는 저항(R51)과 캐패시터(C51) 및 버 퍼(514)로 구현될 수 있다.
구체적으로, 캐패시터(C51)는 전원 전압 버스 라인 VDD_BL과 노드(ND3) 사이에 연결되고, 저항(R51)은 노드(ND3)과 접지 전압 버스 라인 VSS_BL 사이에 연결되며, 버퍼(514)는 노드(ND3)와 트리거 버스 라인 TRG_BL 사이에 연결된다. 여기서, 버퍼(514)는 인버터(IV51)로 구현될 수 있다.
즉, 제2실시예에 따른 정전기 보호 회로는 전원 전압 버스 라인 VDD_BL을 정전기 방전 경로이자, 감지 경로로 사용함으로써 제1실시예에 따른 정전기 보호 회로(도 3 참조)의 부스트 버스 라인 BST_BL 및 부스트 버스 라인 BST_BL에 연결된 소자(예컨대, 전달부(309) 및 스위치부(316))를 설치하지 않으므로 회로가 단순하고 소요 면적이 감소하는 장점이 있다.
상술한 바와 같이, 본 발명의 제1 및 제2실시예에 따른 정전기 보호 회로는 최소한 둘 이상의 입출력 패드 당 하나의 트리거부를 구성함으로써 정전기 보호 회로의 면적을 개선하고, 이와 더불어, 상기 트리거부에서 검출된 전압에 의해 다수의 방전부 및 다수의 클램프부를 트리거시킴으로써 정전기 보호 회로의 동작 전압을 낮추어 입출력 패드로 유입된 정전기로부터 입력 버퍼를 보다 안전하게 보호한다.
특히, 트리거 버스 라인 TRG_BL과 클램프부를 연결하는 배선의 추가만으로 구현 가능하므로, 종래 기술에 비해 추가 비용을 거의 사용하지 않으면서 정전기 보호 회로의 성능을 대폭 향상시켜 얇아진 내부 회로의 게이트 절연막을 정전기로부터 안전하게 보호 할 수 있다.
따라서, 본 발명에 의하면 최소한 둘 이상의 입출력 패드 당 하나의 트리거부를 구비하고, 상기 트리거부에 의해 다수의 클램프부를 트리거시킴으로써 반도체 집적 회로 내의 정전기 보호 회로의 면적을 증가시키지 않으며서 내부 회로를 정전기 손상으로부터 안전하게 보호하는 정전기 보호 회로를 제공하는 효과가 있다.
또한, 본 발명에 의하면 상기 정전기 보호 회로는 상기 트리거부와 상기 클램프부를 공통 배선으로 연결하여 최소 비용으로 상기 클램프부의 동작 전압을 낮추는 효과가 있다.

Claims (22)

  1. 다수의 입출력 패드 중 최소한 하나에서 부스트 버스 라인으로 정전기를 전달하는 전달부;
    상기 부스트 버스 라인을 경유하여 전달되는 상기 정전기에 응답하여 트리거 전압을 검출하여 트리거 버스 라인으로 인가하는 트리거부; 및
    상기 입출력 패드와 내부 회로 사이에 연결되며 상기 트리거 전압에 의해 트리거되어 상기 입출력 패드의 정전기를 제1 또는 제2 전원 전압 라인으로 방전하는 다수의 클램프부;
    를 포함하여 구성됨을 특징으로 하는 정전기 보호 회로.
  2. 제 1 항에 있어서,
    상기 전달부는 상기 최소한 하나의 입출력 패드 당 하나씩 구성됨을 특징으로 하는 정전기 보호 회로.
  3. 제 2 항에 있어서,
    상기 전달부는 애노드가 상기 입출력 패드와 연결되고 캐소드가 상기 부스트 버스 라인과 연결된 다이오드를 포함하여 구성됨을 특징으로 하는 정전기 보호 회로.
  4. 제 1 항에 있어서,
    상기 제1 전압 버스 라인은 전원 전압 버스 라인이고, 상기 제2 전압 버스 라인은 접지 전압 버스 라인임을 특징으로 하는 정전기 보호 회로.
  5. 제 1 항에 있어서,
    상기 트리거부는
    상기 정전기의 교류 전류에 응답하여 상기 정전기가 전압 강하된 상기 트리거 전압을 검출하는 검출부; 및
    상기 트리거 버스 라인으로 전달된 상기 트리거 전압을 감지하여 상기 부스트 버스 라인과 상기 제1 전압 버스 라인을 분리하는 스위치부;
    를 포함하여 구성됨을 특징으로 하는 정전기 보호 회로.
  6. 제 5 항에 있어서,
    상기 검출부는
    상기 부스트 버스 라인과 상기 제2 전압 버스 라인 사이에 직렬로 연결되는 저항과 캐패시터를 포함하며, 상기 저항과 상기 캐패시터 사이를 연결하는 노드에서 상기 트리거 전압이 생성됨을 특징으로 하는 정전기 보호 회로.
  7. 제 6 항에 있어서,
    상기 검출부는
    상기 저항과 상기 캐패시터 사이를 연결하는 노드의 상태에 따라 풀업 및 풀다운 동작 중 어느 하나를 수행하여 상기 트리거 전압으로 출력하는 버퍼를 더 포함하여 구성됨을 특징으로 하는 정전기 보호 회로.
  8. 제 7 항에 있어서,
    상기 버퍼는
    상기 저항과 상기 캐패시터 사이를 연결하는 노드의 상태에 응답하여 상기 트리거 전압을 상기 부스트 버스 라인의 전압 레벨로 풀업시키는 풀업수단; 및
    상기 저항과 상기 캐패시터 사이를 연결하는 노드의 상태에 응답하여 상기 트리거 전압을 상기 접지 전압 버스 라인의 전압 레벨로 풀다운시키는 풀다운수단;
    을 포함하여 구성됨을 특징으로 하는 정전기 보호 회로.
  9. 제 5 항에 있어서,
    상기 스위치부는
    상기 트리거 전압에 응답하여 상기 부스트 버스 라인과 상기 제1 전압 버스 라인을 분리하는 PMOS 트랜지스터를 포함하여 구성됨을 특징으로 하는 정전기 보호 회로.
  10. 제 1 항에 있어서,
    상기 다수의 클램프부는 상기 최소한 하나의 입출력 패드 당 하나씩 구성됨 을 특징으로 하는 정전기 보호 회로.
  11. 제 1 항에 있어서,
    상기 각 클램프부는
    상기 트리거 버스 라인으로 인가된 상기 트리거 전압에 응답하여 상기 입출력 패드의 정전기를 상기 제1 전원 전압 라인으로 방전하는 제1 클램프; 및
    상기 트리거 버스 라인으로 인가된 상기 트리거 전압에 응답하여 상기 입출력 패드의 정전기를 상기 제2 전원 전압 라인으로 방전하는 제2 클램프;
    를 포함하여 구성됨을 특징으로 하는 정전기 보호 회로.
  12. 제 11 항에 있어서,
    상기 제1 및 제2 클램프 각각은 게이트가 상기 트리거 버스 라인과 연결되고 일단이 상기 내부 회로에 연결된 NMOS 트랜지스터를 포함하여 구성됨을 특징으로 하는 정전기 보호 회로.
  13. 제 12 항에 있어서,
    상기 각 클램프부는 상기 입출력 패드의 정전기를 전압 강하시켜 상기 내부 회로로 전달하는 저항을 더 포함하여 구성됨을 특징으로 하는 정전기 보호 회로.
  14. 다수의 입출력 패드 중 최소한 하나에서 제1 전원 전압 버스 라인을 경유하 여 전달되는 정전기에 응답하여 트리거 전압을 검출하고, 상기 트리거 전압을 트리거 버스 라인으로 전달하는 트리거부; 및
    상기 입출력 패드와 내부 회로 사이에 연결되며 상기 트리거 전압에 의해 트리거되어 상기 입출력 패드의 정전기를 상기 제1 전원 전압 버스 라인 또는 제2 전원 전압 버스 라인으로 방전시키는 다수의 클램프부;
    를 포함하여 구성됨을 특징으로 하는 정전기 보호 회로.
  15. 제 14 항에 있어서,
    상기 제1 전압 버스 라인은 전원 전압 버스 라인이고, 상기 제2 전압 버스 라인은 접지 전압 버스 라인임을 특징으로 하는 정전기 보호 회로.
  16. 제 14 항에 있어서,
    상기 트리거부는
    상기 제1 전압 버스 라인과 상기 제2 전압 버스 라인 사이에 직렬로 연결되는 저항과 캐패시터를 포함하여, 상기 제1 전압 버스 라인으로 전달된 상기 정전기의 교류 전류에 응답하여 상기 저항과 상기 캐패시터 사이를 연결하는 노드에서 상기 정전기가 전압 강하된 상기 트리거 전압이 생성됨을 특징으로 하는 정전기 보호 회로.
  17. 제 15 항에 있어서,
    상기 트리거부는
    상기 저항과 상기 캐패시터 사이를 연결하는 노드의 상태에 따라 풀업 및 풀다운 동작 중 어느 하나를 수행하여 상기 트리거 전압으로 출력하는 버퍼를 더 포함하여 구성됨을 특징으로 하는 정전기 보호 회로.
  18. 제 17 항에 있어서,
    상기 버퍼는
    상기 저항과 상기 캐패시터 사이를 연결하는 노드의 상태에 응답하여 상기 트리거 전압을 상기 제1 전압 버스 라인의 전압 레벨로 풀업시키는 풀업수단; 및
    상기 저항과 상기 캐패시터 사이를 연결하는 노드의 상태에 응답하여 상기 트리거 전압을 상기 접지 전압 버스 라인의 전압 레벨로 풀다운시키는 풀다운수단;
    을 포함하여 구성됨을 특징으로 하는 정전기 보호 회로.
  19. 제 14 항에 있어서,
    상기 다수의 클램프부는 상기 최소한 하나의 입출력 패드 당 하나씩 구성됨을 특징으로 하는 정전기 보호 회로.
  20. 제 14 항에 있어서,
    상기 각 클램프부는
    상기 트리거 버스 라인으로 인가된 상기 트리거 전압에 응답하여 상기 입출 력 패드의 정전기를 상기 제1 전원 전압 라인으로 방전하는 제1 클램프; 및
    상기 트리거 버스 라인으로 인가된 상기 트리거 전압에 응답하여 상기 입출력 패드의 정전기를 상기 제2 전원 전압 라인으로 방전하는 제2 클램프;
    를 포함하여 구성됨을 특징으로 하는 정전기 보호 회로.
  21. 제 20 항에 있어서,
    상기 제1 및 제2 클램프 각각은 게이트가 상기 트리거 버스 라인과 연결되고 일단이 상기 내부 회로에 연결된 NMOS 트랜지스터를 포함하여 구성됨을 특징으로 하는 정전기 보호 회로.
  22. 제 20 항에 있어서,
    상기 각 클램프부는 상기 입출력 패드의 정전기를 전압 강하시켜 상기 내부 회로로 전달하는 저항을 더 포함하여 구성됨을 특징으로 하는 정전기 보호 회로.
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