KR101052075B1 - 반도체 장치 - Google Patents

Abstract

본 발명은 반도체 장치의 정전기 회로에 관한 것으로, 정전기가 발생할 때에 출력 드라이버 회로를 안전하게 보호할 수있는 반도체 장치를 제공한다. 본 발명의 일 측면에 따른 반도체 장치는 데이터 신호를 데이터 출력 패드를 통해 출력하기 위한 출력 드라이버; 상기 출력 드라이버와 병렬로 배치되어 정전기 발생때 정전기 전류를 방전하기 위한 정전기 회로; 정전기 발생때 상기 출력 드라이버를 디스에이블 시키기 위한 디스 에이블부; 및 구동전압 공급단과 접지전압 공급단 사이에 배치되어 상기 정전기 발생때 인가되는 정전기 전류에 응답하여 상기 디스에이블부를 활성화시키기 위한 정전기 감지부를 포함한다.

반도체, 정전기, 모스 트랜지스터, 저항.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 설계 기술에 관한 것이고, 더욱 상세하게는 반도체 장치의 정전기 회로에 관한 것이다.

본 발명은 반도체 장치를 정전기 방전(Electrostatic Discharge, ESD)에 의한 손상으로부터 보호하는 반도체 회로용 ESD 보호 회로 구성 방법에 관한 것이며 특히, 최근 과도한 ESD 전류에 의해 불량이 발생하고 있는 Dout 저항과 Dout driver를 보호하기 위한 방법에 관한 것이다.

일반적으로, 반도체 장치에서 발생하는 불량 모드(Failure Mode)에는 여러 형태가 존재하지만, 전기적 현상에 의한 대표적인 불량 모드에는 정전기 방전(Electrostatic Discharge : ESD, 이하 ESD 라고 함)이 있다.

여기서, ESD 현상은 정전기가 흐르면서 발생하는 현상으로, 정전기의 발생원인에 따라 인체 모델(Human Body Model :HBM), 머신 모델(Machine Model : MM), 디바이스 대전 모델(Charge Device Model : CDM)로 분류된다. 인체 모델은 인체에 의 한 정전기 현상이고, 머신 모델은 측정 장비와의 접촉에 의한 정전기 현상이며, 디바이스 대전 모델은 소자 내에 축적된 정전기가 외부와의 순간적인 접지에 의해 순간적으로 방전되는 현상이다.

이러한 ESD 현상에 의한 정전기 전류는 반도체 장치의 트랜지스터의 가장 취약한 부분으로 집중되어 흐르기 때문에 접합(Junction)이나 콘택(Contact) 또는 게이트 산화막 부분에 용융(Melting)을 발생시켜 불량(Failure) 현상의 원인이 된다. 따라서, 반도체 장치는 이러한 외부 ESD로부터 칩 내부를 보호하기 위하여, 외부 신호가 수신되는 패드(PAD) 마다 ESD 보호 회로를 내장한다. 반도체 장치가 더 고집적화되면서, 보다 신뢰성 있는 정전기 보호회로를 제조하기 점점 더 어려워지고 있다.

본 발명은 정전기가 발생할 때에 출력 드라이버 회로를 안전하게 보호할 수있는 반도체 장치를 제공한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치는, 데이터 신호를 데이터 출력 패드를 통해 출력하기 위한 출력 드라이버; 상기 출력 드라이버와 병렬로 배치되어 정전기 발생때 정전기 전류를 방전하기 위한 정전기 회로; 정전기 발생때 상기 출력 드라이버를 디스에이블 시키기 위한 디스 에이블부; 및 구동전압 공급단과 접지전압 공급단 사이에 배치되어 상기 정전기 발생때 인가되는 정전기 전류에 응답하여 상기 디스에이블부를 활성화시키기 위한 정전기 감지부를 포함한다.

또한 본 발명의 다른 측면에 따른 반도체 장치는, 데이터 신호의 출력을 위해 데이터 출력 패드를 풀업시키기 위한 풀업 드라이버; 데이터 신호의 출력을 위해 데이터 출력 패드를 풀다운시키기 위한 풀다운 드라이버; 상기 풀업 드라이버와 병렬로 배치되어 정전기 발생때 정전기 전류를 방전하기 위한 정전기 회로; 상기 풀다운 드라이버와 병렬로 배치되어 정전기 발생때 정전기 전류를 방전하기 위한 정전기 회로; 정전기 발생때 상기 풀다운 드라이버를 디스에이블 시키기 위한 제1 디스 에이블부; 정전기 발생때 상기 풀업 드라이버를 디스에이블 시키기 위한 제2 디스 에이블부; 및 구동전압 공급단과 접지전압 공급단 사이에 배치되어 상기 정전기 발생때 인가되는 정전기 전류에 응답하여 상기 제1 및 제2 디스에이블부를 활성화시키기 위한 정전기 감지부를 포함한다.

또한, 본 발명의 또 다른 측면에 따른 반도체 장치는, 데이터 출력 패드를 풀업시키기 위한 풀업용 피모스 트랜지스터;상기 풀업용 피모스 드라이버와 병렬로 배치되어 정전기 발생때 정전기 전류를 방전하기 위한 정전기 회로; 정전기 발생때 상기 풀업용 피모스 드라이버를 디스에이블시키기 위해 배치된 피모스 트랜지스터; 및 구동전압 공급단과 접지전압 공급단 사이에 배치되어 상기 정전기 발생때 인가되는 정전기 전류에 응답하여 상기 피모스 트랜지스터를 활성화시키기 위한 정전기 감지부를 포함한다.

본 발명에 의해 반도체 장치의 정전기 방전시 발생하는 과도 전류로부터 내부회로를 신뢰성 있게 보호할 수 있다. 특히, 본 발명에 의해서, 풀업 드라이버와 풀다운 드라이버와, 출력 저항을 보다 신뢰성있게 보호할 수 있다.

이하, 본 발명의 실시예들을 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

도 1은 본 발명을 설명하기 위한 반도체 장치를 나타내는 회로도이다.

대전(帶電)된 인체나 기계에 반도체 장치가 접촉하면 인체나 기계에 대전되어 있던 정전기가 반도체 장치의 외부 핀을 통해 입/출력 패드를 거쳐 반도체 장치의 외부로 방전되면서 큰 에너지를 가진 과도 전류파가 반도체 내부회로에 큰 손상을 가할 수 있다. 혹은 반도체 장치의 내부회로에 대전되어 있던 정전기가 기계의 접촉으로 인해 기계를 통해 흘러나오면서 반도체 장치의 내부회로에 손상을 입히기도 한다. 대부분의 반도체 장치는 이러한 손상으로부터 주요 회로를 보호하기 위해 입/출력 패드와 반도체 내부회로 사이에 정전기(ESD) 보호회로를 설치하고 있다.

반도체 장치의 메모리 장치에서 데이터 입력 또는 출력시 사용되는 입출력패드를 DQ 패드라고 하며 전원전압은 VDDQ,VSSQ를 사용한다. DQ 패드는 반도체 메모리 장치와 외부 반도체 장치 사이에 인터페이스 (interface) 역할을 하며, 정해진 규격내에서 신호가 움직일 수 있도록 한다.

도 1을 참조하여 살펴보면, 메모리 장치의 데이터 입출력시 사용되어 지는 회로들 중 데이터 출력 드라이버용 모스 트랜지스터(106,108)와 프리 드라이버(pre-driver)(110)의 특성은 데이터 출력시 신호 파형에 영향을 준다. 데이터 출 력 드라이버용 모스 트랜지스터(106,108)는 내부회로에서 전달되는 신호를 왜곡없이 외부로 전달하는데 사용되며, 모스 트랜지스터(106,108)의 채널길이와 넓이, 저항등이 외부로 출력되는 출력신호의 파형에 영향을 미친다.

최근 빠른 데이터 입,출력 속도를 요구하는 반도체 장치에서는 데이터 출력드라이버의 출력 저항을 낮추려고 노력을 하고 있다. 데이터 출력드라이버 는 정전기에 취약한 구조이기 때문에 DQ 패드에 정전기가 발생하면, 과도한 정전기 전류는 주 정전기 보호 소자(101,102)를 통해 대부분 방전이 되도록 되어 있다. 그러나, 정전기 전류의 일부는 데이터 출력드라이버로 흐르면서 불량을 일으킬 수 있다. 그래서, 정전기에 취약한 데이터 출력드라이버를 보호하기 위해 상대적으로 저항이 큰 데이터 출력 저항(107,109)을 설치하여 정전기 전류가 데이터 출력 드라이버용 모스 트랜지스터(106,108)로 많이 유입되지 못하도록 하고 있다.

최근 고속으로 데이터 입출력을 하는 반도체 장치에서는 외부 반도체 장치로 신호를 전달할 때에 출력신호의 파형 왜곡을 줄이고자 데이터 출력저항(109,107)을 줄이는 경우가 있는데, 이로 인해 정전기에 더 취약해질 수 있는 여지가 있다.

데이터 출력드라이버(108,106)는 프리드라이버(110)로부터 데이터를 전달받고자 프리드라이버(110)를 구성하는 모스 트랜지스터의 드레인단과 연결되어 있다. 상기와 같은 구조에서 DQ 패드(DQ)에 정전기 전류를 강제적으로 공급하고 VSSQ 패드(VSSQ)로 방전시키는 VSSQ 테스트 모드 또는 VDDQ 패드(VDDQ)에 정전기 전류를 강제적으로 공급하고 DQ 패드(DQ)로 방전시키는 VDDQ 테스트 모드에서는 프리 드라이버로 구동전원을 공급하는 전원공급단(VDD,VSS)에는 전원공급이 안 되기 때문에 프리드라이버(110)가 불안정한 상태에 놓이게 되어, 프리 드라이버(110)의 드레인은 로우 또는 하이레벨 상태가 된다. 즉, 프리드라이버(110)의 드레인과 연결되어 있는 풀업(Pull Up) 및 풀다운(Pull Down) 드라이버 트랜지스터(108,106)의 게이트에 입력되는 신호의 상태도 로우 또는 하이레벨 상태가 된다.

VSSQ 테스트 모드시 풀다운 드라이빙 모스 트랜지스터(106)의 게이트로 하이레벨 상태라고 하면, 풀다운 모스 트랜지스터(106)가 턴온되면서, 동작을 시작한다. 즉, 주 정전기 회로의 모스 트랜지스터(101)이 동작하기 전에 풀다운 저항(107)과 모스 트랜지스터(106)를 통해 과도한 전류가 흐르게 되어 불량을 일으킬 수 있다.

또한, VDDQ 테스트 모드시에는 풀업 드라이빙 모스 트랜지스터(108)의 게이트에 로우 또는 하이레벨 상태일 수가 있는데 로우 상태에서는 바로 풀업 드라이버(108)가 턴온되면서 정전기 회로의 모스 트랜지스터(102)가 동작하기 전에 동작을 하여 풀업 저항(109) 또는 모스 트랜지스트(108)로 과도한 정전기 전류가 흘러서 파괴될 수 있다.

또한, 풀업 드라이빙 모스 트랜지스터(108)의 게이트에 하이레벨 상태라 하더라도 VDDQ 패드(VDDQ)에는 고전압이 발생을 하여 모스 트랜지스터(108)의 게이트 전위보다 항상 크기 때문에, 모스 트랜지스터(108)가 턴온이 되어 정전기 모스트랜지스터(102)보다 먼저 동작을 하여 출력 저항 또는 모스 트랜지스터(108)가 파괴될 수 있다.

그래서, 정전기 테스트시 풀업 드라이빙 모스 트랜지스터 및 풀다운 모스 트 랜지스터가 먼저 동작을 하여 파괴되는 것을 방지하기 위하여, VDDQ 패드 또는 VSSQ 패드와 각 모스 트랜지스터(108,106)의 게이트 사이에 작은 사이즈의 앤모스 트랜지스터(211)를 연결하는 개선된 반도체 장치가 도 2에 도시된 바와 같이, 제안되었다.

도 2는 도 1의 반도체 장치를 개선한 반도체 장치를 나타내는 회로도이다.

도 2에 도시된 바와 같이, DQ 패드(DQ) 또는 VDDQ 패드에 정전기 전류 유입시 초기 정전기 전류 검출용 RC 소자로 흐르는 정전기 전류에 의해 저항 양단(205)에 전압 강하가 발생한다. 그 전압은 풀업드라이버 및 풀다운 드라이빙 모스트랜지스터(208,206)와, 구동전원(VDDQ) 또는 접지전압(VSSQ) 사이에 추가한 앤모스 트랜지스터(211)의 게이트에 인가가 된다. 따라서, 앤모스 트랜지스터(211)는 턴온상태가 되어 풀업 드라이빙 모스트랜지스터(208)의 게이트에 구동전압(VDDQ)의 전위와 같은 하이레벨 상태를, 풀다운 드라이빙 모스트랜지스터(208)의 게이트는 접지전압(VSSQ) 전위와 같은 로우레벨 상태를 유지하게 하여, 풀업드라이버 및 풀다운 드라이빙 모스트랜지스터(208,206)의 채널이 열리는 것을 방지시켜 준다. 즉, 정전기발생 시 풀업드라이버 및 풀다운 드라이빙 모스트랜지스터(208,206)가 주 정전기 용 트랜지스터(202,201) 보다 먼저 동작하는 것을 방지시켜 준다.

하지만, VDDQ 모드 테스트시 풀업 드라이빙 모스트랜지스터(208)의 게이트 상태가 하이라고 하면 풀업 드라이빙 모스트랜지스터(208) 쪽에 추가된 앤모스 트랜지스터(211)의 게이트와 소스 사이의 전압차가 문턱 전압 만큼 크지 않을 수 있 기 때문에 상기 추가된 앤모스 트랜지스터(211)가 턴온되지 않을 수도 있어 풀업 드라이빙 모스트랜지스터(208)가 파괴될 수 있는 경우가 존재제한다. 따라서, 보다 더 풀업 드라이빙 모스트랜지스터(208)를 신뢰성 있게 보호할 수 있는 다른 방법이 필요하다.

도 3은 본 발명의 실시예에 따른 반도체 장치를 나타내는 회로도이다.

도 3에 도시된 바와 같이, 본 실시예에 따른 반도체 장치는 정전기 테스트시에 불안정한 전압이 드라이빙 모스 트랜지스터의 게이트에 인가되어 정전기 보호소자(301,302)보다 먼저 동작함으로서, 발생하는 출력저항 또는 드라이빙 모스 트랜지스터의 불량을 방지하기 위한 것이다. 이를 위해 정전기 발생시에 드라이빙 모스 트랜지스터(308,306)의 게이트 전위를 구동전압(VDDQ) 또는 접지전압(VSSQ) 전위로 만들어 드라이빙 모스 트랜지스터(308,306)가 턴온되지 못하도록 동작을 유도하고, 정전기 보호소자(302,301)가 먼저 동작을 하지 않도록 한다. 반도체 장치가 동작시에는 드라이빙 모스 트랜지스터(308,306)의 게이트에 인가되는 전압은 프리 드라이버(310)의 드레인 전위를 따라가도록 하여 데이터를 출력하는데 문제가 없도록 한다.

본 발명의 동작 설명은 다음과 같다. VDDQ 패드(VDDQ)에서 VSSQ 패드(VSSQ)로 방전하는 경우를 살펴보면(이 방전 경로는 VDDQ 및 VSSQ 테스트 모드에 모두 존재하는 경로임) 정전기 전류가 생기기 시작하는 초기에 정전기 펄스 전류 검출용 RC 소자(304,305)를 거쳐 VSSQ 패드(VSSQ)로 방전을 시작하면서 초기 정전기 전류에 의해 저항(304) 양단에 전압 강하가 발생하여 인버터(313)의 입력단은 구동전압(VDDQ)보다 낮은 전압 상태를 갖도록 하고, 반면 인버터(313)의 출력단, 즉모스트랜지스터(303)의 게이트단은 접지전압(VSSQ)보다 높은 하이레벨 상태를 갖도록 한다.

그리고, 로우 상태를 유지하는 인버터(313)의 입력단은 피모스 트랜지스터(312)의 게이트와 연결되어 있기 때문에, 로우 상태를 갖도록 하고, 인버터(304)의 드레인은 추가된 앤모스 트랜지스터(311)의 게이트와 연결하여 마찬가지로 하이레벨 상태를 갖도록 한다. 즉, DQ 패드(DQ)에서 VSSQ 패드(VSSQ)로 정전기 전류가 방전하는 VSSQ 테스트 모드에서는 앤모스 트랜지스터(311)의 게이트 전압이 하이레벨 상태이기 때문에 앤모스 트랜지스터(311)가 턴온되면서 풀다운 드라이빙 트랜지스터(306)의 게이트에는 접지전압(VSSQ)와 같은 전위를 유지하므로서, 턴온되지 않아서 풀다운 저항(307) 또는 풀다운 드라이빙 모스 트랜지스터(306)가 파괴되는 것을 방지할 수 있다.

VDDQ 패드(VDDQ)에서 DQ 패드(DQ)로 정전기 전류가 방전되는 VDDQ 테스트 모드에서는 피모스 트랜지스터(312)의 게이트가 로우레벨 상태이기 때문에 턴온이 되어 구동전압(VDDQ)와 같은 전위를 유지한다. 따라서, 풀업 드라이빙 모스 트랜지스터(308)는 턴오프 상태를 유지하게 되어 풀업 저항(309) 또는 풀업 드라이빙 모스 트랜지스터(308)가 파괴되는 것을 방지할 수 있다.

또한, 피모스 트랜지스터(312)가 턴온되고 안 되고는 구동전압(VDDQ) 전위보 다 문턱전압 만큼 작냐 안 작냐의 문제이지 풀업 드라이빙 모스 트랜지스터(308)의 게이트에 인가되는 전압레벨과는 무관하기 때문에 피모스 트랜지스터(312)는 항상 턴온이 된다. 따라서, 피모스 트랜지스터(312)는 ESD 발생시 항상 channel이 열린다.

도 4는 도 2에 도시된 반도체 장치의 동작을 나타내는 시뮬레이션 파형도이고,도 5는 도 3에 도시된 반도체 장치의 동작을 나타내는 시뮬레이션 파형도이다.

시뮬레이션을 통해 정전기 전류가 발생할 때에 풀업 드라이빙 모스 트랜지스터 및 풀업 드라이빙 모스트랜지스터의 게이트-소스간 전압이 얼마나 걸리는지 확인한 결과로써, 도 4의 경우에는 정전기 발생시 풀업 드라이빙 모스 트랜지스터 및 풀업 드라이빙 모스트랜지스터의 게이트-소스간 전압이 모두 문턱 전압 이상 걸리면서 풀업 드라이빙 모스 트랜지스터 및 풀업 드라이빙 모스트랜지스터가 동작하는 것을 보여주고 있다. 따라서 이 경우에는 언제든지 정전기 전류가 발생하는 경우에 풀업 드라이빙 모스 트랜지스터 또는 풀업 드라이빙 모스트랜지스터가 파괴될 수 있다.

그러나, 도 5의 경우에는 풀업 드라이빙 모스 트랜지스터 또는 풀업 드라이빙 모스트랜지스터의 턴온을 방지하기 위핸 모스 트랜지스터(312,311)로 인하여 풀업 드라이빙 모스 트랜지스터 및 풀업 드라이빙 모스트랜지스터의 게이트-소스간 전압이 발생하지 않도록 하여, 풀업 드라이빙 모스 트랜지스터 및 풀업 드라이빙 모스트랜지스터가 동작하지 않는다. 그러므로, 풀업 드라이빙 모스 트랜지스터 및 풀업 드라이빙 모스트랜지스터가 정전기 전류로 인해 파괴되는 것을 막을 수 있다. 또한, 그로 인하여 풀업 저항과 풀다운 저항의 저항값도 낮출 수 있어서, 데이터의 입,출력 속도를 빠르게 할 수 있다. 그러므로 보다 효과적으로 고속으로 동작하는 반도체 장치를 개발 할 수 있다.

이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.

도 1은 본 발명을 설명하기 위한 반도체 장치를 나타내는 회로도.

도 2는 도 1의 반도체 장치를 개선한 반도체 장치를 나타내는 회로도.

도 3은 본 발명의 바람직한 실시예에 따른 반도체 장치를 나타내는 회로도.

도 4는 도 2에 도시된 반도체 장치의 동작을 나타내는 시뮬레이션 파형도.

도 5는 도 3에 도시된 반도체 장치의 동작을 나타내는 시뮬레이션 파형도.

* 도면의 주요 부분에 대한 부호의 설명 *

303,306,311: 앤모스 트랜지스터

301,302: 정전기 트랜지스터 304,307,309: 저항

305: 캐패시터 308,312: 피모스트랜지스터

Claims (16)

1. 데이터 신호를 데이터 출력 패드를 통해 출력하기 위한 출력 드라이버;

   구동전압 공급단과 접지전압 공급단 사이에 배치되고 상기 출력 패드와 상기 출력 드라이버 사이에 배치되어 정전기 발생때 정전기 전류를 방전하기 위한 정전기 회로;

   상기 구동전압 공급단과 상기 접지전압 공급단 사이에 배치되어 상기 정전기 발생때 인가되는 정전기 전류를 감지하기 위한 정전기 감지부; 및

   상기 정전기 감지부의 감지결과에 따라 상기 출력 드라이버를 디스에이블 시키기 위한 디스 에이블부

   를 포함하는 반도체 장치.
2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서,

   외부로 출력될 데이터 신호를 입력받아 상기 출력 드라이버로 전달하기 위한 프리 드라이버를 더 포함하는 반도체 장치.
3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서,

   상기 정전기 감지부는

   상기 인버터의 입력단과 상기 구동전압 공급단 사이에 배치된 저항; 및

   상기 인버터의 입력단과 상기 접지전압 공급단 사이에 배치된 캐패시터를 포함하는 반도체 장치.
4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서,

   상기 출력 드라이버는

   풀업 드라이버이며, 상기 디스에이블부는 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서,

   상기 출력 드라이버는

   풀다운 드라이버이며, 상기 디스에이블부는 앤모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서,

   상기 출력드라이버와 상기 데이터 출력 패드 사이에 저항을 더 포함하는 것 을 특징으로 하는 반도체 장치.
7. 데이터 신호의 출력을 위해 데이터 출력 패드를 풀업시키기 위한 풀업 드라이버;

   데이터 신호의 출력을 위해 데이터 출력 패드를 풀다운시키기 위한 풀다운 드라이버;

   상기 데이터 출력 패드와 구동전압 공급단 사이에 배치되어 정전기 발생때 정전기 전류를 방전하기 위한 제1 정전기 회로;

   상기 데이터 출력 패드와 접지전압 공급단 사이에 배치되어 정전기 발생때 정전기 전류를 방전하기 위한 제2 정전기 회로;

   상기 구동전압 공급단과 상기 접지전압 공급단 사이에 배치되어 상기 정전기 발생때 인가되는 정전기 전류를 감지하기 위한 정전기 감지부;

   상기 정전기 감지부의 감지결과에 따라 상기 풀다운 드라이버를 디스에이블 시키기 위한 제1 디스 에이블부; 및

   상기 정전기 감지부의 감지결과에 따라 상기 풀업 드라이버를 디스에이블 시키기 위한 제2 디스 에이블부

   를 포함하는 반도체 장치.
8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.

   제 7 항에 있어서,

   외부로 출력될 데이터 신호를 입력받아 상기 풀업 드라이버와 풀다운 드라이버로 전달하기 위한 제1 및 제2 프리 드라이버를 더 포함하는 반도체 장치.
9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.

   제 7 항에 있어서,

   상기 정전기 감지부는

   구동전압 공급단과 접지전압 공급단 사이에 배치된 인버터;

   상기 인버터의 입력단과 상기 구동전압 공급단 사이에 배치된 저항; 및

   상기 인버터의 입력단과 상기 접지전압 공급단 사이에 배치된 캐패시터를 포함하며,

   상기 인버터의 출력단 레벨로 상기 제2 디스에이블부를 구성하는 앤모스트랜지스터의 턴온을 제어하며, 상기 인버터의 입력단의 전압레벨로 상기 제1 디스에이블부를 구성하는 피모스트랜지스터의 턴온을 제어하는 것을 특징으로 하는 반도체 장치.
10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.

    제9항에 있어서,

    상기 제1 디스에이블부는,
11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.

    제9항에 있어서,

    상기 제2 디스에이블부는,

    게이트에 접속된 상기 인버터의 출력단의 전압레벨에 응답하여 드레인 접속된 상기 풀 다운 드라이버의 입력단과 소스 접속된 상기 접지전압 공급단이 연결되는 것을 제어하기 위한 상기 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.

    제 7 항에 있어서,

    상기 풀업 드라이버와 상기 데이터 출력 패드 사이에 제1 저항과 상기 풀다운 드라이버와 상기 데이터 출력 패드 사이에 제2 저항을 더 포함하는 것을 특징으로 하는 반도체 장치.
13. 데이터 출력 패드를 풀업시키기 위한 풀업용 피모스 트랜지스터;

    상기 데이터 출력 패드와 구동전압 공급단 사이에 배치되어 정전기 발생때 정전기 전류를 방전하기 위한 정전기 회로;

    상기 구동전압 공급단과 접지전압 공급단 사이에 배치되어 상기 정전기 발생때 인가되는 정전기 전류를 감지하기 위한 정전기 감지부; 및

    상기 정전기 감지부의 감지결과에 따라 상기 풀업용 피모스 트랜지스터를 디스에이블 시키기 위해 상기 풀업용 피모스 트랜지스터의 게이트단과 상기 구동전압 공급단 사이에 배치된 피모스 트랜지스터

    를 포함하는 반도체 장치.
14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.

    제 13 항에 있어서,

    외부로 출력될 데이터 신호를 입력받아 상기 풀업용 피모스 트랜지스터로 전달하기 위한 프리 드라이버를 더 포함하는 반도체 장치.
15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.

    제 13 항에 있어서,

    상기 정전기 감지부는

    구동전압 공급단과 접지전압 공급단 사이에 배치된 인버터;

    상기 인버터의 입력단과 상기 구동전압 공급단 사이에 배치된 저항; 및
16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.

    제 13 항에 있어서,

    상기 풀업용 피모스 트랜지스터로와 상기 데이터 출력 패드 사이에 저항을 더 포함하는 것을 특징으로 하는 반도체 장치.

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