KR100866129B1 - 반도체 장치용 정전기 보호장치 - Google Patents

반도체 장치용 정전기 보호장치 Download PDF

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Abstract

본 발명은 반도체 장치용 정전기 보호장치에 관한 것으로, 보다 상세하게는 입출력 단자로 유입되는 정전기를 외부전압 라인으로 전달하는 전달수단과, 외부전압 라인으로 전달된 정전기의 전압 변화를 감지하여 검출전압을 출력하는 1차 검출수단과, 외부전압 라인으로 유도된 정전기의 전류를 감지하여 검출전압을 출력하는 2차 검출수단, 및 1차 및 2차 검출전압에 의해 구동되며 외부전압 라인으로 유도된 정전기를 방전시키는 제1 및 제2 방전수단을 구비함으로써, 정전기의 라이징 구간 및 미세한 전류의 정전기에서도 원활한 방전을 수행하며 정전기가 발생되는 전 구간에 걸쳐 지속적으로 방전 동작을 수행함으로써 안정적으로 반도체 장치의 내부회로를 보호하는 효과가 있다.

Description

반도체 장치용 정전기 보호장치{Device to Protect Semiconductor Device from Electrostatic Discharge}
도 1은 종래의 반도체 장치용 정전기 보호장치를 설명하기 위한 회로도.
도 2는 종래의 다른 반도체 장치용 정전기 보호장치를 설명하기 위한 회로도.
도 3은 도 2의 종래 반도체 장치용 정전기 보호장치의 방전수단에 의해 방전되는 전류를 나타내는 도면.
도 4는 본 발명의 제 1 실시예에 따른 반도체 장치용 정전기 보호장치를 설명하기 위한 회로도.
도 5는 도 4의 본 발명의 반도체 장치용 정전기 보호장치의 방전수단에 의해 방전되는 전류를 나타내는 도면.
도 6은 본 발명의 제 2 실시예에 따른 반도체 장치용 정전기 보호장치를 설명하기 위한 회로도.
도 7은 본 발명의 제 3 실시예에 따른 반도체 장치용 정전기 보호장치를 설명하기 위한 회로도.
본 발명은 반도체 장치용 정전기 보호장치에 관한 것으로, 보다 상세하게는, 정전기 방전(Electrostatic Discharge : ESD)에 의한 손상으로부터 반도체 장치를 보호하는 반도체 장치용 정전기 보호장치에 관한 것이다.
일반적으로, 정전기 방전은 반도체 장치의 신뢰성을 좌우하는 중요한 요소 중에 하나이다. 이러한 정전기 현상은 정전기의 발생 원인에 따라 인체 모델(Human Body Model : HBM), 머신 모델(Machine Model : MM), 디바이스 대전 모델(Charge Device Model : CDM)로 분류된다. 인체 모델은 인체에 의한 정전기 현상이고, 머신 모델은 측정 장비와의 접촉에 의한 정전기 현상이며, 디바이스 대전 모델은 소자 내에 축적된 정전기가 외부와 접지에 의해 순간적으로 방전되는 현상이다.
정전기가 발생하여 반도체 장치로 유입되면, 반도체 장치의 가장 취약한 부분으로 집중되어 흐른다. 이로 인하여, 반도체 장치 내부의 접합(Junction)이나 콘택(Contact) 또는 게이트 산화막 등이 용융(Melting)되어 불량(Failure)이 발생한다. 따라서, 반도체 장치는 정전기 전류로부터 내부회로를 보호하기 위하여 입출력 영역에 마다 필수적으로 정전기 보호 장치를 구비한다.
특히, 반도체 장치의 제조 기술이 발전함에 따라 입출력 버퍼를 구성하는 트랜지스터의 게이트 절연막 두께가 더욱 감속되므로 정전기에 의해 내부회로는 더욱 쉽게 손상 받을 수 있다. 즉, 트랜지스터의 게이트 절연막 두께가 감소하면, 게이트 절연막을 파괴하는 전압이 낮아져 종래의 정전기 보호장치를 사용할 경우 더 낮은 전압의 정전기에 의해서 트랜지스터의 게이트 절연막이 파괴될 수 있다.
이러한 문제를 해결하기 위해 정전기 보호회로 장치에 트랜지스터를 사용하는 방법이 제안되었다.
도 1은 종래의 반도체 장치용 정전기 보호장치를 설명하는 회로도이다.
종래의 반도체 장치용 정전기 보호장치는, 전달수단(11), 검출수단(12), 드라이버(13), 및 방전수단(14)을 구비한다.
전달수단(11)은 입출력 단자(15)를 통해 반도체 장치로 유입된 정전기를 외부전압(VCC) 라인(17)으로 전달한다.
검출수단(12)은 외부전압 라인(17)과 접지전압(VSS) 라인(18) 사이에 직렬로 연결된 저항소자(R1)와 캐피시터(C1)를 포함하며 외부전압 라인(17)의 정전기 유입을 검출한다.
드라이버(13)는 외부전압 라인(17)과 접지전압 라인(18) 사이에 직렬로 연결된 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)에 의해 형성된 CMOS형 버퍼를 포함하고 검출수단(12)에 의해 턴온되어 방전수단(14)을 동작시킨다.
방전수단(14)은 외부전압 라인(17)과 접지전압 라인(18) 사이에 연결된 NMOS 트랜지스터(N2)를 포함하여 드라이버(13)에 의해 동작되어 외부전압 라인(17)과 접지전압 라인(18)을 상호 연결시킨다.
이러한 종래의 반도체 장치용 정전기 보호장치 동작을 살펴보면, 정전기가 입출력 단자(15)로부터 유입되면 전달수단(11)에 의해 외부전압 라인(17)으로 정전기가 전달된다.
검출수단(12)은 정전기 발생 초기에 라이징 타임(rising time)의 교류전류에 대응하여 저항(R1)과 캐패시터(C1) 사이의 노드에서 발생하는 전압 강하를 검출하여 드라이버(13)로 인가한다.
드라이버(13)의 PMOS 트랜지스터(P1)가 턴온되고 방전수단(14)의 NMOS 트랜지스터(N2)의 게이트 전압이 상승하여 턴온된다. 따라서, 외부전압 라인(17)과 접지전압 라인(18)이 상호 연결되어 외부전압 라인(17)으로 전달된 정전기가 접지전압 라인(18)으로 방전된다.
그 결과, 반도체 장치용 정전기 보호장치는 입출력 단자(15)로 유입된 정전기로부터 반도체 장치의 내부회로(16)를 보호한다.
이와 같이 종래의 반도체 장치용 정전기 보호장치는, 드라이버(13)의 PMOS 트랜지스터(P1)가 정션 브레이크다운(Junction Breakdown) 시점보다 빠르게 동작한다. 이는, 정전기는 초기의 높은 라이징 타임 특성에 의해 교류전류가 캐패시터(C1)로 흐르고 저항소자(R1)를 지나면서 발생하는 빠른 전압 강하로부터 내부회로(16)를 보호하기 위함이다.
그러나, 검출수단(12)에서 일어나는 전압 강하는 정전기의 라이징 구간에 한정되므로 검출 전압이 검출되는 시간, 즉, 정전기 보호장치의 동작 지속 시간이 짧다.
그 결과, 정전기의 라이징 이외의 구간, 예를 들어, 정전기의 피크 구간, 또는 폴링 구간에서는 정전기로부터 효과적으로 내부회로를 보호하기 어려운 문제점이 있었다.
이러한 문제점을 보완하기 위해 본 출원인은 도 2에 도시된 바와 같은 회로 를 국내출원 "제2004-0114210호"로 출원한바 있으며, 도 2의 회로는 외부전압 라인(27)으로 전달되는 정전기 전류를 검출하여 이에 응답하는 검출전압으로 드라이버(23)를 동작시키는 구성이 상이한 검출수단(22)을 포함하는 반도체 장치용 정전기 보호장치가 제안되었다.
도 2에 도시된 반도체 장치용 정전기 보호장치는, 전달수단(21), 검출수단(22), 드라이버(23), 및 방전수단(24)을 구비한다.
전달수단(21)은 입출력 단자(25)를 통해 유입된 정전기를 외부전압 라인(27)으로 전달한다.
검출수단(22)은 외부전압 라인(27)과 내부회로(26)의 입력 단자 사이에 직렬로 연결된 저항소자(R2)와 다이오드(D1)를 포함하며 외부전압 라인(27)에 흐르는 정전기 전류에 반응한다.
드라이버(23)는 검출수단(22)의 출력 단자와 접지전압 라인(28) 사이에 직렬로 연결된 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N3)를 포함하는 CMOS형 버퍼를 포함하며 검출수단(22)에 의해 턴온되어 방전수단(24)을 동작시킨다.
여기서, 각각의 트랜지스터(P2, N3)의 게이트는 외부전압 라인(27)에 연결되고 PMOS 트랜지스터(P2)의 소스는 검출수단(22)의 출력 단자와 연결된다.
방전수단(24)은 외부전압 라인(27)과 접지전압 라인(28)에 연결된 NMOS 트랜지스터(N4)를 포함하며 드라이버(23)에 의해 동작되어 외부전압 라인(27)과 접지전압 라인(28)을 상호 연결시킨다.
이러한 종래의 다른 반도체 장치용 정전기 보호장치 동작을 살펴보면, 입출 력 단자(25)로부터 유입된 정전기가 전달수단(21)에 의해 외부전압 라인(27)으로 정전기가 전달된다.
검출수단(22)은 다이오드(D1)를 통해 입출력 단자(25)로 유입된 정전기의 일부분을 외부전압 라인(27)으로 전달하면서 외부전압 라인(27)으로 유입된 정전기 전류를 감지하고, 이에 응답하여 저항소자(R2)에 의해 강하된 전압을 검출하여 드라이버(23)로 인가한다.
드라이버(23)의 PMOS 트랜지스터(P2)가 턴온되고 방전수단(24) NMOS 트랜지스터(N4)의 게이트 전압이 상승하여 턴온되므로 외부전압 라인(27)과 접지전압 라인(28)이 상호 연결되어, 외부전압 라인(27)으로 전달된 정전기가 접지전압 라인(28)으로 방전된다.
그 결과, 반도체 장치용 정전기 보호장치는 입출력 단자(25)로 유입된 정전기로부터 반도체 장치의 내부회로(26)를 보호한다.
이와 같은 종래의 다른 반도체 장치용 정전기 보호장치는, 검출수단(22)에서 외부전압 라인(27)으로 흐르는 정전기 전류가 일정 이상 큰 구간에서는 지속적으로 검출전압을 검출하여 드라이버(23)를 동작시키므로 반도체 장치용 정전기 보호장치의 방전 동작시간을 오랫동안 지속시킬 수 있다.
그러나, 도 2의 회로는 방전수단(24)이 방전 동작을 수행하기 위해 일정치 이상의 큰 정전기 전류가 필요하다. 따라서 정전기 전류가 작으나 급격히 증가하는 도 3의 정전기의 라이징 구간(P)에서는 방전 동작이 불충분하게 이루어진다.
결국, 도 2의 정전기 보호장치는 일정 이상(대략 0.6V)의 정전기 전류에서 원활히 동작하지만 정전기의 라이징 구간(P)이나 미세한 전류의 정전기에서는 방전 동작이 충분히 이루어지기 어려우므로 내부회로가 손상될 수 있다.
따라서, 본 발명의 목적은, 반도체 장치로 유입되는 정전기의 라이징 구간과 미세한 전류의 정전기에서도 원활한 방전을 수행하며 정전기가 발생하는 전 구간에 걸쳐 지속적으로 방전 동작을 수행함으로써 정전기로부터 안정적으로 반도체 장치를 보호할 수 있는 반도체 장치용 정전기 보호장치를 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위한 반도체 장치용 정전기 보호장치는, 입출력 단자로 유입되는 정전기로부터 반도체 장치의 내부회로를 보호하기 위해 외부전압 라인과 접지전압 라인 사이에 구성되는 반도체 장치용 정전기 보호장치에 있어서, 상기 입출력 단자로 유입되는 상기 정전기를 상기 외부전압 라인으로 전달하는 전달수단; 상기 외부전압 라인으로 전달된 상기 정전기의 초기 라이징 구간의 교류전류에 대응하여 이루어지는 전압 강하를 검출전압으로 검출하는 1차 검출수단; 상기 외부전압 라인으로 전달된 상기 정전기를 감지하고 이에 대응하여 이루어지는 전압 강하를 검출전압으로 검출하는 2차 검출수단; 상기 1차 검출수단으로부터 검출된 검출전압에 의해 상기 외부전압 라인과 상기 접지전압 라인을 전기적으로 도통시켜 상기 정전기를 방전시키는 제1 방전수단; 및 상기 2차 검출수단으로부터 검출된 검출전압에 의해 상기 외부전압 라인과 상기 접지전압 라인을 전기적으로 도통시켜 상기 정전기를 방전시키는 제2 방전수단;을 구비하는 것을 특징으로 한다.
상기 1차 검출수단과 상기 2차 검출수단은 병렬로 연결됨이 바람직하다.
상기 1차 검출수단은 상기 외부전압 라인과 상기 접지전압 라인 사이에 직렬로 연결된 저항과 캐패시터를 구비함이 바람직하다.
상기 2차 검출수단은 상기 입출력 단자와 연결되어 상기 입출력 단자로부터 유입되는 상기 정전기의 일부를 상기 외부전압 라인으로 전달하는 다이오드; 상기 다이오드와 상기 외부전압 라인 사이에 연결되어 상기 외부전압 라인에 전달되는 상기 정전기에 대응하여 전압 강하를 발생시키는 제 1 저항; 상기 다이오드와 상기 제 1 저항의 공통 연결 단자에 소스가 연결되고 상기 외부전압 라인에 게이트가 연결되어 상기 외부전압 라인으로 전달된 상기 정전기를 감지하고 이에 대응하여 이루어지는 전압 강하를 검출하여 상기 방전수단으로 인가하는 PMOS 트랜지스터; 및 상기 접지전압 라인과 상기 PMOS 트랜지스터의 드레인 사이에 연결되어 상기 검출전압을 강하시키는 제 2 저항;을 구비함이 바람직하다.
상기 1차 검출수단과 상기 2차 검출수단은 상기 제1 및 제2 방전 수단과 병렬로 연결됨이 바람직하다.
상기 1차 방전수단과 상기 2차 방전수단은 NMOS 트랜지스터를 구비함이 바람직하다.
상기 1차 및 2차 검출수단은 상기 제1 방전수단 및 제2 방전수단과 병렬되게 연결되는 저항과 NMOS 트랜지서터를 더 구비함이 바람직하다.
상기 제1 및 제2 방전수단은 PMOS 트랜지스터를 구비함이 바람직하다.
본 발명의 목적을 달성하기 위한 다른 반도체 장치용 정전기 보호장치는, 입출력 단자로 유입된 정전기를 외부 전압 라인으로 전달하는 전달수단; 상기 외부 전압 라인으로 전달된 상기 정전기를 감지하여 이에 대응하여 이루어지는 전압 강하를 검출 수단으로 검출하는 검출수단; 및 상기 검출수단으로부터 검출된 상기 검출전압에 의해 상기 외부 전압 라인과 상기 접지 전압 라인을 전기적으로 도통시켜 상기 정전기를 방전시키는 방전수단;을 포함하며, 상기 검출수단은 상기 입출력 단자와 연결되어 상기 입출력 단자로부터 유입되는 상기 정전기의 일부를 상기 외부 전압 단자로 전달하는 다이오드; 상기 다이오드와 상기 외부 전압 단자 사이에 연결되어 상기 외부 전압 라인에 전달되는 상기 정전기에 대응하여 전압 강하를 발생시키는 제 1 저항; 상기 다이오드와 상기 제 1 저항의 공통 연결 단자에 소스가 연결되고 상기 외부 전압 라인에 게이트가 연결되어 상기 외부 전압 라인으로 전달된 상기 정전기를 감지하고 이에 대응하여 이루어지는 전압 강하를 검출하여 상기 방전수단으로 인가하는 PMOS 트랜지스터; 상기 외부 전압 라인과 상기 PMOS 트랜지스터의 드레인 사이에 연결되어 상기 정전기의 초기 라이징 타임의 교류전류에 응답하는 캐패시터; 및 상기 접지전압 라인과 상기 PMOS 트랜지스터의 드레인 사이에 연결되어 검출전압을 강하시키는 제 2 저항;을 구비하는 것을 특징으로 한다.
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이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
도 4는 본 발명의 제 1 실시예에 따른 반도체 장치용 정전기 보호장치를 설명하기 위한 회로도이다.
본 발명의 제 1 실시예에 따른 반도체 장치용 정전기 보호장치는, 전달수단(41), 1차 검출수단(42), 2차 검출수단(43), 및 1차, 2차 검출수단(42,43)에 의해 검출되는 검출전압으로 동작되는 방전수단(44)을 구비한다.
전달수단(41)은 외부전압 라인(47)과 접지전압 라인(48) 사이에 직렬로 연결된 다이오드(D2, D3)를 포함한다. 여기서, 다이오드(D2)의 캐소드(cathode)는 외부전압 라인(47)에 연결되고, 다이오드(D3)의 애노드(anode)는 접지전압 라인(48)에 연결된다. 그리고, 전달수단(41)은 입출력 단자(45)로부터 유입된 정전기가 내부회로(46)로 전달되지 않도록 정전기를 외부전압 라인(47)으로 전달한다.
1차 검출수단(42)은 외부전압 라인(47)과 접지전압 라인(48) 사이에 직렬로 연결된 캐패시터(C2)와 저항소자(R3)를 포함하고, 외부전압 라인(47)으로 전달된 정전기를 검출하여 그 검출전압으로 1차 방전수단(44a)을 동작시킨다.
2차 검출수단(43)은 외부전압 라인(47)과 입출력 단자(45)의 출력단 사이에 직렬로 연결된 저항소자(R4)와 다이오드(D4)를 포함하고, 저항소자(R4)와 다이오드(D4)의 공통 연결 단자와 접지전압 라인(48) 사이에 직렬로 연결된 PMOS 트랜지 스터(P3)와 저항소자(R5)를 구비한다. 여기서, PMOS 트랜지스터(P3)의 소스는 저항소자(R4)와 다이오드(D4)의 공통 연결 단자와 연결되고, 게이트는 외부전압 라인(47)과 연결된다. 그리고, 2차 검출수단(43)은 외부전압 라인(47)으로 정전기 전류가 전달되면저항소자(R4)에 의해 강하된 전압을 검출하여 그 검출전압으로 2차 방전수단(44b)을 동작시킨다.
방전수단(44)은 외부전압 라인(47)과 접지전압 라인(48) 사이에 연결된 NMOS 트랜지스터(N5, N6)를 포함한다. 각각의 NMOS 트랜지스터(N5, N6)의 드레인은 외부전압 라인(47)에 연결되고 소스는 접지전압 라인(48)에 연결되며 게이트는 1차 검출수단(42)과 2차 검출수단(43)의 출력 단자에 각각 연결된다. 그리고, 방전수단(34)이 게이트 전압 즉, 1차 검출수단(42)과 2차 검출수단(43)의 검출전압에 의해 턴온되는 경우, 외부전압 라인(47)과 접지전압 라인(48)을 전기적으로 상호 연결시킴으로써 외부전압 라인(47)으로 전달된 정전기를 접지전압 라인(48)으로 방전시킨다.
이와 같은 본 발명의 제 1 실시예에 따른 반도체 장치용 정전기 보호장치의 동작을 살펴보면, 입출력 단자(45)로부터 유입된 정전기가 전달수단(41)에 의해 외부전압 라인(47)을 통해 1차 검출수단(42)과 2차 검출수단(43), 및 방전수단(44)으로 전달된다.
1차 검출수단(42)은 외부전압 라인(47)으로 전달된 정전기의 전압 변화, 즉 정전기의 라이징 타임 구간에서 캐패시터(C2)를 통해 흐르는 교류전류에 의해 저항(R3)에 인가되어 강하된 전압을 검출하여 1차 방전수단(44a)으로 인가한다. 이 검출전압에 의해 1차 방전수단(44a)의 NMOS 트랜지스터(N5)가 턴온되어 정전기의 라이징 타임 구간에 해당하는 전류(1차 방전 전류)의 대부분이 1차 방전수단(44a)을 통해 접지전압 라인(48)으로 방전된다.
2차 검출수단(43)은 외부전압 라인(47)으로 흐르는 정전기의 전류를 검출하고 그에 응답하여 저항소자(R4)에 인가되는 전압 강하를 검출하여 PMOS 트랜지스터(P3)의 소스로 인가한다. PMOS 트랜지스터(P3)가 턴온되어 저항소자(R5)에 인가되는 출력 단자의 전압을 2차 방전수단(44b)으로 인가한다. 이 검출전압에 의해 2차 방전수단(44b)의 NMOS 트랜지스터(N6)의 턴온되어 정전기 전류(2차 방전 전류)의 대부분이 2차 방전수단(44b)을 통해 접지전압 라인(48)으로 방전된다.
이와 같이 본 발명에 따른 반도체 장치용 정전기 보호장치는, 정전기 초기 라이징 구간에 전압 변화에 대응하는 1차 검출수단(42)에 의해 검출된 검출전압과정전기 전류에 대응하는 2차 검출수단(43)에 의해 검출된 검출전압에 의해 동작하는 방전수단(44)을 구비함으로써, 정전기의 라이징 구간과 미세한 전류의 정전기에서도 원활한 방전을 수행하며 정전기가 발생하는 전 구간에 걸쳐 지속적으로 방전 동작을 수행한다. 그 결과, 반도체 장치는 정전기로부터 안전하게 보호된다.
도 5는 도 4의 본 발명의 반도체 장치용 정전기 보호장치의 방전수단에 의해 방전되는 전류를 나타내는 도면이며, 커브 A는 총 방전 전류를 나타내고 커브 B는 1차 방전 전류를 나타내며 커브 C는 2차 방전 전류를 나타낸다.
도 5를 참조하면, 정전기 전류가 작으나 급격히 증가하는 정전기의 라이징 구간(P)에서는 전압의 변화를 검출하는 1차 검출수단(32)에 의해 동작되는 1차 방 전수단(44a)을 통한 1차 방전전류가 많고, 정전기의 지속 구간(P')에는 정전기의 전류에 따른 전압을 검출하는 2차 검출수단(33)에 의해 동작되는 2차 방전수단(44b)을 통한 2차 방전전류가 주류를 이룬다.
도 6은 본 발명의 제 2 실시예에 따른 반도체 장치용 정전기 보호장치를 설명하기 위한 회로이다.
이하에서는 도 4의 구성 요소와 상이한 부분에 대해서만 설명하기로 한다.
도 6의 회로는, 제 1 실시예(도4 참조)에서 분리된 1차 검출수단(42)과 2차 검출수단(43)에 의해 구동되던 1차 방전수단과 2차 방전수단으로 구성된 방전수단(44)과 달리 단일 검출수단(62)에 의해 구동되는 NMOS 트랜지스터(N7)를 포함하는 방전수단(63)을 구비한다.
즉, 검출수단(62)은 도 4의 1차 검출수단(42)의 저항소자(R3)와 캐패시터(C2)가 2차 검출수단(43)과 결합된 형태로, 저항소자(R7)가 접지전압 라인(68)과 PMOS 트랜지스터(P4)의 출력단 사이에 연결되며, 캐패시터(C3)가 외부전압 라인(67)과 PMOS 트랜지스터(P4)의 출력단 사이에 연결된다.
이와 같은 본 발명의 제 2 실시예에 따른 반도체 장치용 정전기 보호장치의 동작을 살펴보면, 입출력 단자(65)로부터 유입된 정전기가 전달수단(61)에 의해 외부전압 라인(67)으로 전달된다.
검출수단(62)은 외부전압 라인(67)에 흐르는 정전기의 전류를 검출하고 그에 응답하여 저항소자(R6)에 인가되는 전압 강하를 검출하여 PMOS 트랜지스터(P4)의 소스로 인가한다. 그러면, PMOS 트랜지스터(P4)가 턴온되어 저항소자(R7)에 인가되 는 출력 단자의 전압을 방전수단(63)으로 인가한다. 이 검출전압에 의해 방전수단(63)의 NMOS 트랜지스터(N7)의 턴온되어 정전기 전류가 방전수단(63)을 통해 접지전압 라인(68)으로 방전된다. 이때, 정전기의 라이징 타임 구간에서 교류전류가 캐패시터(C3)를 통해 흐르므로 저항소자(R7)의 전압 강하를 빠르게 일으켜 방전수단(63)에서 방전 동작이 빠르게 이루어진다. 그 결과, 반도체 장치는 정전기로부터 안전하게 보호된다.
도 7은 본 발명의 제 3 실시예에 따른 반도체 장치용 정전기 보호장치를 설명하기 위한 회로이다.
도 7의 회로는 제 1 실시예(도4 참조)에서 방전수단(44)으로 NMOS 트랜지스터(N5, N6)를 구비하였던 것과는 다르게, 방전수단(74)으로 PMOS 트랜지스터(P6, P7)를 구비한다. 따라서, 방전수단(74)을 동작시키기 위해 각각의 1차 및 2차 검출수단(72, 73)에 외부전압 라인(77)과 접지전압 라인(78) 사이에 직렬로 연결된 저항소자(R10, R11)와 NMOS 트랜지스터(N8, N9)를 추가로 구비한다.
즉, 1차 검출수단(72)에 추가된 NMOS 트랜지스터(N8)의 게이트는 캐패시터(C4)와 저항소자(R7)의 공통 연결 단자와 연결되고, 추가된 저항소자(R10)와 NMOS 트랜지스터(N8)의 공통 연결 단자가 1차 방전수단(74a) PMOS 트랜지스터(P6)의 게이트와 연결된다.
마찬가지로, 2차 검출수단(73)에 추가된 NMOS 트랜지스터(N9)의 게이트는 PMOS 트랜지스터(P5)와 저항소자(R9)의 공통 연결 단자와 연결되고, 추가된 저항소자(R11)와 NMOS 트랜지스터(N9)의 공통 연결 단자가 2차 방전수단(74b)의 PMOS 트 랜지스터(P7)의 게이트와 연결된다.
이와 같은 본 발명의 제 3 실시예에 따른 반도체 장치용 정전기 보호장치의 동작은, 도 4과 동일하게, 입출력 단자(75)로부터 유입된 정전기가 전달수단(71)에 의해 외부전압 라인(77)으로 전달하며, 1차 검출수단(72)과 2차 검출수단(73)에 의해 검출된 전압으로 방전수단(44)을 동작시켜 정전기가 외부전압 라인(77)에서 접지전압 라인(78)으로 방전된다. 그 결과, 반도체 장치는 정전기로부터 안전하게 보호된다.
따라서, 본 발명에 의하면, 정전기의 전압 변화에 대응하는 1차 검출수단과 정전기 전류에 대응하는 2차 검출수단을 구비함으로써 정전기의 라이징 구간 및 미세한 전류의 정전기에서도 원활한 방전을 수행하며 정전기가 발생되는 전 구간에 걸쳐 지속적으로 방전 동작을 수행함으로써 안정적으로 반도체 장치의 내부회로를 보호하는 효과가 있다.

Claims (13)

  1. 입출력 단자로 유입되는 정전기로부터 반도체 장치의 내부회로를 보호하기 위해 외부전압 라인과 접지전압 라인 사이에 구성되는 반도체 장치용 정전기 보호장치에 있어서,
    상기 입출력 단자로 유입되는 상기 정전기를 상기 외부전압 라인으로 전달하는 전달수단;
    상기 외부전압 라인으로 전달된 상기 정전기의 초기 라이징 구간의 교류전류에 대응하여 이루어지는 전압 강하를 검출전압으로 검출하는 1차 검출수단;
    상기 외부전압 라인으로 전달된 상기 정전기를 감지하고 이에 대응하여 이루어지는 전압 강하를 검출전압으로 검출하는 2차 검출수단;
    상기 1차 검출수단으로부터 검출된 검출전압에 의해 상기 외부전압 라인과 상기 접지전압 라인을 전기적으로 도통시켜 상기 정전기를 방전시키는 제1 방전수단; 및
    상기 2차 검출수단으로부터 검출된 검출전압에 의해 상기 외부전압 라인과 상기 접지전압 라인을 전기적으로 도통시켜 상기 정전기를 방전시키는 제2 방전수단;
    을 구비하는 것을 특징으로 하는 반도체 장치용 정전기 보호장치.
  2. 제 1 항에 있어서,
    상기 1차 검출수단과 상기 2차 검출수단은 병렬로 연결됨을 특징으로 하는 반도체 장치용 정전기 보호장치.
  3. 제 1 항에 있어서,
    상기 1차 검출수단은 상기 외부전압 라인과 상기 접지전압 라인 사이에 직렬로 연결된 저항과 캐패시터를 구비하는 것을 특징으로 하는 반도체 장치용 정전기 보호장치.
  4. 제 1 항에 있어서,
    상기 2차 검출수단은 상기 입출력 단자와 연결되어 상기 입출력 단자로부터 유입되는 상기 정전기의 일부를 상기 외부전압 라인으로 전달하는 다이오드;
    상기 다이오드와 상기 외부전압 라인 사이에 연결되어 상기 외부전압 라인에 전달되는 상기 정전기에 대응하여 전압 강하를 발생시키는 제 1 저항;
    상기 다이오드와 상기 제 1 저항의 공통 연결 단자에 소스가 연결되고 상기 외부전압 라인에 게이트가 연결되어 상기 외부전압 라인으로 전달된 상기 정전기를 감지하고 이에 대응하여 이루어지는 전압 강하를 검출하여 상기 제 2 방전수단으로 인가하는 PMOS 트랜지스터; 및
    상기 접지전압 라인과 상기 PMOS 트랜지스터의 드레인 사이에 연결되어 상기 검출전압을 강하시키는 제 2 저항;
    을 구비하는 것을 특징으로 하는 반도체 장치용 정전기 보호장치.
  5. 제 1 항에 있어서,
    상기 1차 검출수단과 상기 2차 검출수단은 상기 제1 및 제2 방전 수단과 병렬로 연결됨을 특징으로 하는 반도체 장치용 정전기 보호장치.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 1차 방전수단과 상기 2차 방전수단 각각은 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치용 정전기 보호장치.
  9. 제 1 항에 있어서,
    상기 1차 및 2차 검출수단은 상기 제1 방전수단 및 제2 방전수단과 병렬되게 연결되는 저항과 NMOS 트랜지서터를 더 구비함을 특징으로 하는 반도체 장치용 정전기 보호장치.
  10. 제 9 항에 있어서,
    상기 제1 및 제2 방전수단은 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치용 정전기 보호장치.
  11. 입출력 단자로 유입된 정전기를 외부 전압 라인으로 전달하는 전달수단;
    상기 외부 전압 라인으로 전달된 상기 정전기를 감지하여 이에 대응하여 이루어지는 전압 강하를 검출전압으로 검출하는 검출수단; 및
    상기 검출수단으로부터 검출된 상기 검출전압에 의해 상기 외부 전압 라인과 접지 전압 라인을 전기적으로 도통시켜 상기 정전기를 방전시키는 방전수단;
    을 포함하며,
    상기 검출수단은 상기 입출력 단자와 연결되어 상기 입출력 단자로부터 유입되는 상기 정전기의 일부를 상기 외부 전압 라인으로 전달하는 다이오드;
    상기 다이오드와 상기 외부 전압 라인 사이에 연결되어 상기 외부 전압 라인에 전달되는 상기 정전기에 대응하여 전압 강하를 발생시키는 제 1 저항;
    상기 다이오드와 상기 제 1 저항의 공통 연결 단자에 소스가 연결되고 상기 외부 전압 라인에 게이트가 연결되어 상기 외부 전압 라인으로 전달된 상기 정전기를 감지하고 이에 대응하여 이루어지는 전압 강하를 검출하여 상기 방전수단으로 인가하는 PMOS 트랜지스터;
    상기 외부 전압 라인과 상기 PMOS 트랜지스터의 드레인 사이에 연결되어 상기 정전기의 초기 라이징 타임의 교류전류에 응답하는 캐패시터; 및
    상기 접지 전압 라인과 상기 PMOS 트랜지스터의 드레인 사이에 연결되어 상기 검출전압을 강하시키는 제 2 저항;
    을 구비하는 것을 특징으로 하는 반도체 장치용 정전기 보호장치.
  12. 삭제
  13. 삭제
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