KR100818085B1 - 반도체 장치용 정전기 보호장치 - Google Patents

반도체 장치용 정전기 보호장치 Download PDF

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Abstract

본 발명은 반도체 장치용 정전기 보호장치에 관한 것으로, 정전기 방전에 의한 손상으로부터 반도체 장치를 보호하는 반도체 장치용 정전기 보호장치에 관한 것이다.
본 발명의 정전기로부터 내부회로를 보호하기 위한 반도체 장치용 정전기 보호장치는, 정전기를 감지하여 검출전압을 출력하는 검출수단과, 검출전압에 의해 구동되는 드라이버와, 드라이버에 의해 구동되어 정전기를 방출하는 방전수단, 및 방전수단의 동작시간을 증가시키는 지연수단을 포함한다.
특히, 지연수단으로 NMOS 트랜지스터로 구비함으로써 반도체 장치의 면적을 증가시키지 않으면서 정전기에 대해 빠르게 동작하며 전류 구동 능력을 증가시켜 정전기가 발행되는 전 구간에서 정전기를 방전시켜 안정적으로 반도체 장치의 내부회로를 정전기로부터 보호하는 효과가 있다.
반도체, EDS, RC

Description

반도체 장치용 정전기 보호장치{Device to Protect Semiconductor Device from Electrostatic Discharge}
도 1은 종래의 반도체 장치용 정전기 보호장치를 도시한 회로도.
도 2는 종래의 다른 반도체 장치용 정전기 보호장치를 도시한 회로도.
도 3은 본 발명의 일실시예에 따른 반도체 장치용 정전기 보호장치를 도시한 회로도.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치용 정전기 보호장치를 도시한 회로도.
도 5는 도 1과 도 3의 반도체 장치용 정전기 보호장치에서 방전수단의 게이트로 인가되는 전압을 나타내는 도면.
본 발명은 반도체 장치용 정전기 보호장치에 관한 것으로, 보다 상세하게는, 정전기 방전(electrostatic discharge : ESD)에 의한 손상으로부터 반도체 장치를 보호하는 반도체 장치용 정전기 보호장치에 관한 것이다.
일반적으로, 정전기 방전은 반도체 장치의 신뢰성을 좌우하는 중요한 요소중 에 하나이다. 이러한 정전기 현상은 정전기의 발생 원인에 따라 인체 모델(Human Body Model : HBM), 머신 모델(Machine Model : MM), 디바이스 대전 모델(Charge Device Model : CDM)로 분류된다. 인체 모델은 인체에 의한 정전기 현상이고, 머신 모델은 측정 장비와의 접촉에 의한 정전기 현상이며, 디바이스 대전 모델은 소자 내에 축적된 정전기가 외부와 접지에 의해 순간적으로 방전되는 현상이다.
정전기가 발생하여 반도체 장치로 유입되면, 반도체 장치의 가장 취약한 부분으로 집중되어 흐른다. 이로 인하여, 반도체 장치 내부의 접합(Junction)이나 콘택(Contact) 또는 게이트 산화막 등이 용융(Melting)되어 불량(Failure)이 발생된다. 따라서, 반도체 장치는 정전기 전류로부터 내부회로를 보호하기 위하여 입출력 영역에 마다 필수적으로 정전기 보호 장치가 구비된다.
특히, 반도체 장치의 제조 기술이 발전함에 따라 입출력 버퍼를 구성하는 트랜지스터의 게이트 절연막 두께가 더욱 감속되어 정전기에 의해 내부회로는 더욱 손쉽게 손상 받을 수 있다. 즉, 트랜지스터의 게이트 절연막 두께가 감소되면, 게이트 절연막을 파괴하는 전압이 낮아져 종래의 정전기 보호장치를 사용할 경우 더 낮은 전압의 정전기에 의해서 트랜지스터의 게이트 절연막이 파괴될 수 있다. 이러한 문제를 해결하기 위해 정전기 보호회로 장치에 트랜지스터를 사용하는 방법이 제안되었다.
도 1은 종래의 반도체 장치용 정전기 보호장치를 설명하는 회로도이다.
종래 반도체 장치용 정전기 보호장치는, 검출수단(11), 드라이버(12), 및 방전수단(13)을 구비한다.
검출수단(11)은 외부전압 라인(16)과 접지전압 라인(17) 사이에 직렬로 연결된 저항소자(R1)와 캐피시터(C1)를 포함하며 저항소자(R1)와 캐패시터(C1)의 공통 연결 노드(node1)에 드라이버(12)가 연결된다.
드라이버(12)는 외부전압 라인(16)과 접지전압 라인(17) 사이에 직렬로 연결된 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)에 의해 형성된 CMOS 형 버퍼를 포함한다. 여기서, PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 게이트는 검출수단(11)의 노드(node1)와 연결되고, 소스는 각각의 전압 라인(16, 17)에 연결되며 드레인은 방전수단(13)과 연결된다.
방전수단(13)은 외부전압 라인(16)과 접지전압 라인(17) 사이에 연결된 NMOS 트랜지스터(N2)를 포함하며, 드라이버(12)에 의해 NMOS 트랜지스터(N2)의 게이트 전압이 상승하면 턴온된다.
이와 같은 종래 반도체 장치용 정전기 보호장치의 동작을 살펴보면, 검출수단(11)의 저항소자(R1)와 캐패시터(C1) 사이의 노드(node1)에 인가되는 전압은 드라이버(12)의 게이트로 인가된다.
정전기 유입으로 인하여 검출수단(11)에서 전압 강하가 발생되면, 드라이버(12)의 PMOS 트랜지스터(P1)가 턴온되고 이로 인해 PMOS 트랜지스터(P1)의 출력단 노드(node2)의 전압이 상승되어 방전수단(13)의 게이트로 인가된다.
방전수단(13)의 게이트 전압이 상승하면 NMOS 트랜지스터(N2)가 턴온되고 외부전압 라인(16)과 접지전압 라인(17)이 상호 연결되어 외부전압 라인(16)으로 유입된 정전기가 접지전압 라인(17)으로 방전된다. 그 결과, 반도체 장치용 정전기 보호장치는 정전기로부터 반도체 장치의 내부회로를 보호한다.
이처럼 종래의 반도체 장치용 정전기 보호장치는, 정전기 초기의 높은 라이징 타임 특성에 의한 교류전류가 검출수단(11)의 캐패시터(C1)로 흘러 저항소자(R1)를 지나면서 전압 강하가 빠르게 일어나므로 드라이버(12)의 PMOS 트랜지스터(P1) 정션 브레이크다운(Junction Breakdown) 시점보다 빠르게 정전기 보호장치가 동작한다.
그러나, 검출수단(11)에서 발생하는 전압 강하는 정전기의 라이징 구간에 한정되므로 검출 전압이 검출되는 시간이 짧다. 즉, 정전기 보호장치의 동작 지속 시간이 짧아서 정전기의 라이징 이외의 구간, 예를 들어, 정전기의 피크 구간, 또는 폴링 구간에서는 정전기로 인해 내부회로가 손상될 수 있다.
이러한 문제점을 해결하기 위해 도 2에 도시된 바와 같이 미국특허 "US5946177"에서는 방전수단(23)의 동작을 유지시키는 전압의 감쇄 시간을 지연시키기 위해 지연수단(24)을 추가로 구비한 반도체 장치용 정전기 보호장치가 제안되었다.
도 2에 도시된 종래의 다른 반도체 장치용 정전기 보호장치는, 검출수단(21), 드라이버(22), 방전수단(23), 및 지연수단(24)을 구비한다.
검출수단(21)과 방전수단(23)은 도 1과 동일하게 구성된다. 그러나, 드라이버(22)는 외부전압 라인(26)과 노드(node4) 사이에 연결된 PMOS 트랜지스터(P2)로 구성되고, 지연수단(24)은 접지전압 라인(27)과 노드(node4) 사이에 병렬 연결된 저항(R3)과 캐패시터(C3)로 구성된다.
이와 같은 종래 다른 반도체 장치용 정전기 보호장치의 동작을 살펴보면, 검출수단(21)의 저항소자(R2)와 캐패시터(C2) 사이의 노드(node3)에 인가되는 전압은 드라이버(22)의 게이트로 인가된다.
정전기 유입으로 인하여 검출수단(21)에서 전압 강하가 발생되면, 드라이버(22)의 PMOS 트랜지스터(P2)가 턴온되고 이로 인해 PMOS 트랜지스터(P2)의 출력단 노드(node4)의 전압이 상승되어 방전수단(23)의 게이트로 인가된다.
방전수단(23)의 게이트 전압이 상승하면 NMOS 트랜지스터(N3)가 턴온되고 외부전압 라인(26)과 접지전압 라인(27)이 상호 연결되어 외부전압 라인(26)으로 유입된 정전기가 접지전압 라인(27)으로 방전된다.
정전기 초기 라이징 타임 이후 지연수단(24)은 방전수단(23)의 동작을 유지하기 위해 게이트로 인가되는 전압의 감쇄 시간을 지연시킴으로써 정전기 방전 동작 시간을 증가시킨다.
즉, 정전기 초기 라이징 구간에 검출수단(21)의 검출전압에 의해 드라이버(22)의 PMOS 트랜지스터(P2)가 턴온되고 그 출력 전압이 방전수단(23)의 게이트로 인가되는 동시에 지연수단(24)의 캐패시터(C3)로 충전된다. 이후 정전기의 교류전류가 사라지는 구간에서 캐패시터(C3)에 충전된 전류가 방전되어 방전수단(23)의 게이트 턴온 전압을 유지시켜 NMOS 트랜지스터(N3)의 방전 동작을 지속시킨다.
그러나, 지연수단(24)의 캐패시터(C3)와 저항소자(R3)에 의한 전압 감쇄 지연 효과를 달성하기 위해서는 정전기 신호가 지속되는 시간에 근접하는 RC 상수값이 요구된다. 다시 말해, 정전기 라이징 구간이 끝난 후에 드라이버(22)는 동작하 지 않으므로 캐패시터(C3)에 축적된 전하가 저항(R3)을 통해 서서히 소멸됨에 따라 방전수단(23)을 동작시키는 전압도 시간에 따라 감쇄하며, 시간에 따른 전압은 아래의 식과 같다.
Figure 112006013674832-pat00001
여기서, t는 시간, R은 저항소자의 저항, C는 캐패시터의 캐패시턴스, |V|는 전압(v(t))의 피크 값을 나타낸다.
이와 같이, 방전수단(23)을 동작시키기 위한 전압은 지연수단(24)의 저항소자(R3)와 캐패시터(C3)에 의한 RC의 상수값에 의해 결정된다. 정전기 보호장치가 정전기에 대해 빠르게 응답하여 동작하도록 하기 위해서 검출수단(21)의 RC 값은 10ns 이하의 값을 가져야 하며, 지연수단(24)은 정전기 보호장치의 동작 지속 시간을 증가하기 위해 RC 값을 100ns 이상의 값을 가져야 한다. 다시 말해, 지연수단(24)의 저항소자(R3)와 캐패시터(C3)는 검출수단(21)의 저항소자(R2)와 캐패시터(C2)에 비해 최소 10배 이상의 크기를 가져야 한다. 그 결과, 반도체 장치의 크기가 증가되는 문제가 있다.
따라서, 본 발명의 목적은 반도체 장치의 면적을 증가시키지 않으면서 정전기에 대해 빠르게 동작하고 전류구동 능력을 증가시켜 정전기가 발행되는 전 구간에서 정전기 방전 동작을 유지함으로써 안정적으로 내부회로를 보호할 수 있는 반도체 장치용 정전기 보호장치를 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 외부전압 라인으로 유입되는 정전기로부터 내부회로를 보호하기 위한 반도체 장치용 정전기 보호장치는, 외부전압 라인과 접지전압 라인 사이에 구성되어 유입되는 정전기의 초기 라이징 구간에 대응한 전압 강하가 이루어지고 강하된 전압을 검출전압으로 검출하는 검출수단과, 상기 검출수단과 병렬로 구성되어 검출전압에 의하여 구동되는 드라이버와, 상기 드라이버로부터 외부전압 라인에 인가되는 정전기 전류를 제공받아 턴온 되어 외부전압 라인과 접지전압 라인의 전기적 도통을 이루는 방전수단, 및 방전수단과 같이 드라이버에 의해 구동되어 정전기의 테일 구간에 대응하여 검출수단의 전압 강하 상태를 유지하는 지연수단을 구비한다.
여기서, 검출수단은 외부전압 라인과 접지전압 라인 사이에 직렬로 연결된 저항과 캐패시터를 구비하고, 방전수단은 외부전압 라인에 PMOS 트랜지스터가 연결되고 접지전압 라인에 NMOS 트랜지스터가 연결된 CMOS형 버퍼로 구성된다.
그리고, 지연수단은 드라이버에 의해 턴온되는 최소한 둘 이상의 스위칭 소자가 직렬로 연결되며, 바람직하게는 상기 스위칭 소자로 NMOS 트랜지스터를 구비한다. 여기서, 상기 스위칭 소자들의 직렬 연결에 의하여 형성된 노드와 검출수단의 전압 강하단이 연결된다. 상기 전압 강하단은 외부 전압라인과 접지전압 라인 사이에 직렬로 연결된 저항과 캐패시터 단의 접속을 이루는 노드이다.
바람직하게는, 외부전압 라인과 접지전압 라인 사이에 직렬로 연결되어 외부전압 라인으로 정전기를 유도하는 다이오드로 구성된 전달수단을 더 구비한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 반도체 장치용 정전기 보호장치를 도시한 회로도이다.
본 발명의 일실시예에 따른 반도체 장치용 정전기 보호장치는, 검출수단(31), 드라이버(32), 방전수단(33), 및 지연수단(34)을 구비한다.
검출수단(31)은 외부전압 라인(36)과 접지전압 라인(37) 사이에 직렬로 연결된 저항소자(R4)와 캐패시터(C4)를 포함한다. 저항소자(R4)와 캐패시터(C4)의 공통 연결 노드(node5)는 드라이버(32)의 게이트와 연결된다.
드라이버(32)는 외부전압 라인(36)과 접지전압 라인(37) 사이에 직렬로 연결된 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N4)에 의해 형성된 CMOS 형 버퍼를 포함한다. 그리고, 드라이버(32)는 검출수단(31)으로부터 인가되는 검출전압에 의해 구동되며 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N4)의 공통 연결 노드(node6)는 방전수단(33)의 게이트와 연결된다.
방전수단(33)은 외부전압 라인(36)과 접지전압 라인(37) 사이에 연결된 NMOS 트랜지스터(N5)를 포함한다. 여기서, NMOS 트랜지스터(N5)의 드레인은 외부전압 라인(36)에 연결되고, 소스는 접지전압 라인(37)에 연결되며, 드라이버(32)에 의해 게이트 전압이 상승되면 턴온된다.
지연수단(34)은 접지전압 라인(37)과 노드(node6) 사이에 직렬로 연결된 2개의 NMOS 트랜지스터(N6, N7)를 포함한다. NMOS 트랜지스터(N6)는 게이트와 드레인 이 방전수단(33)의 게이트와 연결된 노드(node6)와 연결되고, 백바이어스가 접지전압 라인(37)과 연결된다. 그리고, NMOS 트랜지스터(N7)는 게이트가 방전수단(33)의 게이트와 연결된 노드(node6)와 연결되고 소스와 백바이어스는 접지전압 라인(37)과 연결되고 드레인은 드라이버(32)를 이루는 CMOS 형 버퍼의 게이트에 연결된다. 드라이버(32)의 게이트는 검출수단(31)의 저항소자(R4)와 캐패시터(C4) 사이의 노드(node5)에 연결되므로 결과적으로 지연수단(34)의 NMOS 트랜지스터(N7)의 드레인은 검출수단(31)의 노드(node5)와 연결된다.
이러한 본 발명의 반도체 장치용 정전기 보호장치 동작은 설명의 편의를 위해 외부전압 라인(36)으로 정전기가 유입되는 경우로 한정하여 살펴본다.
검출수단(31)의 저항소자(R4)와 캐패시터(C4) 사이의 노드(node5)에 인가되는 전압은 드라이버(32)의 게이트 및 지연수단(34)의 NMOS 트랜지스터(N7)의 드레인으로 인가된다.
정전기 유입으로 인하여 검출수단(31)에서 전압 강하가 발생되면, 드라이버(32)의 PMOS 트랜지스터(P3)가 턴온되고 이로 인해 상승하는 PMOS 트랜지스터(P3)의 출력 전압이 방전수단(33)의 게이트 및 지연수단(34)으로 인가된다.
방전수단(33)의 게이트 전압이 상승하면 NMOS 트랜지스터(N5)가 턴온되고 외부전압 라인(36)과 접지전압 라인(37)이 상호 연결되어 외부전압 라인(36)으로 유입된 정전기가 접지전압 라인(37)으로 방전된다.
이때, 지연수단(34)은 방전수단(33)의 게이트가 연결된 노드(node6)를 공유함으로써 방전수단(33)이 동작할 때 함께 동작하며, NMOS 트랜지스터(N7)의 드레인 단자와 검출수단(31)의 노드(node5)로 전류 패스가 형성된다.
따라서, 검출수단(31)은 정전기 발생 초기에 정전기의 라이징 타임의 교류전류가 캐패시터(C4)로 흘러 저항소자(R4)를 지나면서 발생하는 강하된 전압을 검출한다. 그 이후 정전기의 교류전류가 사라져 직류전류로 유지되면 지연수단(34)의 NMOS 트랜지스터(N7)의 채널로 흐르는 직류전류에 의해 저항소자(R4)에 유지되는 전압 강하 상태를 검출하여 드라이버(32)로 인가한다. 그 결과, 드라이버(32)의 PMOS 트랜지스터(P3)가 정전기 발생 구간 동안 턴온 상태를 유지함으로써 방전수단(33)의 방전 동작이 지속된다. 그러므로 반도체 장치용 정전기 보호장치는 정전기로부터 반도체 장치의 내부회로를 안전하게 보호한다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치용 정전기 보호장치를 도시한 회로도이다.
이하에서는 도 3의 구성 요소와 상이한 부분에 대해서만 설명하기로 한다.
본 발명의 다른 실시예에 따른 반도체 장치용 정전기 보호장치는, 도 3의 구성 요소와 동일하게 구성된 검출수단(41), 드라이버(42), 방전수단(43), 및 지연수단(44)를 구비한다. 그와 더불어, 외부전압 라인(46)과 접지전압 라인(47) 사이에 직렬로 연결된 다이오드(D1, D2)로 구성된 전달수단(45)을 더 구비하여 내부회로(49)를 보호하는 반도체 장치용 정전기 보호장치이다.
동작을 살펴보면, 입출력 단자(48)를 통해 유입된 정전기를 외부전압 라인(36)으로 유도하여 도 3과 동일한 방법으로 방전을 수행한다.
도 5는 도 1과 도 3의 반도체 장치용 정전기 보호장치에서 방전수단(13, 33) 의 게이트로 인가되는 전압을 나타내는 도면으로, V1은 종래 반도체 장치용 정전기 보호장치의 방전수단(도 1의 N2)의 게이트로 입력되는 전압이고, V2는 본 발명의 반도체 장치용 정전기 보호장치의 방전수단(도 3의 N5)의 게이트로 입력되는 전압이다.
도 5를 참조하면, 정전기 발생 동안에 종래 정전기 보호장치에서 방전수단(도 1의 N2)의 게이트로 입력되는 전압(V1)은 정전기의 라이징 구간 이후부터 급격히 줄어들어 지속적으로 유지되지 않는 것을 볼 수 있다. 반면, 본 발명의 정전기 보호장치에서 방전수단(도 3의 N5)의 게이트로 입력되는 전압(V3)은 정전기의 전 구간에서 지속적으로 유지되는 것을 볼 수 있다.
따라서, 본 발명에 의한 반도체 장치용 정전기 보호장치는 종래의 저항소자와 캐패시터로 구성된 지연수단을 대신하여, NMOS 트랜지스터로 구성된 지연수단을 구비함으로써 반도체 장치의 면적을 줄이면서도 정전기에 대해 빠르게 동작하고 전류 구동 능력이 증가되어 정전기가 발생되는 전 구간에 걸쳐 방전 동작을 유지함으로써 정전기로부터 반도체 장치의 내부회로를 안전하게 보호한다.
따라서, 본 발명에 의하면, 반도체 장치용 정전기 보호장치는 NMOS 트랜지스터로 구성된 지연수단을 구비함으로써 반도체 장치의 면적을 증가시키지 않으면서 정전기에 대해 빠르게 동작하고 전류 구동 능력을 증가시켜 정전기가 발행되는 전 구간에 걸쳐 방전 동작을 유지하여 정전기로부터 안전하게 보호하는 효과가 있다.

Claims (8)

  1. 외부전압 라인으로 유입되는 정전기로부터 내부회로를 보호하기 위한 반도체 장치용 정전기 보호장치에 있어서,
    상기 외부전압 라인과 접지전압 라인 사이에 구성되어 유입되는 상기 정전기의 초기 라이징 구간에 대응한 전압 강하가 이루어지고 상기 강하된 전압을 검출전압으로 검출하는 검출수단;
    상기 검출수단과 병렬로 구성되어 상기 검출전압에 의하여 구동되는 드라이버;
    상기 드라이버로부터 상기 외부전압 라인에 인가되는 상기 정전기 전류를 제공받아 턴온되어 상기 외부전압 라인과 상기 접지전압 라인의 전기적 도통을 이루는 방전수단; 및
    상기 방전수단과 같이 상기 드라이버에 의해 구동되어 상기 정전기의 테일 구간에 대응하여 상기 검출수단의 상기 전압 강하 상태를 유지하는 지연수단;
    을 구비하는 것을 특징으로 하는 반도체 장치용 정전기 보호장치.
  2. 제 1 항에 있어서,
    상기 검출수단은 상기 외부전압 라인과 상기 접지전압 라인 사이에 직렬로 연결된 저항과 캐패시터를 구비하는 것을 특징으로 하는 반도체 장치용 정전기 보호장치.
  3. 제 1 항에 있어서,
    상기 방전수단은 상기 외부전압 라인에 PMOS 트랜지스터가 연결되고 상기 접지전압 라인에 NMOS 트랜지스터가 연결된 CMOS 버퍼로 구성됨을 특징으로 하는 반도체 장치용 정전기 보호장치.
  4. 제 1 항에 있어서,
    상기 지연수단은 상기 드라이버에 의해 턴온되는 복수의 스위칭 소자가 직렬로 연결되는 것을 특징으로 하는 반도체 장치용 정전기 보호장치.
  5. 제 4 항에 있어서,
    상기 스위칭 소자는 NMOS 트랜지스터임을 특징으로 하는 반도체 장치용 정전기 보호장치.
  6. 제 4 항에 있어서,
    상기 스위칭 소자들의 직렬 연결에 의하여 형성된 노드와 상기 검출수단의 전압 강하단이 연결됨을 특징으로 하는 반도체 장치용 정전기 보호장치.
  7. 제 6 항에 있어서,
    상기 전압 강하단은 상기 외부 전압라인과 상기 접지전압 라인 사이에 직렬로 연결된 저항과 캐패시터 단의 접속을 이루는 노드임을 특징으로 하는 반도체 장치용 정전기 보호장치.
  8. 제 1 항에 있어서,
    상기 외부전압 라인과 상기 접지전압 라인 사이에 직렬로 연결되어 상기 외부전압 라인으로 상기 정전기를 유도하는 다이오드로 구성된 전달수단을 구비하는 것을 특징으로 하는 반도체 장치용 정전기 보호장치.
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