JP5603277B2 - 半導体集積回路のｅｓｄ保護回路 - Google Patents

Description

本発明は、バッテリが誤って、正負逆接続された時でも、大電流が流れて破壊しないＥＳＤ保護素子に関する。

従来の半導体集積回路（以下ＩＣと記載する）の入力回路は、図４に示されるような回路が知られていた（例えば、特許文献１参照）。

ＩＣには、正（プラス）電源端子１２１と、負（マイナス）電源端子１２２と、少なくとも１つの入力端子１２０があり、正電源端子１２１には、バッテリ１０１のプラス端子が接続され、負電源端子１２２には、バッテリ１０１のマイナス端子が接続される。入力端子１２０と負電源端子１２２の間には、通常、主となるＥＳＤ保護回路１００が、ＩＣのＰＡＤの近傍に配置されている。

入力端子１２０の信号を受ける内部回路（インバータ）１３０があり、そのゲートをＥＳＤ（静電気破壊）から保護するためのＣＤＭ（Ｃｈａｒｇｅｄ Ｄｅｖｉｃｅ Ｍｏｄｅｌ）対策として、ＥＳＤ保護回路１１０が、内部回路１３０の近くに、配置される。ＥＳＤ保護回路１１０は、Ｎｃｈトランジスタ１１とＰｃｈトランジスタ１３と抵抗１５とからなる。Ｎｃｈトランジスタ１１のドレインとＰｃｈドランジスタ１３のドレインが、内部回路１３０のゲートに接続され、Ｎｃｈトランジスタ１１のゲートとソースと基板は、ＶＳＳに接続され、Ｐｃｈトランジスタ１３のゲートとソースと基板は、ＶＤＤに接続されている。Ｎｃｈトランジスタ１１とＰｃｈトランジスタ１３は、ＯＦＦ状態（ハイ・インピーダンス状態）となっており、通常の動作状態においては、Ｎｃｈトランジスタ１１とＰｃｈトランジスタ１３の有無に、内部回路の動作は、関係しない。抵抗１５は、ＥＳＤの保護のために、ある値（例えば１ｋΩ程度）の抵抗を意図的に挿入しても構わないし、ＩＣの配線によって、寄生抵抗としてついているものであっても構わない。

ＣＤＭで、ＩＣが高い電圧に帯電されている状態で、入力端子１２０から放電する場合、一般に、内部回路１３０の基板側の電荷は、基板や、主ＥＳＤ保護回路１００を介して、すばやく、放電するのに対して、ゲートの電荷は、抵抗１５によって、放電するために時間がかかり、結果として、内部回路の１３０のゲートと基板間に、瞬間的に高電圧がかかり、内部回路のゲートが破壊する可能性がある。これを防ぐために、内部回路のゲートと正電源端子１２１及び負電源端子１２２の間に、ＯＦＦトランジスタ１１、１３を挿入し、内部回路のゲートと各電源端子間に高電圧がかかる前に、前記ＯＦＦトランジスタ１１、１３が、ブレーク・ダウンすることで、内部回路のゲートに高電圧がかかるのを防ぎ、ＣＤＭでの破壊を防止することが出来る。

尚、１１Ｄと１３Ｄは、それぞれ、Ｎｃｈトランジスタ１１とＰｃｈトランジスタ１３の寄生ダイオードを示している。

図５にＩＣのレイアウトのイメージ図の例を示す。ＶＤＤ端子に接続されるＶＤＤ ＰＡＤと、ＩＮ端子に接続されるＩＮ ＰＡＤと、ＶＳＳ端子に接続されるＶＳＳ ＰＡＤの３つのＰＡＤがあり、ＩＮ ＰＡＤの近傍に、主となるＥＳＤ保護回路１００がレイアウトされる。ＩＣの内部に、内部回路１３０がレイアウトされ、その近傍に、ＣＤＭ対策用のＥＳＤ保護回路１１０がレイアウトされる。

図５では、３つのＰＡＤのみとしているが、通常ＩＣには、より多くのＰＡＤと、回路が含まれる。

特開平７−１５３８４６号公報（第１図）

しかしながら、従来の保護回路は、バッテリ１０１を、＋（プラス）と−（マイナス）を逆に接続した場合、すなわち、ＶＤＤ端子１２１に、バッテリの−（マイナス）端子を接続し、ＶＳＳ端子１２２にバッテリの＋（プラス）端子を接続した場合、ＥＳＤ保護素子１１、及び１３の寄生ダイオード１１Ｄ、及び１３Ｄが、順方向にバイアスされ電流が流れて、発熱し、最悪の場合、ＩＣが破壊するという課題があった。

そこで、本発明の目的は従来のこのような課題を解決して、バッテリが逆に接続されても、電流が流れて破壊することのないＥＳＤ保護回路を提供することを目的としている。

本発明は、ＣＤＭ用のＥＳＤ保護回路のＯＦＦトランジスタ１１、１３に直列に、寄生ダイオードが、前記ＯＦＦトランジスタと逆向きになるようにトランジスタ素子を挿入する回路構成とすることで、上記課題を解決したものである。

以上のような本発明のＥＳＤ保護回路によれば、バッテリが逆接続されても、ＩＣに大電流が流れることなく、破壊を防止することが出来る。

本発明の第一の実施例のＥＳＤ保護回路である。 本発明の第一の実施例のＥＳＤ保護回路の断面図である。 本発明のＥＳＤ保護回路の第二の実施例である。 従来のＥＳＤ保護回路を示す図である。 ＩＣのレイアウトのイメージ図である。

本発明を実施するための形態について、図面を参照して説明する。

図１は、本発明のＥＳＤ保護回路の第一の実施例を示す回路図である。本発明のＥＳＤ保護回路１１０は、Ｎｃｈトランジスタ１１と、Ｐｃｈトランジスタ１２、１３、１４と、抵抗１５とからなる。抵抗１５は、従来と同様であり、意図的に挿入しても、配線による寄生抵抗であっても構わない。

Ｎｃｈトランジスタ１１は、ゲートとソースと基板がＶＳＳに接続され、ドレインが、Ｐｃｈトランジスタ１２のソースと基板（ｗｅｌｌ）に接続されている。Ｐｃｈトランジスタ１２は、ゲートがＶＳＳに接続され、ドレインが内部回路１３０のゲートと抵抗１５とＰｃｈトランジスタ１３のドレインとＰｃｈトランジスタ１４のゲートに接続されている。Ｐｃｈトランジスタ１４は、ドレインがＶＤＤに接続され、ソースと基板（ｗｅｌｌ）がＰｃｈトランジスタ１３のソースと基板（ｗｅｌｌ）に接続されている。Ｐｃｈトランジスタ１３は、ゲートがＶＤＤに接続され、ドレインが内部回路１３０のゲートと抵抗１５とＰｃｈトランジスタ１２のドレインとＰｃｈトランジスタ１４のゲートに接続されている。１１Ｄ、１２Ｄ，１３Ｄ，１４Ｄは、それぞれ、Ｎｃｈドランジスタ１１と、Ｐｃｈトランジスタ１２、１３，１４の寄生ダイオードを示している。

従来のＥＳＤ保護回路図４と比較すると、Ｎｃｈトランジスタ１１とＰｃｈトランジスタ１３は、従来と同じＯＦＦトランジスタとして機能し、Ｐｃｈトランジスタ１２と１４が追加されている。

次に、バッテリを正常に接続した場合と、逆に接続した場合の動作について、説明する。図１は、バッテリを正常に接続した状態を示している。その状態では、Ｎｃｈトランジスタ１１とＰｃｈトランジスタ１３は、従来と同様にＯＦＦトランジスタとして機能するため、ハイ・インピーダンスとなり、Ｐｃｈトランジスタ１２と１４が追加されても、動作に影響を与えることはない。

次に、ＣＤＭで、ＩＣが高い電圧に帯電されている状態で、入力端子１２０から放電する場合、仮に、ＶＳＳ端子に対して、内部回路１３０のゲートが高い電位になろうとしても、Ｐｃｈトランジスタ１２がＯＮすることで、Ｎｃｈトランジスタ１１のドレインに内部回路１３０のゲートの電圧がかかり、Ｎｃｈトランジスタ１１がＯＦＦトランジスタとしてブレーク・ダウンすることで、内部回路１３０のゲートとＶＳＳ間に高い電圧差はかからない。一方、ＶＳＳ端子に対して、内部回路１３０のゲートが低い電位になろうとしても、Ｎｃｈトランジスタの寄生ダイオード１１ＤがＯＮすることで、Ｐｃｈトランジスタ１２のソースにほぼＶＳＳの電圧がかかり、Ｐｃｈトランジスタ１２がＯＦＦトランジスタとしてブレーク・ダウンすることで、内部回路１３０のゲートとＶＳＳ間に高い電圧差はかからない。

同様に、ＶＤＤ端子に対して、内部回路１３０のゲート電位が高い電位になろうとしても、Ｐｃｈトランジスタ１３がＯＮすることで、Ｐｃｈトランジスタ１４のソースと基板（ｗｅｌｌ）にＶＤＤの電圧がかかり、Ｐｃｈトランジスタ１４がＯＦＦトランジスタとしてブレーク・ダウンすることで、内部回路１３０のゲートとＶＤＤ間に高い電圧差はかからない。一方、ＶＤＤ端子に対して、内部回路１３０のゲートが低い電位になろうとしても、Ｐｃｈトランジスタ１４がＯＮして、Ｐｃｈトランジスタ１３のドレインにＶＤＤの電圧がかかり、Ｐｃｈトランジスタ１３がＯＦＦトランジスタとしてブレーク・ダウンすることで、内部回路１３０のゲートとＶＤＤ間に高い電圧差はかからない。
つまり、ＣＤＭのＥＳＤ保護回路として従来と同様の機能を果たす。

一方、バッテリを逆に接続した場合、ＶＤＤとＶＳＳ間には、ダイオードが順方向で接続される経路がない（必ず逆方向のダイオードが直列になる）ため、従来のように電流が流れることはない。また、入力端子１２０が、ＶＤＤあるいはＶＳＳに接続されていても、入力端子１２０とＶＤＤ間またはＶＳＳ間に、ダイオードが順方向で接続される経路がない（必ず逆方向のダイオードが直列になる）ため、電流が流れることはない。

図２に、Ｎｃｈトランジスタ１１とＰｃｈトランジスタ１２、１３、１４の断面図を示す。ＩＮは、抵抗１５を介して、ＩＮ端子へ接続されるが、ここでは抵抗１５は、割愛している。Ｐ基板上に、第一のＮｗｅｌｌと第二のＮｗｅｌｌがあり、第一のＮｗｅｌｌ中に、Ｐｃｈトランジスタ１３、１４が作製され、第二のＮｗｅｌｌ中に、Ｐｃｈトランジスタ１２が作製される。

前述のようにＮｃｈトランジスタ１１とＰｃｈトランジスタ１２は、ＶＳＳと内部回路１３０のゲート入力間で、ＣＤＭに対する効果があり、Ｐｃｈトランジスタ１３と１４は、ＶＤＤと内部回路１３０のゲート入力間で、ＣＤＭに対する効果があるため、内部回路とＶＤＤまたはＶＳＳ間の、片側だけであっても、ＣＤＭに対する効果があることは明白である。

図３に、本発明のＥＳＤ保護回路の第二の実施例を示す。図２との違いは、Ｐｃｈトランジスタ１３と１４が、ＶＤＤと内部回路の入力ゲート間で、入れ替わっている点である。即ち、Ｐｃｈトランジスタ１３のゲートとソースと基板（ｗｅｌｌ）は、ＶＤＤに接続され、ドレインは、Ｐｃｈトランジスタ１４のドレインに接続され、Ｐｃｈトランジスタ１４のソースと基板（ｗｅｌｌ）とゲートは、Ｐｃｈトランジスタ１２のドレイン、抵抗１５及び、内部回路１３０のゲートに接続されている。

実施例１と同様に、バッテリを正常に接続した状態（図３の状態）では、トランジスタ１３、１４はＯＦＦしている（ハイ・インピーダンス状態）ため、動作に影響を与えることはない。

次に、ＣＤＭで、ＩＣが高い電圧に帯電されている状態で、入力端子１２０から放電する場合、仮に、ＶＤＤ端子に対して、内部回路１３０のゲートが高い電位になろうとしても、Ｐｃｈトランジスタ１３の寄生ダイオード１３Ｄが順方向となるので、Ｐｃｈトランジスタ１４のドレインには、ほぼＶＤＤと同じ電圧がかかり、Ｐｃｈトランジスタ１４が、ＯＦＦトランジスタとしてブレーク・ダウンすることで、内部回路１３０のゲートとＶＤＤ間に高い電圧差はかからない。一方、ＶＤＤ端子に対して、内部回路１３０のゲートが低い電位になろうとしても、Ｐｃｈトランジスタ１４の寄生ダイオード１４Ｄが順方向となるので、Ｐｃｈトランジスタ１３のドレインには、ほぼ内部回路１３０のゲートと同じ電圧がかかり、Ｐｃｈトランジスタ１３が、ＯＦＦトランジスタとしてブレーク・ダウンすることで、内部回路１３０のゲートとＶＤＤ間に高い電圧差はかからない。

バッテリを逆に接続した場合は実施例１と同様に、ＶＤＤとＶＳＳ間には、ダイオードが順方向で接続される経路がない（必ず逆方向のダイオードが直列になる）ため、電流が流れることはない。また、入力端子１２０が、ＶＤＤあるいはＶＳＳに接続されていても、入力端子１２０とＶＤＤ間またはＶＳＳ間に、ダイオードが順方向で接続される経路がない（必ず逆方向のダイオードが直列になる）ため、電流が流れることはない。

また、ＣＤＭ用のＥＳＤ保護素子のＮｃｈトランジスタ１１、Ｐｃｈトランジスタ１２、１３、１４のＷ長（トランジスタ幅）は、内部回路１３０のゲートの電荷を逃がすのが目的であり、メインのＥＳＤ保護素子１００のＷ長よりも小さくて、十分効果があり、Ｗ＝５０μｍ以下でも構わない。

１１ Ｎｃｈトランジスタ
１１Ｄ Ｎｃｈトランジスタ１１の寄生ダイオード
１２ Ｐｃｈトランジスタ
１２Ｄ Ｐｃｈトランジスタ１２の寄生ダイオード
１３ Ｐｃｈトランジスタ
１３Ｄ Ｐｃｈトランジスタ１２の寄生ダイオード
１４ Ｐｃｈトランジスタ
１４Ｄ Ｐｃｈトランジスタ１２の寄生ダイオード
１５ 抵抗
１００ 主ＥＳＤ保護素子
１１０ ＣＤＭ用ＥＳＤ保護素子
１２０ ＩＮ端子（入力）
１２１ ＶＤＤ端子
１２２ ＶＳＳ端子（ＧＮＤ）

Claims (4)

1. 少なくとも正（プラス）の電源端子と、負（マイナス）の電源端子と、入力端子とを有し、
   前記入力端子は、抵抗を介して内部回路のゲートに接続されている半導体集積回路であって、
   ゲートとソースと基板が負の電源端子に接続されたＮチャネル型（以下Ｎｃｈと記載する）トランジスタと、
   ゲートが負の電源端子に接続され、ドレインが内部回路のゲートに接続され、ソースと基板（ｗｅｌｌ）が、前記Ｎｃｈトランジスタのドレインに接続されている第一のＰチャネル型（以下Ｐｃｈと記載する）トランジスタを有することを特徴とするＥＳＤ保護回路。
2. 少なくとも正（プラス）の電源端子と、負（マイナス）の電源端子と、入力端子とを有し、
   前記入力端子は、抵抗を介して内部回路のゲートに接続されている半導体集積回路であって、
   ゲートとソースと基板が負の電源端子に接続されたＮチャネル型（以下Ｎｃｈと記載する）トランジスタと、
   ゲートが負の電源端子に接続され、ドレインが内部回路のゲートに接続され、ソースと基板（ｗｅｌｌ）が、前記Ｎｃｈトランジスタのドレインに接続されている第一のＰチャネル型（以下Ｐｃｈと記載する）トランジスタと、
   ゲートが正の電源端子に接続され、ドレインが、前記内部回路のゲートに接続された、第二のＰｃｈトランジスタと、
   ゲートが、前記内部回路に接続され、ドレインが正の電源端子に接続され、ソースと基板が、前記第二のＰｃｈトランジスタのソースと基板に接続された第三のＰｃｈトランジスタを有することを特徴とするＥＳＤ保護回路。
3. 少なくとも正（プラス）の電源端子と、負（マイナス）の電源端子と、入力端子とを有し、
   前記入力端子は、抵抗を介して内部回路のゲートに接続されている半導体集積回路であって、
   ゲートとソースと基板が負の電源端子に接続されたＮチャネル型（以下Ｎｃｈと記載する）トランジスタと、
   ゲートが負の電源端子に接続され、ドレインが内部回路のゲートに接続され、ソースと基板（ｗｅｌｌ）が、前記Ｎｃｈトランジスタのドレインに接続されている第一のＰチャネル型（以下Ｐｃｈと記載する）トランジスタと、
   ゲートとソースと基板が正の電源端子に接続された、第二のＰｃｈトランジスタと、
   ゲートとソースと基板が、前記内部回路のゲートに接続され、ドレインが前記第二のＰｃｈトランジスタのドレインに接続された第三のＰｃｈトランジスタを有することを特徴とするＥＳＤ保護回路。
4. 前記Ｎｃｈトランジスタ及び、第一のＰｃｈトランジスタの幅（Ｗ長）が、５０μｍ以下であることを特徴とする請求項１乃至３のいずれか記載のＥＳＤ保護回路。

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