KR101990093B1 - 반도체 집적 회로 장치 - Google Patents

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Abstract

반도체 집적 회로 장치에 관한 것으로, 제 1 전압이 인가되는 제 1 파워 라인, 상기 제 1 전압보다 낮은 제 2 전압이 인가되는 제 2 파워 라인, 상기 제 1 파워 라인에 연결되는 제 1 클램핑부, 상기 제 1 클램핑부 및 상기 제 2 파워 라인 사이에 연결되는 제 2 클램핑부, 및 상기 제 1 파워 라인 또는 상기 제 2 파워 라인을 통해 유입되는 이상 전압 인가시 상기 제 1 클램핑부 또는 상기 제 2 클램핑부와의 커플링에 의해 상기 이상 전압을 배출하도록 구성되는 방전부를 포함한다.

Description

반도체 집적 회로 장치{Semiconductor Integrated Circuit Device}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 전기적 오버스트레스 보호 회로를 포함하는 반도체 집적 회로 장치에 관한 것이다.
전기적 오버스트레스(Electrical overstress, EOS) 현상은 반도체 집적 회로 장치의 파워 전압 인가시, 비정상적인 과도 전압(혹은, 스파크 전압)이 유입되어, 일시적으로 전기적 방전이 일어나는 현상이다.
이와 같은 EOS 현상은 회로 성분 페일(fail), 회로 보드 페일, 트리거링 시스템(triggering system) 페일 등을 유발할 수 있다. 또한, 이와 같은 EOS 현상은 수 마이크로 초(micro second)에서 수초(few second) 동안 지속될 수 있다.
EOS 현상이 전자 회로에 발생되는 경우, 전압이 인가되는 라인(예를 들어, 파워 라인)에 높은 파워 전압이 수 마이크로 초 이상 인가되기 때문에, 수 피코 초(pico-second) 동안 정전기가 전달되는 일반적인 ESD(Electrostatic discharge) 방전의 경우 보다 파워 라인의 열적 데미지가 심각하다.
즉, 파워 라인 및 파워 라인과 연결되는 플러그들은 장시간 유입되는 과도 전압에 의해 가열되거나, 멜팅(melting)이 이루어질 수 있다. 그러므로, 과도 전압의 유입시 효과적으로 전압을 방전시킬 수 있는 보호 회로에 대한 요구가 높아지고 있다.
아울러, 이와 같은 과도 전압과 더불어, 과도 파워 노이즈가 유입될 수 있으며, 이러한 파워 노이즈 역시 반도체 집적 회로내에서 누설 전류를 유발하는 문제점 또한 상존한다.
본 발명은 전기 오버스트레스로 인한 전기적 결함을 방지할 수 있는 반도체 집적 회로 장치를 제공하는 것이다.
상기한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 제 1 전압이 인가되는 제 1 파워 라인, 상기 제 1 전압보다 낮은 제 2 전압이 인가되는 제 2 파워 라인, 상기 제 1 파워 라인에 연결되는 제 1 클램핑부, 상기 제 1 클램핑부 및 상기 제 2 파워 라인 사이에 연결되는 제 2 클램핑부, 및 상기 제 1 파워 라인 또는 상기 제 2 파워 라인을 통해 유입되는 이상 전압 인가시, 상기 제 1 클램핑부 또는 상기 제 2 클램핑부와의 커플링에 의해 상기 이상 전압을 배출하도록 구성되는 방전부를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는, 제 1 전압이 인가되는 제 1 파워 라인, 상기 제 1 전압보다 낮은 제 2 전압이 인가되는 제 2 파워 라인, 상기 제 1 및 제 2 파워 라인 사이에 연결되며, 상기 제 1 파워 라인에 유입되는 이상 전압을 배출시키는 제 1 보호 회로부, 및 상기 제 1 및 제 2 파워 라인 사이에 연결되며 상기 제 2 파워 라인에 유입되는 이상 전압을 배출시키는 제 2 보호 회로부를 포함하며, 상기 제 1 및 제 2 보호 회로부는, 상기 제 1 파워 라인에 연결되는 제 1 클램핑부, 상기 제 1 클램핑부 및 상기 제 2 파워 라인 사이에 연결되는 제 2 클램핑부, 및 상기 제 1 및 제 2 파워 라인 사이에 연결되는 전부로 구성되며, 상기 제 1 보호 회로부의 방전부는 상기 제 1 및 제 2 클램핑부중 선택되는 하나와의 커플링에 의해 구동되고, 상기 제 2 보호 회로부의 방전부는 상기 제 1 및 제 2 클램핑부 중 다른 하나와의 커플링에 의해 구동된다.
본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는 제 1 전압이 인가되는 제 1 파워 라인; 상기 제 1 전압보다 낮은 제 2 전압이 인가되는 제 2 파워 라인; 상기 제 1 파워 라인에 연결되는 제 1 클램핑부; 상기 제 1 클램핑부 및 상기 제 2 파워 라인 사이에 연결되며, 상기 제 1 또는 제 2 파워 라인에 이상 노이즈 유입시, 상기 제 1 클램핑부에서 발생되는 누설 전류를 상쇄시키도록 구성되는 제 2 클램핑부; 및 상기 제 1 파워 라인 또는 상기 제 2 파워 라인 사이에 연결되는 방전부를 포함한다.
본 발명에 의하면, 파워 라인을 통해 인가되는 이상 전압 유입시, 소자간의 커플링을 이용한 누설을 통해 분산 방전시킴으로써, 파워 전압 및 파워 노이즈를 효과적으로 배출시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 보여주는 회로도이다.
도 2 내지 도 5는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치를 보여주는 회로도이다.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시예를 설명하도록 한다. 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, EOS 방지를 위한 보호 회로 장치(100)는 서로 다른 전위를 갖는 제 1 및 제 2 파워 라인(P1, P2)사이에 위치하는 제 1 클램핑부(110), 제 2 클램핑부(120) 및 방전부(130)를 포함할 수 있다.
제 1 파워 라인(P1)은 전원 전압이 인가되는 라인일 수 있고, 제 2 파워 라인(P2)은 접지 전압이 인가되는 라인일 수 있다.
제 1 클램핑부(110)는 게이트 및 드레인이 제 1 파워 라인(P1)에 연결되는 NMOS 트랜지스터로 구성될 수 있다.
제 2 클램핑부(120)는 제 1 클램핑부(110)와 제 2 파워 라인(P2) 사이에 연결된다. 제 2 클램핑부(120)는 게이트 및 소스가 제 2 파워 라인(P2)에 연결되는 NMOS 트랜지스터일 수 있다.
제 2 클램핑부(120)는 제 1 클램핑부(110)와 동일 타입의 트랜지스터로 구성되되, 서로 다른 방향의 다이오드 동작을 할 수 있도록 연결될 수 있다.
방전부(130)는 제 1 및 제 2 파워 라인(P1,P2) 사이에 연결되며, 제 1 클램핑부(110) 및 제 2 클램핑부(120)의 연결 노드(n1)의 전압에 따라 제 1 파워 라인(P1)의 전압을 방전시키도록 구성된다. 본 실시예의 방전부(130)는 예를 들어 PMOS 트랜지스터일 수 있다.
이와 같은 구성의 보호 회로 장치(100)는, 제 1 파워 라인(P1)으로부터 일시적으로 과도 전압(VPP)이 인가되는 경우, 제 1 클램핑부(110)가 턴온되고, 상기 제 1 클램핑부(110)과 방전부(130)과의 커플링에 의해 상기 연결 노드(n1)의 레벨이 음의 레벨(-(VPP-Vt)) 레벨이 됨으로써, 방전부(130)가 구동된다. 이에 따라, 상기 과도 전압은 제 1 클램핑부(110) 및 방전부(130)를 통해 제 2 파워 라인(VSS)로 배출된다. 도면의 a는 과도 전압 배출 패스를 보여준다.
알려진 바와 같이, 과도 전압(VPP) 인가시, 파워 멜팅은 저항이 가장 낮은 영역에서 주로 발생되었다. 즉, 정상적인 전원 전압이 인가될 때, 가장 낮은 저항을 갖는 회로 성분은 제 1 클램핑부(110)가 될 수 있다. 본 실시예에서는 제 1 파워 라인(P1)에 과도 전압(VPP) 인가시, 과도 전압(VPP)을 제 1 클램핑부(110) 및 방전부(130)를 통해 분산시켜 누설시킴으로써, 제 1 클램핑부(110)의 멜팅을 방지할 수 있다.
이에 따라, 내부 회로(150)로 과도 전압(VPP)이 유입되는 것을 방지할 수 있다.
추가적으로, 보호 회로 장치와 파워 라인(P1,P2)이 연결되는 패드(도시되지 않음)간의 거리를 충분히 이격시켜 과도 전압으로 부터의 영향을 최소화할 수 있다.
또한, 도 2에 도시된 바와 같이, 보호 회로 장치(100a)의 제 1 클램핑부(115)는 게이트 및 소스가 제 1 파워 라인(P1)에 연결되는 PMOS 트랜지스터로 구성될 수 있고, 제 2 클램핑부(125)는 게이트 및 드레인이 제 2 파워 라인(P2)에 연결되는 PNMOS 트랜지스터로 구성될 수 있다.
방전부(135)는 제 1 또는 제 2 클램핑부(115)와 커플링이 유발될 수 있도록 NMOS 트랜지스터로 구성될 수 있다. 방전부(135)를 구성하는 NMOS 트랜지스터의 게이트 전극은 제 1 클램핑부(115)와 제 2 클램핑부(125)의 연결 노드(n2)에 연결될 수 있다.
이와 같이 구성된 반도체 집적 회로 장치(100a)는 제 2 파워 라인(P2)으로부터 일시적으로 이상 전압(Vgg)이 인가되는 경우, 제 2 클램핑부(125) 가 턴온되고, 제 1 클램핑부(115)와 제 2 클램핑부(125)의 연결 노드(n2)의 전압 레벨은 상기 제 2 클램핑부(125)와 상기 방전부(135)간의 커플링에 의해 양의 레벨(-(Vgg-Vt))이 되어, 상기 방전부(135)가 구동된다. 이에 따라, 제 2 파워 라인(P2)에 발생된 이상 전압이 제 2 클램핑부(125) 및 방전부(135)에 의해 분산되어 배출된다. 그러므로, 특정 소자에 과도 전압이 집중되어 멜팅이 일어나는 현상을 줄일 수 있다.
또한, 도 3에 도시된 바와 같이, 제 1 보호 회로 장치(100a) 및 제 2 보호 회로 장치(100)가 이중으로 연결될 수 있다. 제 1 보호 회로 장치(100a)는 상기 도 2에 도시된 구성과 동일할 수 있고, 제 2 보호 회로 장치(100)는 상기 도 1에 도시된 구성과 동일할 수 있다. 아울러, 제 1 보호 회로 장치(100a) 및 제 2 보호 회로 장치(100)의 연결 순서는 가변 가능하다. 제 1 보호 회로 장치(100a) 및 제 2 보호 회로 장치(100)가 이중으로 연결되는 경우, 제 1 파워 라인(P1) 및 제 2 파워 라인(P2)을 통해 동시에 이상 전압이 유입되는 경우, 상기와 같은 원리에 따라 양방향으로 이상 전압을 배출시킬 수 있다.
또한, 도 4에 도시된 바와 같이, 제 1 클램핑부(117)는 게이트 및 소스가 제 1 파워 라인(P1)에 연결되는 PMOS 트랜지스터로 구성되고, 제 2 클램핑부(127)는 게이트 및 소스가 제 2 파워 라인(P2)에 연결되는 NMOS 트랜지스터로 구성될 수 있다. 방전부(137)는 제 1 파워 라인(P1)과 제 2 파워 라인(P2) 사이에 연결되는 캐패시터일 수 있다.
제 1 및 제 2 파워 라인(P1,P2)에 이상 전압, 예를 들어, 파워 노이즈가 유입되는 경우, 제 1 클램핑부(117) 및 제 2 클램핑부(127)의 각 게이트 전위가 흔들리게 된다.
이에 따라, 제 1 클램핑부(117)와 제 2 클램핑부(127) 사이에 간섭 및 커플링이 발생되어, 누설 전류가 발생된다. 이때, 상기 누설 전류는 파워 라인(P1,P2)에서 발생되는 파워 노이즈를 1차적으로 상쇄 제거시킨다. 추가적으로 방전부(137)를 통해 잔류하는 파워 노이즈를 방전시킬 수 있다.
이때, 도 5에 도시된 바와 같이, 제 1 클램핑부(117)와 제 2 클램핑부(127) 사이에 저항(R)을 연결하여, 보호 회로를 안정화할 수 있다.
본 발명에 의하면, 파워 라인을 통해 인가되는 이상 전압 유입시, 소자간의 커플링을 이용한 누설을 통해 분산 방전시킴으로써, 파워 전압 및 파워 노이즈를 효과적으로 배출시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110,115,117 : 제 1 클램핑부 120,125,127: 제 2 클램핑부
130,135,137 : 방전부

Claims (15)

  1. 제 1 전압이 인가되는 제 1 파워 라인;
    상기 제 1 전압보다 낮은 제 2 전압이 인가되는 제 2 파워 라인;
    상기 제 1 파워 라인에 연결되는 제 1 클램핑부;
    상기 제 1 클램핑부 및 상기 제 2 파워 라인 사이에 연결되는 제 2 클램핑부; 및
    상기 제 1 파워 라인 또는 상기 제 2 파워 라인을 통해 유입되는 이상 전압 인가시, 상기 제 1 클램핑부 또는 상기 제 2 클램핑부와의 커플링에 의해 상기 이상 전압을 배출하도록 구성되는 방전부를 포함하며,
    상기 제 1 클램핑부는 게이트 및 드레인이 상기 제 1 파워 라인에 연결되는 NMOS 트랜지스터로 구성되고,
    상기 제 2 클램핑부는 게이트 및 소스가 상기 제 2 파워 라인에 연결되는 NMOS 트랜지스터로 구성되고,
    상기 방전부는 상기 제 1 및 제 2 파워 라인 사이에 연결되며, 상기 제 1 및 제 2 클램핑부의 연결 노드 전압에 응답하여 제어되는 PMOS 트랜지스터로 구성되는 는 반도체 집적 회로 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 전압이 인가되는 제 1 파워 라인;
    상기 제 1 전압보다 낮은 제 2 전압이 인가되는 제 2 파워 라인;
    상기 제 1 및 제 2 파워 라인 사이에 연결되며, 상기 제 1 파워 라인에 유입되는 이상 전압을 배출시키는 제 1 보호 회로부; 및
    상기 제 1 및 제 2 파워 라인 사이에 연결되며, 상기 제 2 파워 라인에 유입되는 이상 전압을 배출시키는 제 2 보호 회로부를 포함하며,
    상기 제 1 및 제 2 보호 회로부는,
    상기 제 1 파워 라인에 연결되는 제 1 클램핑부;
    상기 제 1 클램핑부 및 상기 제 2 파워 라인 사이에 연결되는 제 2 클램핑부; 및
    상기 제 1 및 제 2 파워 라인 사이에 연결되는 방전부로 구성되며,
    상기 제 1 보호 회로부의 방전부는 상기 제 1 및 제 2 클램핑부중 선택되는 하나와의 커플링에 의해 구동되고,
    상기 제 2 보호 회로부의 방전부는 상기 제 1 및 제 2 클램핑부 중 다른 하나와의 커플링에 의해 구동되는 반도체 집적 회로 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제 1 보호 회로부의 상기 제 1 및 제 2 클램핑부는 제 1 타입의 MOS 트랜지스터로 구성되고,
    상기 제 2 보호 회로부의 상기 제 1 및 제 2 클램핑부는 상기 제 1 타입의 MOS 트랜지스터와 반대인 제 2 타입의 MOS 트랜지스터로 구성되는 반도체 집적 회로 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제 1 보호 회로부의 방전부는 상기 제 2 타입의 MOS 트랜지스터로 구성되고,
    상기 제 2 보호 회로부의 방전부는 상기 제 1 타입의 MOS 트랜지스터로 구성되는 반도체 집적 회로 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제 1 보호 회로부의 제 1 클램핑부는 게이트 및 소스가 상기 제 1 파워 라인에 연결되는 PMOS 트랜지스터로 구성되고,
    상기 제 1 보호 회로부의 제 2 클램핑부는 게이트 및 드레인이 상기 제 2 파워 라인에 연결되는 PMOS 트랜지스터로 구성되고,
    상기 제 1 보호 회로부의 방전부는 상기 제 2 파워 라인에 이상 전압 유입시, 상기 제 2 클램핑부와 커플링되어 구동되는 반도체 집적 회로 장치.
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