JP2005260039A - 半導体集積回路装置 - Google Patents

Abstract

【課題】入力信号が電源電圧よりも高い場合の静電放電保護回路のブレークダウン電圧を低くして、静電放電（Electro-Static Discharge;ＥＳＤ）発生の際に被保護回路及び静電放電保護回路自体の損傷を防止できるようにする。
【解決手段】外部接続用パッド１と、静電放電保護回路２と、入力回路３と、内部回路４とを備えている半導体集積回路装置において、静電放電保護回路２を構成する第１のＮチャネル型ＭＩＳトランジスタ７及び第２のＮチャネル型ＭＩＳトランジスタ８の各ゲートの電位は、ＥＳＤ発生の際に電圧供給回路５及び第１のゲート制御回路６により、しきい値電圧より高くなる。これにより、静電放電保護回路２のブレークダウン電圧が低下するため、ＥＳＤ発生の際に入力回路３、内部回路４及び静電保護回路２を適切に保護することが可能となる。
【選択図】図３

Description

本発明は、静電放電（Electro-Static Discharge；ＥＳＤ）から回路を保護する静電放電保護回路を備えた半導体集積回路装置に関する。

近年、プロセス分野の技術進歩によって半導体集積回路装置の高集積化が進んでおり、それに伴い半導体集積回路装置は、静電放電（以下の明細書中では「サージ」と称す）によってダメージを受けやすくなってきている。すなわち、外部接続用パッドを通って侵入するサージによって入力回路、出力回路、入出力回路及び内部回路等を構成する素子が破壊されたり、素子の性能が低下したりする等のおそれが大きくなっている。このため、外部接続用パッドに付随して、入力回路、出力回路、入出力回路及び内部回路等をサージから保護する保護回路が設けられている。

図１０の電気回路図は、入力信号が電源電圧よりも高い場合の、静電放電保護回路を有する従来の半導体集積回路装置の回路構成を示している。

図１０に示すように、従来の半導体集積回路装置は、外部接続用パッド１０１と、静電放電保護回路１０２と、外部接続用パッド１０１と入力回路１０３との間に設けられたノード１１１と、入力回路１０３と、内部回路１０４とを備えている。静電放電保護回路１０２は、外部接続用パッド１０１と入力回路１０３との間に設けられており、外部接続用パッド１０１から侵入するサージによって入力回路１０３が損傷しないように保護している。

静電放電保護回路１０２は、ノード１１１にドレインが接続された第１のＮチャネル型金属絶縁膜半導体（Metal Insulator Semiconductor；ＭＩＳ）トランジスタ１０７と、ドレインが第１のＮチャネル型ＭＩＳトランジスタ１０７のソースに接続された第２のＮチャネル型ＭＩＳトランジスタ１０８とを保護素子として有しており、第１のＮチャネル型ＭＩＳトランジスタ１０７と第２のＮチャネル型ＭＩＳトランジスタ１０８との間にフローティングノード１０９が設けられている。また、第１のＮチャネル型ＭＩＳトランジスタ１０７は、ゲートが電源電圧ＶＤＤを供給する電源に接続され、基板（ｐ型ウェル）が接地されている。そして、第２のＮチャネル型ＭＩＳトランジスタ１０８は、ゲート、ソース及び基板が接地されている。

以上のように構成された従来の半導体集積回路装置では、次のような動作により、入力回路１０３及び内部回路１０４がサージから保護されている。

まず、第１のＮチャネル型ＭＩＳトランジスタ１０７のドレイン、基板及び第２のＮチャネル型ＭＩＳトランジスタ１０８のソースはそれぞれＮ型、Ｐ型及びＮ型の不純物を含んでいるため、寄生バイポーラトランジスタを形成し、一定以上の電圧がドレインに印加された際には、寄生バイポーラトランジスタがスナップバック動作を起しサージは接地へと逃がされる。この結果、入力回路１０３は、サージの影響から免れる。なお、サージの電圧が負の場合は、基板（Ｐ型）、第１のＮチャネル型ＭＩＳトランジスタ１０７のドレイン（Ｎ型）の順方向ダイオードを介してサージの影響から免れる。

以上のようにして、従来の静電放電保護回路１０２により、通常動作時には入力回路１０３に駆動電圧が供給され、サージが入力された際には高電圧電流が入力回路１０３へ侵入することが防止されている。

また、従来の入力信号が電源電圧よりも高い場合の静電放電保護回路には、保護素子を均一に動作させる構成（例えば、特許文献１を参照。）又は保護素子が破壊されにくくする構成（例えば、特許文献２を参照。）がある。
特開２００２−２４６４７５号公報（第１１頁、第１図） 特許第３３８８７５１号公報（第６頁、第２図）

しかしながら、前記従来の入力信号が電源電圧よりも高い場合の静電放電保護回路は、保護素子のブレークダウン電圧（寄生バイポーラトランジスタがオン状態となる電圧）が高いため、寄生バイポーラトランジスタのスナップバック動作が有効に機能せず、ＥＳＤ発生の際に被保護回路を適切に保護することができなかったり、保護素子が損傷を受けるという問題がある。

本発明は、前記従来の問題点を解決し、ＥＳＤ発生の際に被保護回路を適切に保護すると共に、静電放電保護回路自体の損傷を防止し、ＥＳＤ耐性の高い半導体集積回路素子を実現することを目的とする。

前記の目的を達成するため、本発明は、半導体集積回路装置に設けられた２つの互いに直列に接続されたＭＩＳトランジスタのソース及びドレインを介して外部接続用パッドと接地とが接続されている「二段構成」の静電放電保護回路において、ＥＳＤ発生の際にのみ静電放電保護回路のブレークダウン電圧を通常動作時に比べて低くする構成とする。

具体的には、本発明に係る第１の半導体集積回路装置は、外部接続用パッドと、外部接続用パッドに接続された被保護回路と、外部接続用パッドと被保護回路との間に設けられた静電放電保護回路とを備えた半導体集積回路装置を対象とし、静電放電保護回路は、外部接続用パッドと被保護回路との間に設けられた第１のノードと接地との間に順に直列に接続された第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタを有し、ＥＳＤ発生の際に、第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタのゲートの電位又は基板の電位を高くすることにより、静電放電保護回路のブレークダウン電圧を通常動作時に比べて低くすることを特徴とする。

第１の半導体集積回路装置によれば、ＥＳＤ発生の際に、第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタのゲートの電位又は基板の電位を高くすることにより、静電放電保護回路のブレークダウン電圧が通常動作時に比べて低くなる。これにより入力回路、出力回路及び入出力回路等を含む被保護回路の損傷を効果的に防ぐことができると共に、静電放電保護回路の受ける損傷を低減することができ、ＥＳＤ耐性の高い半導体集積回路素子を実現することができる。

第１の半導体集積回路は、静電放電発生の際には、前記第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタのゲートの電位又は基板の電位をしきい値電圧より高くすることが好ましい。これにより、ＥＳＤ発生の際に、静電放電保護回路のブレークダウン電圧を通常動作時に比べて確実に低くすることができる。

第１の半導体集積回路装置において、前記静電放電保護回路は、第１のＮチャネル型ＭＩＳトランジスタのゲートに対して、静電放電発生の際に電源電圧供給配線を介して電圧を供給する電圧供給回路を有していることが好ましい。

このようにすることにより、ＥＳＤ発生の際に第１のＮチャネル型ＭＩＳトランジスタのゲートの電位を確実に上昇させることができるため、静電放電保護回路のブレークダウン電圧を効果的に下げることができる。

電圧供給回路は、ドレインが第１のノードに接続され、ゲート及びソースが電源電圧供給線に接続された第１のＰチャネル型ＭＩＳトランジスタによって構成されていることが好ましい。

また、電圧供給回路は、第１のノードから電源電圧供給配線に向かう方向を順方向としたときの順方向に接続された１つ以上のダイオードによって構成されていても同様の効果が得られる。

また、電圧供給回路は、第１のノードから電源電圧供給配線に向かう方向を順方向としたときの逆方向に接続された１つ以上のツェナーダイオードによって構成されていても同様の効果が得られる。

第１の半導体集積回路装置において、静電放電保護回路は、ＥＳＤ発生の際に第２のＮチャネル型ＭＩＳトランジスタのゲートの電位を高くする第１のゲート制御回路を有していることが好ましい。

このような構成とすることによりＥＳＤ発生の際に第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタの各ゲートの電圧を上昇させることができ、静電放電保護回路のブレークダウン電圧を確実に下げることができる。

第１の半導体集積回路装置において、静電放電保護回路は、ＥＳＤ発生の際に第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタの各基板の電位を高くする基板制御回路を有していることが好ましい。

このような構成とすることにより、ＥＳＤ発生の際に第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタの各基板の電位を上昇させることができ、静電放電保護回路のブレークダウン電圧を確実に下げることができる。

第１の半導体集積回路装置において、第１のゲート制御回路は、一方の端子が第２のＮチャネル型ＭＩＳトランジスタのゲートに接続された第２のノードと接続され他方の端子が接地と接続された抵抗素子と、一方の端子が前記第２のノードと接続され他方の端子が前記外部接続用パッドからの電位を受ける容量素子とを有していることを特徴とする。

第１のゲート制御回路は、一方の端子が前記第２のＮチャネル型ＭＩＳトランジスタのゲートに接続された第２のノードと接続され他方の端子が接地と接続された抵抗素子と、一方の端子が第２のノードと接続され他方の端子が外部接続用パッドからの電位を受ける１つ以上のダイオードとを有しており、該ダイオードは、前記第２のノードに向かう方向を順方向としたときの順方向に接続されている構成であってもよい。

また、第１のゲート制御回路は、一方の端子が第２のＮチャネル型ＭＩＳトランジスタのゲートに接続された第２のノードと接続され他方の端子が接地と接続された抵抗素子と、一方の端子が第２のノードと接続され他方の端子が外部接続用パッドからの電位を受ける１つ以上のツェナーダイオードとを有しており、該ツェナーダイオードは、第２のノードに向かう方向を順方向としたときの逆方向に接続されている構成であっても同様の効果が得られる。

第１の半導体集積回路装置において、第１のゲート制御回路は、電源電圧供給配線と接地との間に接続されていることが好ましい。また、第１のゲート制御回路は、前記外部接続用パッドと接地との間に接続されていても同様の効果が得られる。

第１の半導体集積回路装置において、基板制御回路は、一方の端子が第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタの各基板に接続された第３のノードと接続され他方の端子が接地と接続された抵抗素子と、一方の端子が前記第２のノードと接続され他方の端子が外部接続用パッドからの電位を受ける容量素子とを有していることことが好ましい。

基板制御回路は、一方の端子が第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタの各基板に接続された第３のノードと接続され他方の端子が接地と接続された抵抗素子と、一方の端子が第３のノードと接続され他方の端子が外部接続用パッドからの電位を受ける１つ以上のダイオードとを有しており、該ダイオードは、第３のノードに向かう方向を順方向としたときの順方向に接続されている構成であってもよい。

また、基板制御回路は、一方の端子が第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタの各基板に接続された第３のノードと接続され他方の端子が接地と接続された抵抗素子と、一方の端子が第３のノードと接続され他方の端子が外部接続用パッドからの電位を受ける１つ以上のツェナーダイオードとを有しており、該ツェナーダイオードは、第３のノードに向かう方向を順方向としたときの逆方向に接続されている構成であってもよい。

基板制御回路は、電源電圧供給配線と接地との間に接続されていることが好ましい。また、基板制御回路は、前記外部接続用パッドと接地との間に接続されていても同様の効果が得られる。

本発明に係る第２の半導体集積回路装置は、外部接続用パッドと、外部接続用パッドに接続された被保護回路と、外部接続用パッドと被保護回路との間に設けられた静電放電保護回路と、静電保護回路と被保護回路との間に設けられた出力回路とを備えた半導体集積回路装置を対象とし、静電放電保護回路は、外部接続用パッドと被保護回路との間に設けられた第１のノードと接地との間に順に直列に接続された第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタを有し、出力回路は、静電保護回路と被保護回路との間に設けられた第２のノードと接地との間に順に直列に接続された第３のＮチャネル型ＭＩＳトランジスタ及び第４のＮチャネル型ＭＩＳトランジスタと、第２のノードと電源電圧供給配線との間に接続された第１のＰチャネル型ＭＩＳトランジスタとからなり、ＥＳＤ発生の際に、出力回路が静電放電保護回路として動作し、第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタ並びに第３のＮチャネル型ＭＩＳトランジスタ及び第４のＮチャネル型ＭＩＳトランジスタの各ゲートの電位又は各基板の電位を高くすることにより、静電放電保護回路及び出力回路の各ブレークダウン電圧を通常動作時と比べて低くすることを特徴とする。

第２の半導体集積回路装置によれば、ＥＳＤ発生の際に第１から第４のＮチャネル型ＭＩＳトランジスタのゲートの電位又は基板の電位を高くすることにより、静電放電保護回路及び出力回路それぞれのブレークダウン電圧を下げることができ、静電放電保護回路及び出力回路の両方で効果的にサージを逃がすことができる。これにより被保護回路の損傷を防止すると共に、静電放電保護回路の受ける損傷をより効果的に低減することができ、ＥＳＤ耐性の高い半導体集積回路装置を実現できる。

第２の半導体装置は、静電放電発生の際には、前記各ゲートの電位又は各基板の電位を前記第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタ並びに前記第３のＮチャネル型ＭＩＳトランジスタ及び第４のＮチャネル型ＭＩＳトランジスタのしきい値電圧より高くすることが好ましい。これにより、静電放電保護回路及び出力回路それぞれのブレークダウン電圧を確実に下げることができる
第２の半導体集積回路装置において、第２のＮチャネル型ＭＩＳトランジスタのゲートの電位を高くする第１のゲート制御回路と、第４のＮチャネル型ＭＩＳトランジスタのゲートの電位を高くする第２のゲート制御回路とを有していることが好ましい。

第１のゲート制御回路は、一方の端子が第２のＮチャネル型ＭＩＳトランジスタのゲートに接続された第３のノードと接続され他方の端子が接地と接続された抵抗素子と、一方の端子が第３のノードと接続され他方の端子が外部接続用パッドに接続された容量素子とを有していることが好ましい。

第１のゲート制御回路は、一方の端子が第２のＮチャネル型ＭＩＳトランジスタのゲートに接続された第３のノードと接続され他方の端子が接地と接続された抵抗素子と、一方の端子が第３のノードと接続され他方の端子が電源電圧供給配線に接続された容量素子とを有している構成であってもよい。

第２の半導体集積回路装置において、第２のゲート制御回路は、第２のＮチャネル型ＭＩＳトランジスタのゲートと、第４のＮチャネル型ＭＩＳトランジスタのゲートとの間に接続された第３のＰチャネル型ＭＩＳトランジスタと、入力端子が第２のＮチャネル型ＭＩＳトランジスタのゲートに接続され、出力端子が第３のＰチャネル型ＭＩＳトランジスタのゲートに接続されたインバータとにより構成されていることが好ましい。

このような構成とすることにより、ＥＳＤ発生の際に第１のゲート制御回路により第２のＮチャネル型ＭＩＳトランジスタのゲートの電位が高くなると同時に、第２のゲート制御回路により第４のＮチャネル型ＭＩＳトランジスタのゲートの電位も高くなる。これにより、静電放電保護回路及び出力回路それぞれのブレークダウン電圧を下げることができ、静電保護回路と出力回路の両方で確実にサージを逃がすことができる。

第２の半導体集積回路装置において、第２のゲート制御回路は、第２のＮチャネル型ＭＩＳトランジスタのゲートと、第４のＮチャネル型ＭＩＳトランジスタのゲートとの間に接続された１つ以上のダイオードであって、該ダイオードは、第２のＮチャネル型ＭＩＳトランジスタのゲートから第４のＮチャネル型ＭＩＳトランジスタのゲートに向かう方向を順方向としたときの順方向に接続されている構成であってもよい。

第２の半導体集積回路装置において、第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタ並びに第３のＮチャネル型ＭＩＳトランジスタ及び第４のＮチャネル型ＭＩＳトランジスタの各基板の電位を高くする基板制御回路を有していることが好ましい。

このような構成とすることにより、ＥＳＤ発生の際に第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタ並びに第３のＮチャネル型ＭＩＳトランジスタ及び第４のＮチャネル型ＭＩＳトランジスタの各基板の電位を基板制御回路により高くすることができる。従って、静電放電保護回路及び出力回路それぞれのブレークダウン電圧を下げることができ、静電保護回路と出力回路の両方で確実にサージを逃がすことができる。

第２の半導体集積回路装置において、基板制御回路は、一方の端子が第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタ並びに第３のＮチャネル型ＭＩＳトランジスタ及び第４のＮチャネル型ＭＩＳトランジスタの各基板に接続された第４のノードと接続され他方の端子が接地と接続された抵抗素子と、一方の端子が第４のノードと接続され他方の端子が外部接続用パッドに接続された容量素子とを有していることが好ましい。

第２の半導体集積回路装置において、基板制御回路は、一方の端子が第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタ並びに第３のＮチャネル型ＭＩＳトランジスタ及び第４のＮチャネル型ＭＩＳトランジスタの各基板に接続された第４のノードと接続され他方の端子が接地と接続された抵抗素子と、一方の端子が第４のノードと接続され他方の端子が電源電圧供給配線に接続された容量素子とを有している構成であってもよい。

本発明に係る半導体集積回路装置によれば、ＥＳＤ発生の際に静電放電保護回路のブレークダウン電圧を低くすることができ、入力回路及び内部回路等に過電圧が印加されるのを防ぐと共に、ＥＳＤによる静電放電保護回路自体の損傷を低減することができる。これにより、ＥＳＤ耐性の高い半導体集積回路素子を実現することが可能となる。

まず本発明の特徴である静電放電保護回路のブレークダウン電圧を低下させる原理を説明する。

図１は二段構成の静電放電保護回路を示している。ここで、「二段構成」とは、静電放電保護回路を構成する２つの互いに直列に接続されたＭＩＳトランジスタのソース及びドレインを介して、外部接続用パッドが接地されている構成のことをいい、具体的には外部接続用パッド１に第１のＮチャネル型ＭＩＳトランジスタ７のドレインが接続され、第１のＮチャネル型ＭＩＳトランジスタ７のソースに第２のＮチャネル型ＭＩＳトランジスタ８のドレインが接続され、第２のＮチャネル型ＭＩＳトランジスタ８のソースは接地されている。また、第１のＮチャネル型ＭＩＳトランジスタ７のゲートには電源電圧ＶＤＤが印加されている。

図１に示す静電放電保護回路について、第２のＮチャネル型ＭＩＳトランジスタ８のゲートに印加する電圧ＶｇがＶｇ＝０Ｖの場合及びＶｇ＞Ｖｔｈ（しきい値電圧）の場合における回路を流れる電流と第１のＮチャネル型ＭＩＳトランジスタ７のドレイン−ソース間電圧との関係を調べた。

図２（ａ）は図１に示す二段構成の静電放電保護回路の電流電圧特性（スナップバック特性）を示している。図２（ａ）に示すように、Ｖｇ＞Ｖｔｈの場合（実線）にはＶｇ＝０の場合（破線）に比べスナップバックが生じるブレークダウン電圧が低くなる。

図２（ｂ）はＶｇを変化させた場合のブレークダウン電圧の変化を示している。図２（ｂ）に示すように、Ｖｇを高くするに従いブレークダウン電圧は低下する。

つまり、ＥＳＤ発生の際に第１のＮチャネル型ＭＩＳトランジスタ７及び第２のＮチャネル型ＭＩＳトランジスタ８のゲートにＶｔｈよりも高い電圧を印加することにより、静電放電保護回路のブレークダウン電圧を低くすることができる。

これは、ゲートにＶｔｈよりも高い電圧を印加しゲートを開いた状態とすることにより、インパクトイオン化により電子正孔対を発生させるドレインに衝突する電子の量が増加することによる。

次に、同様にして、第１のＮチャネル型ＭＩＳトランジスタ７及び第２のＮチャネル型ＭＩＳトランジスタ８の基板（ｐ型ウエル）に印加する電圧ＶｂがＶｂ＝０Ｖ及びＶｂ＞Ｖｔｈそれぞれの場合における静電放電保護回路の電流電圧特性を調べた結果、Ｖｂ＞Ｖｔｈの場合の方がＶｂ＝０の場合よりもブレークダウン電圧が低くなることが分かった（図２（ａ）１点鎖線）。つまり、ＥＳＤ発生の際に第１のＮチャネル型ＭＩＳトランジスタ７及び第２のＮチャネル型ＭＩＳトランジスタ８の各基板にＶｔｈよりも高い電圧を印加することによっても静電放電保護回路のブレークダウン電圧を低くすることができる。

これは、基板にＶｔｈよりも高い電圧を印加することにより、第１のＮチャネル型ＭＩＳトランジスタ７及び第２のＮチャネル型ＭＩＳトランジスタ８がスナップバック動作なしにバイポーラ動作に入るためである。

ＥＳＤ発生の際に回路を高電圧から保護するには、静電放電保護回路のブレークダウン電圧が低い方が好ましい。従って、ＥＳＤ発生の際にのみ第１のＮチャネル型ＭＩＳトランジスタ７及び第２のＮチャネル型ＭＩＳトランジスタ８の各ゲートの電位又は基板の電位を高くすることにより、静電放電保護回路のブレークダウン電圧を下げることができ、これにより入力回路、出力回路及び入出力回路等の被保護回路の損傷を効果的に防ぐことが可能になると共に、静電放電保護回路自体の損傷を低減できる。

（第１の実施形態）
以下に本発明の第１の実施の形態に係る半導体集積回路装置について図３を参照しながら説明する。

図３は、本発明の第１の実施形態に係る半導体集積回路装置の回路構成を示している。

図３に示すように、第１の実施形態の半導体集積回路装置は、外部接続用パッド１と、該外部接続用パッド１から入力された信号を制御する入力回路３と、該入力回路３を介して入力された信号を処理する内部回路４と、外部接続用パッド１と入力回路３との間に設けられた静電放電保護回路２とを備えており、外部接続用パッド１を通って侵入するサージから静電放電保護回路２によって入力回路３及び内部回路４を保護するように構成されている。

静電放電保護回路２は、外部接続用パッド１と入力回路３との間に設けられたノード１１にドレインが接続された第１のＮチャネル型ＭＩＳトランジスタ７と、該第１のＮチャネル型ＭＩＳトランジスタ７のソースにドレインが接続され、ソースが接地された第２のＮチャネル型ＭＩＳトランジスタ８と、ＥＳＤ発生の際にのみ電源電圧供給配線２９に電圧を供給する電圧供給回路５を備えている。

第１のＮチャネル型ＭＩＳトランジスタ７のゲートは電源電圧供給配線２９に接続され、第２のＮチャネル型ＭＩＳトランジスタ８のゲートには第１のゲート制御回路６が接続されている。また第１のＮチャネル型ＭＩＳトランジスタ７の基板及び第２のＮチャネル型ＭＩＳトランジスタ８の基板は、それぞれ接地されている。

電圧供給回路５は、ドレインがノード１１に接続され、ソース及びゲートがそれぞれ電源電圧供給配線２９に接続され、基板が高電圧リファレンス電源（図示せず）に接続された第１のＰチャネル型ＭＩＳトランジスタ１０により構成されている。ここで、高電圧リファレンス電源とは、電源電圧が３．３Ｖで、５Ｖの入力信号を扱う場合に、ウェル電位固定用に用いられる電源のことである。

なお、ここでは電圧供給回路５を第１のＰチャネル型ＭＩＳトランジスタ１０により構成したが、ノード１１から電源電圧供給配線２９に向かう方向を順方向としたときの、順方向に配置された１つ以上のダイオードであってもＥＳＤ発生の際にのみ電源電圧供給配線２９に電圧を供給することができる（但し、通常使用時には電流が流れないようにする）。また、逆方向に配置された１つ以上のツェナーダイオードであってもＥＳＤ発生の際にのみ電源電圧供給配線２９に電圧を供給することができる。

第１のゲート制御回路６は、ＥＳＤ発生の際にのみ第２のＮチャネル型ＭＩＳトランジスタ８のゲートの電位を高くする回路であり、第２のＮチャネル型ＭＩＳトランジスタ８のゲートに接続されたノード１４と接地との間に抵抗素子１３が接続され、ノード１４と電源電圧供給配線２９との間に容量１２が接続されている。

なお、ここでは第１のゲート制御回路６を抵抗素子１３及び容量１２により構成したが、容量１２に代えてノード１４に向かう方向を順方向としたときの、順方向に接続された１つ以上のダイオードにより構成してもよい（但し、通常使用時には電流が流れないようにする）。また、逆方向に接続された１つ以上のツェナーダイオードにより構成してもよい。

次に、前記のように構成された静電放電保護回路２の動作について説明する。

まず、通常動作時の入力回路に入力される電圧を５．０Ｖとし、電源電圧ＶＤＤを３．３Ｖとする。このとき、第１のＮチャネル型ＭＩＳトランジスタ７のゲートには該トランジスタをオンにする３．３Ｖの電圧が印加される。また、第２のＮチャネル型ＭＩＳトランジスタ８のドレインには、第１のＮチャネル型ＭＩＳトランジスタ７のゲート電圧から第１のＮチャネル型ＭＩＳトランジスタ７のしきい値電圧Ｖｔｈ１を引いた電圧が印加される。ここで、第２のＮチャネル型ＭＩＳトランジスタ８のゲートの電位は接地レベルであるため、第２のＮチャネル型ＭＩＳトランジスタ８はオフになっており、静電放電保護回路２に電流は流れない。また、トランジスタを二段構成にすることにより入力電圧が電源電圧ＶＤＤより高い場合にも各トランジスタのゲート絶縁膜が損傷を受けない構成になっている。

次に、ＥＳＤ発生の際には、外部接続用パッド１からノード１１を経由して第１のＮチャネル型ＭＩＳトランジスタ７のドレインにサージが印加される。この際、電圧供給回路５と第１のゲート制御回路６により、第１のＮチャネル型ＭＩＳトランジスタ７及び第２のＮチャネル型ＭＩＳトランジスタ８の各ゲートの電位が高くなり、静電放電保護回路２のブレークダウン電圧を低くすることができる。

以上説明したように、第１の実施形態によれば、ＥＳＤ発生の際に第１のＮチャネル型ＭＩＳトランジスタ７及び第２のＮチャネル型ＭＩＳトランジスタ８の各ゲートの電位を高くすることによって、静電放電保護回路２のブレークダウン電圧を下げ、効果的にサージを逃がすことができる。従って、ＥＳＤ発生の際あるいはＥＳＤ試験の際に入力回路３、内部回路４等に過電圧が印加されるのを防ぐと共に静電放電保護回路２自体の損傷を防ぐことができる。

（第１の実施形態の一変形例）
以下、本発明に係る第１の実施形態の一変形例について、第１の実施形態の半導体集積回路装置との差異のみを図４を参照しながら説明する。

図４は本発明の第１の実施形態の一変形例に係る半導体集積回路装置の回路構成を示す。なお、図４において図３と同一の構成要素には同一の符号を付与している。

第１の実施形態においては、第１のゲート制御回路６を構成する容量１２がノード１４と電源電圧供給配線２９との間に配置されているのに対し、本変形例ではノード１４と外部接続用パッド１との間に配置されている。この場合も、第１の実施形態と同様にＥＳＤ発生の際に第２のＮチャネル型ＭＩＳトランジスタ８のゲートの電位を高くすることが可能であり、ＥＳＤ発生の際には、電圧供給回路５と第１のゲート制御回路６により、第１のＮチャネル型ＭＩＳトランジスタ７及び第２のＮチャネル型ＭＩＳトランジスタ８の各ゲートの電位が高くなり、静電放電保護回路２のブレークダウン電圧を低くすることができる。

なお、第１の実施形態と同様に第１のゲート制御回路６を、容量１２に代えて、ノード１４に向かう方向を順方向としたときの順方向に接続された１つ以上のダイオードにより構成してもよい（但し、通常使用時には電流が流れないようにする）。また、逆方向に接続された１つ以上のツェナーダイオードにより構成してもよい。

（第２の実施形態）
以下に本発明に係る第２の実施形態について図５を参照しながら説明する。

図５は、本発明の第２の実施形態に係る半導体集積回路装置の回路構成を示している。

図５に示すように、第２の実施形態の半導体集積回路装置は、外部接続用パッド１と、該外部接続用パッド１から入力された信号を制御する入力回路３と、該入力回路３を介して入力された信号を処理する内部回路４と、外部接続用パッド１と入力回路３との間に設けられた静電放電保護回路２とを備えており、外部接続用パッド１を通って侵入するサージから静電放電保護回路２によって入力回路３及び内部回路４を保護するように構成されている。

静電放電保護回路２は、外部接続用パッド１と入力回路３との間に設けられたノード１１にドレインが接続された第１のＮチャネル型ＭＩＳトランジスタ７と、該第１のＮチャネル型ＭＩＳトランジスタ７のソースにドレインが接続され、ソースが接地された第２のＮチャネル型ＭＩＳトランジスタ８と、ＥＳＤ発生の際にのみ電源電圧供給配線２９に電圧を供給する電圧供給回路５を備えている。

第１のＮチャネル型ＭＩＳトランジスタ７のゲートは電源電圧供給配線２９に接続され、第２のＮチャネル型ＭＩＳトランジスタ８のゲートは接地されている。また第１のＮチャネル型ＭＩＳトランジスタ７及び第２のＮチャネル型ＭＩＳトランジスタ８の各基板には基板制御回路１５が接続されている。

電圧供給回路５は、ドレインがノード１１に接続され、ソース及びゲートがそれぞれ電源電圧供給配線２９に接続され、基板が高電圧リファレンス電源（図示せず）に接続された第１のＰチャネル型ＭＩＳトランジスタ１０により構成されている。

なお、ここでは電圧供給回路５を第１のＰチャネル型ＭＩＳトランジスタ１０により構成したが、ノード１１から電源電圧供給配線２９に向かう方向を順方向としたときの順方向に接続された１つ以上のダイオードであってもＥＳＤ発生の際に電源電圧供給配線２９に電圧を供給することができる（但し、通常使用時には電流が流れないようにする）。また、逆方向に接続された１つ以上のツェナーダイオードであってもＥＳＤ発生の際に電源電圧供給配線２９に電圧を供給することができる。

基板制御回路１５は、ＥＳＤ発生の際に第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタ８の各基板の電位を高くする回路であり、第１のＮチャネル型ＭＩＳトランジスタ７及び第２のＮチャネル型ＭＩＳトランジスタ８の各基板に接続されたノード１８と接地との間に抵抗素子１７が接続され、ノード１８と電源電圧供給配線２９との間に容量１６が接続されている。

なお、ここでは基板制御回路１５を容量１６により構成したが、ノード１８に向かう方向を順方向としたときの、順方向に接続された１つ以上のダイオードにより構成してもよい（但し、通常使用時には電流が流れないようにする）。また、逆方向に接続された１つ以上のツェナーダイオードにより構成してもよい。

次に、前記のように構成された静電放電保護回路２の動作について説明する。

まず、通常動作時の入力回路に入力される電圧を５．０Ｖとし、電源電圧ＶＤＤを３．３Ｖとする。このとき、第１のＮチャネル型ＭＩＳトランジスタ７のゲートには、該トランジスタをオンにする３．３Ｖの電圧が印加される。また、第２のＮチャネル型ＭＩＳトランジスタ８のドレインには、第１のＮチャネル型ＭＩＳトランジスタ７のゲート電圧から第１のＮチャネル型ＭＩＳトランジスタ７のしきい値電圧Ｖｔｈ１を引いた電圧が印加される。ここで、第２のＮチャネル型ＭＩＳトランジスタ８のゲートの電位は接地レベルであるため、第２のＮチャネル型ＭＩＳトランジスタ８はオフになっており、静電放電保護回路２に電流は流れない。また、トランジスタを二段構成とすることにより入力電圧が電源電圧ＶＤＤより高い場合にも各トランジスタのゲート絶縁膜が損傷を受けない構成になっている。

次に、ＥＳＤ発生の際には、外部接続用パッド１からノード１１を経由して第１のＮチャネル型ＭＩＳトランジスタ７のドレインにサージが印加される。この際、電圧供給回路５により第１のＮチャネル型ＭＩＳトランジスタ７のゲートの電位が高くなる共に、基板制御回路１５により、第１のＮチャネル型ＭＩＳトランジスタ７及び第２のＮチャネル型ＭＩＳトランジスタ８の各基板の電位が高くなり、静電放電保護回路２のブレークダウン電圧を低くすることができる。

以上説明したように、第２の実施形態によれば、ＥＳＤ発生の際に第１のＮチャネル型ＭＩＳトランジスタ７及び第２のＮチャネル型ＭＩＳトランジスタ８の各基板の電位を高くすることによって、静電放電保護回路２のブレークダウン電圧を下げ、効果的にサージを逃がすことができる。従って、ＥＳＤ発生の際あるいはＥＳＤ試験の際に入力回路３、内部回路４等に過電圧が印加されるのを防ぐと共に静電放電保護回路２自体の損傷を防ぐことができる。

（第２の実施形態の第１変形例）
以下に本発明に係る第２の実施形態の第１変形例について、第２の実施形態の半導体集積回路装置との差異のみを図６を用いて説明する。

図６は本発明の第２の実施形態の第１変形例に係る半導体集積回路装置の回路構成を示す。なお、図６において図５と同一の構成要素には同一の符号を付与している。

第２の実施形態においては、基板制御回路１５を構成する容量１６がノード１８と電源電圧供給配線２９との間に接続されていたのに対し、本変形例においては、ノード１８と外部接続用パッド１との間に接続されている。

この場合も、第２の実施形態と同様にＥＳＤ発生の際には、電圧供給回路５と基板制御回路１５により、第１のＮチャネル型ＭＩＳトランジスタ７及び第２のＮチャネル型ＭＩＳトランジスタ８の各基板の電位が高くなり、静電放電保護回路２のブレークダウン電圧を低くすることができる。

なお、第２の実施形態と同様に、基板制御回路１５を、容量１６に代えてノード１８に向かう方向を順方向としたときの順方向に接続された１つ以上のダイオードにより構成してもよい（但し、通常使用時には電流が流れないようにする）。また、逆方向に接続された１つ以上のツェナーダイオードにより構成してもよい。

（第２の実施形態の第２変形例）
以下に本発明に係る第２の実施形態の第２変形例について第１の実施形態の変形例及び第２の実施形態の第１変形例との差異のみを図７を参照しながら説明する。

図７は本発明の第２の実施形態の第２変形例に係る半導体集積回路装置の回路構成を示す。なお、図７において図４及び図６と同一の構成要素には同一の符号を付与している。

図７に示すように、本変形例の半導体集積回路装置は、第１の実施形態の変形例の半導体集積回路装置と第２の実施形態の第１の変形例の半導体集積回路との組み合わせとなっており、第１のゲート制御回路６及び基板制御回路１５の両方を備えている。

ＥＳＤ発生の際には、外部接続用パッド１からノード１１を経由して第１のＮチャネル型ＭＩＳトランジスタ７のドレインにサージが印加される。この際に、電圧供給回路５と第１のゲート制御回路６により、第１のＮチャネル型ＭＩＳトランジスタ７のゲートの電位と第２のＮチャネル型ＭＩＳトランジスタ８のゲートの電位が高くなる。また、基板制御回路１５によって第１のＮチャネル型ＭＩＳトランジスタ７及び第２のＮチャネル型ＭＩＳトランジスタの各基板の電位が高くなる。これにより静電放電保護回路２のブレークダウン電圧をさらに低くすることができ、入力回路３及び内部回路４をより効果的に保護することができる。また、この際に静電放電保護回路２が受ける損傷は、従来の半導体集積回路装置に比べて著しく低減することができる。

本変形例において、第１のゲート制御回路６を構成する容量素子１２の一方の端子及び基板制御回路１５を構成する容量素子１６の一方の端子をそれぞれ外部接続用パッド１に接続しているが、容量素子１２の一方の端子又は容量素子１６の一方の端子を電源電圧供給配線２９に接続しても同様の効果が得られる。

（第３の実施形態）
以下に本発明に係る第３の実施形態について図８を参照しながら説明する。

図８は本発明の第３の実施形態に係る半導体集積回路装置の回路構成を示している。

図８に示すように、第３の実施形態の半導体集積回路装置は、外部接続用パッド１と、該外部接続用パッド１から入力された信号を制御する入力回路３と、該入力回路３を介して入力された信号を処理する内部回路４と、該内部回路４からの出力信号を制御する出力回路１９とを備えており、外部接続用パッド１と入力回路３との間には、静電放電保護回路２が設けられている。出力回路１９は、静電放電保護回路としての機能も有しており、ＥＳＤ発生の際に、静電放電保護回路２及び出力回路１９の両方によって外部接続用パッド１を通って侵入するサージから入力回路３及び内部回路４が保護される構成となっている。

静電放電保護回路２は、外部接続用パッド１と入力回路３との間に設けられたノード１１にドレインが接続された第１のＮチャネル型ＭＩＳトランジスタ７と、該第１のＮチャネル型ＭＩＳトランジスタ７のソースにドレインが接続され、ソースが接地された第２のＮチャネル型ＭＩＳトランジスタ８とを有している。

第１のＮチャネル型ＭＩＳトランジスタ７及び第２のＮチャネル型ＭＩＳトランジスタ８の各基板は接地され、第１のＮチャネル型ＭＩＳトランジスタ７のゲートは電源電圧供給配線２９に接続されている。また、第２のＮチャネル型ＭＩＳトランジスタ８のゲートには第１のゲート制御回路６及び第２のゲート制御回路２６が接続されている。

出力回路１９は、ノード１１と入力回路３との間に設けられたノード３０にドレインが接続された第３のＮチャネル型ＭＩＳトランジスタ２１と、該第３のＮチャネル型ＭＩＳトランジスタ２１のソースにドレインが接続されソースが接地された第４のＮチャネル型ＭＩＳトランジスタ２２と、ドレインがノード３０に接続されソースが電源電圧供給配線２９に接続され基板が高電圧リファレンス電源（図示せず）に接続された第２のＰチャンネル型ＭＩＳトランジスタ２０とを有している。

第３のＮチャネル型ＭＩＳトランジスタ２１のゲートは電源電圧供給配線２９に接続され、第４のＮチャネル型ＭＩＳトランジスタ２２のゲートには第２のゲート制御回路２６及びローレベル電圧（“Ｌ”）の出力を制御する“Ｌ”プリバッファ２４が接続され、第２のＰチャネル型ＭＩＳトランジスタ２０のゲートにはハイレベル電圧（“Ｈ”）の出力を制御する“Ｈ”プリバッファ２３が接続されている。また、第３のＮチャネル型ＭＩＳトランジスタ２１及び第４のＮチャネル型ＭＩＳトランジスタ２２の各基板は接地されている。

静電放電保護回路２を構成する第１のゲート制御回路６は、ＥＳＤ発生の際にのみ第２のＮチャネル型ＭＩＳトランジスタ８のゲートの電位を高くする回路であり、第２のＮチャネル型ＭＩＳトランジスタ８のゲートに接続されたノード１４と接地との間に抵抗素子１３が接続され、ノード１４と電源電圧供給配線２９との間に容量１２が接続されている。

なお、容量１４はノード１４と電源電圧供給配線２９との間に接続しても同様の効果が得られる。

また、ここでは第１のゲート制御回路６を容量１２により構成したが、ノード１４に向かう方向を順方向としたときの、順方向に配置された１つ以上のダイオードであってもよい（但し、通常使用時には電流が流れないようにする）。また、逆方向に配置された１つ以上のツェナーダイオードであってもよい。

第２のゲート制御回路２６は、第２のＮチャネル型ＭＩＳトランジスタ８のゲートの電位が“Ｈ”の場合に、第４のＮチャネル型ＭＩＳトランジスタ２２のゲートの電位をも“Ｈ”にする回路である。ここで第２のゲート制御回路２６は、ドレインが第２のＮチャネル型ＭＩＳトランジスタ８のゲートに接続され、ソースが第４のＮチャネル型ＭＩＳトランジスタ２２のゲートに接続され、ゲートがインバータ２８の出力に接続され、基板が電源電圧供給配線２９に接続された第３のＰチャネル型ＭＩＳトランジスタ２７と、入力側が第２のＮチャネル型ＭＩＳトランジスタ８のゲートに接続され、出力側が第３のＰチャネル型ＭＩＳトランジスタ２７のゲートに接続されたインバータ２８とにより構成されている。

なお、第２のゲート制御回路２６は、ノード２５へ向かう方向を順方向とした場合の順方向に向けて配置された１つ以上のダイオードにより構成してもよい。

次に、前記の様に構成した静電放電保護回路２及び出力回路１９の動作について説明する。

まず、通常動作時には、静電放電保護回路２を構成する第２のＮチャネル型ＭＩＳトランジスタ８のゲートの電位は接地レベルにあるため、第２のＮチャネル型ＭＩＳトランジスタ８はオフになっており、静電放電保護回路２に電流は流れない。また、出力回路１９を構成する第２のＰチャネル型ＭＩＳトランジスタ２０と第４のＮチャネル型ＭＩＳトランジスタ２２は、それぞれゲートに接続された“Ｈ”プリバッファ２３と“Ｌ”プリバッファ２４によって制御されており、内部回路４からの出力信号を外部接続用パッド１を介して出力する出力回路として機能する。

次に、ＥＳＤ発生の際には、外部接続用パッド１からノード１１及びノード３０を経由して第１のＮチャネル型ＭＩＳトランジスタ７及び第３のＮチャネル型ＭＩＳトランジスタ２１の各ドレインにサージが印加される。この際、第２のＰチャネル型ＭＩＳトランジスタ２０により、第１のＮチャネル型ＭＩＳトランジスタ７及び第３のＮチャネル型ＭＩＳトランジスタ２１の各ゲートの電位が高くなる。

また、第１のゲート制御回路６により第２のＮチャネル型ＭＩＳトランジスタ８のゲートの電位が高くなり“Ｈ”の状態となる。このため、第２のゲート制御回路２６により、第４のＮチャネル型ＭＩＳトランジスタ２２のゲートの電位を高くすることができる。

これにより、静電放電保護回路２と出力回路１９の両方のブレークダウン電圧を低くすることができ、静電放電保護回路２と出力回路１９の両方でサージを逃がすことができるので、入力回路３及び内部回路４を効果的に保護することができる。また、この際に静電放電保護回路２が受ける損傷は、従来の半導体集積回路装置に比べて著しく低減される。

（第４の実施形態）
以下に本発明に係る第４の実施形態について、図９を参照しながら説明する。

図９は本発明の第４の実施形態に係る半導体集積回路装置の回路構成を示している。

図９に示すように、第４の実施形態の半導体集積回路装置は、外部接続用パッド１と、該外部接続用パッド１から入力された信号を制御する入力回路３と、該入力回路３を介して入力された信号を処理する内部回路４と、該内部回路４からの出力信号を制御する出力回路１９とを備えており、外部接続用パッド１と入力回路３との間には、静電放電保護回路２が設けられている。出力回路１９は、静電放電保護回路としての機能も有しており、ＥＳＤ発生の際に、静電放電保護回路２及び出力回路１９の両方によって外部接続用パッド１を通って侵入するサージから入力回路３及び内部回路４が保護される構成となっている。

静電放電保護回路２は、外部接続用パッド１と入力回路３との間に設けられたノード１１にドレインが接続された第１のＮチャネル型ＭＩＳトランジスタ７と、該第１のＮチャネル型ＭＩＳトランジスタ７のソースにドレインが接続され、ソースが接地された第２のＮチャネル型ＭＩＳトランジスタ８とを有している。また、第１のＮチャネル型ＭＩＳトランジスタ７のゲートは電源電圧供給配線２９に接続され、第２のＮチャネル型ＭＩＳトランジスタ８のゲートは接地されている。

出力回路１９は、ノード１１と入力回路３との間に設けられたノード３０にドレインが接続された第３のＮチャネル型ＭＩＳトランジスタ２１と、該第３のＮチャネル型ＭＩＳトランジスタ２１のソースにドレインが接続されソースが接地された第４のＮチャネル型ＭＩＳトランジスタ２２と、ドレインがノード３０に接続されソースが電源電圧供給配線２９に接続され基板が高電圧リファレンス電源（図示せず）に接続された第２のＰチャンネル型ＭＩＳトランジスタ２０とを有している。

第３のＮチャネル型ＭＩＳトランジスタ２１のゲートは電源電圧供給配線２９に接続され、第４のＮチャネル型ＭＩＳトランジスタ２２のゲートには“Ｌ”プリバッファ２４が接続され、第２のＰチャネル型ＭＩＳトランジスタ２０のゲートには、“Ｈ”プリバッファ２３が接続されている。

また、第３のＮチャネル型ＭＩＳトランジスタ２１及び第４のＮチャネル型ＭＩＳトランジスタ２２の各基板は、静電放電保護回路２を構成する第１のＮチャネル型ＭＩＳトランジスタ７及び第２のＮチャネル型ＭＩＳトランジスタ８の各基板と共に基板制御回路１５に接続されている。

基板制御回路１５は、ＥＳＤ発生の際にのみ第１から第４のＮチャネル型ＭＩＳトランジスタ７、８、２１及び２２の各基板の電位を高くする回路であり、第１から第４のＮチャネル型ＭＩＳトランジスタ７、８、２１及び２２の各基板に接続されたノード１８と接地との間に抵抗素子１７が配置され、ノード１８と外部入出力用パッド１との間に容量１６が配置されている。

なお、容量１６はノード１８と電源電圧供給配線２９との間に配置しても同様の効果が得られる。

また、容量１６に代えてノード１８に向かう方向を順方向としたときの順方向に接続された１つ以上のダイオードであってもよい（但し、通常使用時には電流が流れないようにする）。また、逆方向に接続された１つ以上のツェナーダイオードであってもよい。

次に、前記の様に構成された静電放電保護回路２及び出力回路の動作について説明する。

まず、通常動作時には、静電放電保護回路２を構成する第２のＮチャネル型ＭＩＳトランジスタ８のゲートの電位は接地レベルにあるため、第２のＮチャネル型ＭＩＳトランジスタ８はオフになっており、静電放電保護回路２に電流は流れない。また、出力回路１９を構成する第２のＰチャネル型ＭＩＳトランジスタ２０と第４のＮチャネル型ＭＩＳトランジスタ２２は、それぞれゲートに接続された“Ｈ”プリバッファ２３と“Ｌ”プリバッファ２４によって制御されており、内部回路４からの出力信号を外部接続用パッド１を介して出力する出力回路として機能する。

次に、ＥＳＤ発生の際には、外部接続用パッド１からノード１１及びノード３０を経由して第１のＮチャネル型ＭＩＳトランジスタ７及び第３のＮチャネル型ＭＩＳトランジスタ２１の各ドレインにサージが印加される。この際、第２のＰチャネル型ＭＩＳトランジスタ２０により、第１のＮチャネル型ＭＩＳトランジスタ７及び第３のＮチャネル型ＭＩＳトランジスタ２１の各ゲートの電位が高くなると共に、基盤制御回路１５により、第１から第４のＮチャネル型ＭＩＳトランジスタ７、８、２１及び２２の各基板の電位が高くなる。

これにより、静電放電保護回路２と出力回路１９の両方のブレークダウン電圧を低くすることができ、静電放電保護回路２と出力回路１９の両方でサージを逃がすことができるので、入力回路３及び内部回路４を効果的に保護することができる。また、この際に静電放電保護回路２が受ける損傷は、従来の半導体集積回路装置に比べて著しく低減される。

なお、本発明における第１から第４の実施形態においては、入力回路３に入力される電圧の方が電源電圧ＶＤＤに比べ高い場合について説明したが、電源電圧ＶＤＤの方が入力回路３に入力される電圧に比べ高い場合にも同様の構成の静電放電保護回路２を用いることができる。また、外部接続用パッド１と入力回路３との間に複数の静電放電保護回路２を設けてもよい。

また、第１から第４の実施形態においては、外部接続用パッド１に正電圧のサージが入る場合について説明したが、負電圧のサージが入る場合にも速やかにサージを接地に逃がすことができるため内部回路を保護することができる。

本発明の半導体集積回路装置によれば、ＥＳＤ発生の際に静電放電保護回路のブレークダウン電圧を低くすることができ、入力回路及び内部回路等に過電圧が印加されるのを防ぐと共に、ＥＳＤによる静電放電保護回路自体の損傷を低減することができ、ＥＳＤ試験後に半導体集積回路装置のＥＳＤ耐圧が低下することを防止できるため、特に電源電圧よりも高い電圧の入力信号を扱う場合のＥＳＤ保護回路等として有用である。

二段構成の静電放電保護回路を示す回路図である。 （ａ）及び（ｂ）は、図１に示す二段構成の静電放電保護回路の特性を示し、（ａ）はドレイン電圧（Ｖｄ）とドレイン電流（Ｉｄ）との相関図であり、（ｂ）はゲート電圧（Ｖｇ）とブレークダウン電圧との相関図である。 本発明の第１の実施形態に係る半導体集積回路装置の構成を示す電気回路図である。 本発明の第１の実施形態の変形例に係る半導体集積回路装置の構成を示す電気回路図である。 本発明の第２の実施形態に係る半導体集積回路装置の構成を示す電気回路図である。 本発明の第２の実施形態の第１変形例に係る半導体集積回路装置の構成を示す電気回路図である。 本発明の第２の実施形態の第２変形例に係る半導体集積回路装置の構成を示す電気回路図である。 本発明の第３の実施形態に係る半導体集積回路装置の構成を示す電気回路図である。 本発明の第４の実施形態に係る半導体集積回路装置の構成を示す電気回路図である。 静電放電保護回路を有する従来の半導体集積回路装置の回路構成を示す電気回路図である。

符号の説明

１ 外部接続用パッド
２ 静電放電保護回路
３ 入力回路
４ 内部回路
５ 電圧供給回路
６ 第１のゲート制御回路
７ 第１のＮチャネル型ＭＩＳトランジスタ
８ 第２のＮチャネル型ＭＩＳトランジスタ
１０ 第１のＰチャネル型ＭＩＳトランジスタ
１１ ノード
１４ ノード
１８ ノード
２５ ノード
３０ ノード
１２ 容量素子
１６ 容量素子
１３ 抵抗素子
１７ 抵抗素子
１５ 基板制御回路
１９ 出力回路
２０ 第２のＰチャネル型ＭＩＳトランジスタ
２１ 第３のＮチャネル型ＭＩＳトランジスタ
２２ 第４のＮチャネル型ＭＩＳトランジスタ
２３ “Ｈ”出力プリバッファ
２４ “Ｌ”出力プリバッファ
２６ 第２のゲート制御回路
２７ 第３のＰチャネル型ＭＩＳトランジスタ
２８ インバータ
２９ 電源電圧供給配線

Claims (28)

1. 外部接続用パッドと、
   前記外部接続用パッドに接続された被保護回路と、
   前記外部接続用パッドと前記被保護回路との間に設けられた静電放電保護回路とを備えた半導体集積回路装置であって、
   前記静電放電保護回路は、前記外部接続用パッドと前記被保護回路との間に設けられた第１のノードと接地との間に順に直列に接続された第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタを有し、
   静電放電発生の際に、前記第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタのゲートの電位又は基板の電位を高くすることにより、前記静電放電保護回路のブレークダウン電圧を通常動作時と比べて低くすることを特徴とする半導体集積回路装置。
2. 静電放電発生の際には、前記ゲートの電位又は基板の電位を前記第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタのしきい値電圧より高くすることを特徴とする請求項１に記載の半導体集積回路。
3. 前記静電放電保護回路は、前記第１のＮチャネル型ＭＩＳトランジスタのゲートに対して、静電放電発生時に電源電圧供給配線を介して電圧を供給する電圧供給回路を有していることを特徴とする請求項１又は２に記載の半導体集積回路装置。
4. 前記電圧供給回路は、ドレインが前記第１のノードに接続され、ゲート及びソースがそれぞれ前記電源電圧供給配線に接続された第１のＰチャネル型ＭＩＳトランジスタにより構成されていることを特徴とする請求項３に記載の半導体集積回路装置。
5. 前記電圧供給回路は、前記第１のノードから前記電源電圧供給配線に向かう方向を順方向としたときの順方向に接続された１つ以上のダイオードにより構成されていることを特徴とする請求項３に記載の半導体集積回路装置。
6. 前記電圧供給回路は、前記第１のノードから前記電源電圧供給配線に向かう方向を順方向としたときの逆方向に接続された１つ以上のツェナーダイオードにより構成されていることを特徴とする請求項３に記載の半導体集積回路装置。
7. 前記静電放電保護回路は、静電放電発生時に前記第２のＮチャネル型ＭＩＳトランジスタのゲートの電位を高くする第１のゲート制御回路を有していることを特徴とする請求項１から６のいずれか１項に記載の半導体集積回路装置。
8. 前記静電放電保護回路は、静電放電発生時に前記第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタの各基板の電位を高くする基板制御回路を有していることを特徴とする請求項１から７のいずれか１項に記載の半導体集積回路装置。
9. 前記第１のゲート制御回路は、一方の端子が前記第２のＮチャネル型ＭＩＳトランジスタのゲートに接続された第２のノードと接続され他方の端子が接地と接続された抵抗素子と、
   一方の端子が前記第２のノードと接続され他方の端子が前記外部接続用パッドからの電位を受ける容量素子とを有していることを特徴とする請求項７又は８に記載の半導体集積回路装置。
10. 前記第１のゲート制御回路は、一方の端子が前記第２のＮチャネル型ＭＩＳトランジスタのゲートに接続された第２のノードと接続され他方の端子が接地と接続された抵抗素子と、
    一方の端子が前記第２のノードと接続され他方の端子が前記外部接続用パッドからの電位を受ける１つ以上のダイオードとを有しており、
    前記ダイオードは、前記第２のノードに向かう方向を順方向としたときの順方向に接続されていることを特徴とする請求項７又は８に記載の半導体集積回路装置。
11. 前記第１のゲート制御回路は、一方の端子が前記第２のＮチャネル型ＭＩＳトランジスタのゲートに接続された第２のノードと接続され他方の端子が接地と接続された抵抗素子と、
    一方の端子が前記第２のノードと接続され他方の端子が前記外部接続用パッドからの電位を受ける１つ以上のツェナーダイオードとを有しており、
    前記ツェナーダイオードは、前記第２のノードに向かう方向を順方向としたときの逆方向に接続されていることを特徴とする請求項７又は８に記載の半導体集積回路装置。
12. 前記第１のゲート制御回路は、前記電源電圧供給配線と接地との間に接続されていることを特徴とする請求項９から１１のいずれか１項に記載の半導体集積回路装置。
13. 前記第１のゲート制御回路は、前記外部接続用パッドと接地との間に接続されていることを特徴とする請求項９から１１のいずれか１項に記載の半導体集積回路装置。
14. 前記基板制御回路は、一方の端子が前記第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタの各基板に接続された第３のノードと接続され他方の端子が接地と接続された抵抗素子と、
    一方の端子が前記第３のノードと接続され他方の端子が前記外部接続用パッドからの電位を受ける容量素子とを有していることを特徴とする請求項８に記載の半導体集積回路装置。
15. 前記基板制御回路は、一方の端子が前記第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタの各基板に接続された第３のノードと接続され他方の端子が接地と接続された抵抗素子と、
    一方の端子が前記第３のノードと接続され他方の端子が前記外部接続用パッドからの電位を受ける１つ以上のダイオードとを有しており、
    前記ダイオードは、前記第３のノードに向かう方向を順方向としたときの順方向に接続されていることを特徴とする請求項８に記載の半導体集積回路装置。
16. 前記基板制御回路は、一方の端子が前記第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタの各基板に接続された第３のノードと接続され他方の端子が接地と接続された抵抗素子と、
    一方の端子が前記第２のノードと接続され他方の端子が前記外部接続用パッドからの電位を受ける１つ以上のツェナーダイオードとを有しており、
    前記ツェナーダイオードは、前記第３のノードに向かう方向を順方向としたときの逆方向に接続されていることを特徴とする請求項８に記載の半導体集積回路装置。
17. 前記基板制御回路は、前記電源電圧供給配線と接地との間に接続されていることを特徴とする請求項１３ら１６のいずれか１項に記載の半導体集積回路装置。
18. 前記基板制御回路は、前記外部接続用パッドと接地との間に接続されていることを特徴とする請求項１３ら１６のいずれか１項に記載の半導体集積回路装置。
19. 外部接続用パッドと、
    前記外部接続用パッドに接続された被保護回路と、
    前記外部接続用パッドと前記被保護回路との間に設けられた静電放電保護回路と、
    前記静電保護回路と前記被保護回路との間に設けられた出力回路とを備えた半導体集積回路装置であって、
    前記静電放電保護回路は、前記外部接続用パッドと前記被保護回路との間に設けられた第１のノードと接地との間に順に直列に接続された第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタを有し、
    前記出力回路は、前記静電保護回路と前記被保護回路との間に設けられた第２のノードと接地との間に順に直列に接続された第３のＮチャネル型ＭＩＳトランジスタ及び第４のＮチャネル型ＭＩＳトランジスタと、
    前記第２のノードと電源電圧供給配線との間に接続された第１のＰチャネル型ＭＩＳトランジスタとからなり、
    静電放電発生時に、前記出力回路が静電放電保護回路として動作し、前記第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタ並びに前記第３のＮチャネル型ＭＩＳトランジスタ及び第４のＮチャネル型ＭＩＳトランジスタの各ゲートの電位又は各基板の電位を高くすることにより、前記静電放電保護回路及び前記出力回路の各ブレークダウン電圧を通常動作時と比べて低くすることを特徴とする半導体集積回路装置。
20. 静電放電発生の際には、前記各ゲートの電位又は各基板の電位を前記第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタ並びに前記第３のＮチャネル型ＭＩＳトランジスタ及び第４のＮチャネル型ＭＩＳトランジスタのしきい値電圧より高くすることを特徴とする請求項１９に記載の半導体集積回路。
21. 前記半導体集積回路装置は、前記第２のＮチャネル型ＭＩＳトランジスタのゲートの電位を高くする第１のゲート制御回路と、
    前記第４のＮチャネル型ＭＩＳトランジスタのゲートの電位を高くする第２のゲート制御回路とを有していることを特徴とする請求項１９又は２０に記載の半導体集積回路装置。
22. 前記第１のゲート制御回路は、一方の端子が前記第２のＮチャネル型ＭＩＳトランジスタのゲートに接続された第３のノードと接続され他方の端子が接地と接続された抵抗素子と、
    一方の端子が前記第３のノードと接続され他方の端子が前記外部接続用パッドと接続されている容量素子とを有していることを特徴とする請求項２１に記載の半導体集積回路装置。
23. 前記第１のゲート制御回路は、一方の端子が前記第２のＮチャネル型ＭＩＳトランジスタのゲートに接続された第３のノードと接続され他方の端子が接地と接続された抵抗素子と、
    一方の端子が前記第３のノードと接続され他方の端子が前記電源電圧供給配線と接続されている容量素子とを有していることを特徴とする請求項２１に記載の半導体集積回路装置。
24. 前記第２のゲート制御回路は、前記第２のＮチャネル型ＭＩＳトランジスタのゲートと、前記第４のＮチャネル型ＭＩＳトランジスタのゲートとの間に接続された第３のＰチャネル型ＭＩＳトランジスタと、
    入力端子が前記第２のＮチャネル型ＭＩＳトランジスタのゲートに接続され、出力端子が前記第３のＰチャネル型ＭＩＳトランジスタのゲートに接続されたインバータとにより構成されていることを特徴とする請求項２１から２３のいずれか１項に記載の半導体集積回路装置。
25. 前記第２のゲート制御回路は、前記第２のＮチャネル型ＭＩＳトランジスタのゲートと、前記第４のＮチャネル型ＭＩＳトランジスタのゲートとの間に接続された１つ以上のダイオードであって、
    前記ダイオードは、前記第２のＮチャネル型ＭＩＳトランジスタのゲートから前記第４のＮチャネル型ＭＩＳトランジスタのゲートに向かう方向を順方向としたときの順方向に接続されていることを特徴とする請求項２１から２３のいずれか１項に記載の半導体集積回路装置。
26. 前記第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタ並びに前記第３のＮチャネル型ＭＩＳトランジスタ及び第４のＮチャネル型ＭＩＳトランジスタの各基板の電位を高くする基板制御回路を有していることを特徴とする請求項１９から２５のいずれか１項に記載の半導体集積回路装置。
27. 前記基板制御回路は、一方の端子が前記第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタ並びに前記第３のＮチャネル型ＭＩＳトランジスタ及び第４のＮチャネル型ＭＩＳトランジスタの各基板に接続された第４のノードと接続され他方の端子が接地と接続された抵抗素子と、一方の端子が前記第４のノードと接続され他方の端子が前記外部接続用パッドと接続された容量素子とを有していることを特徴とする請求項２６に記載の半導体集積回路素子。
28. 前記基板制御回路は、一方の端子が前記第１のＮチャネル型ＭＩＳトランジスタ及び第２のＮチャネル型ＭＩＳトランジスタ並びに前記第３のＮチャネル型ＭＩＳトランジスタ及び第４のＮチャネル型ＭＩＳトランジスタの各基板に接続された第４のノードと接続され他方の端子が接地と接続された抵抗素子と、一方の端子が前記第４のノードと接続され他方の端子が前記電源電圧供給配線と接続された容量素子とを有していることを特徴とする請求項２６に記載の半導体集積回路素子。
    

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