TWI460847B - 多電壓靜電放電防護 - Google Patents

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TWI460847B
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Description

多電壓靜電放電防護
本發明一般係關於電子元件之靜電放電(ESD)防護，且更特定言之係半導體組件及積體電路之ESD防護。
先前申請案之參考
此申請案已於2008年4月30日在美國申請為專利申請案第12/112,209號。
現代電子器件，尤其係半導體(SC)器件及積體電路(IC)由於靜電放電(ESD)事件而有損壞之風險。已知藉由人或機器或兩者處置SC器件及IC造成的靜電放電係此類過量電壓之一來源。因此，通常橫跨此類SC器件及IC的輸入/輸出(I/O)及其他端子提供一ESD箝位(限壓器件)。
圖1係電路20之一簡化示意圖，其中在一SC器件或IC之輸入/輸出(I/O)端子22與接地或共同端子23之間放置ESD箝位21以防護晶片中之其他器件，亦即，以防護其係亦耦合至I/O端子22及共同(例如「GND」)端子23的電路核心24。I/O端子22亦可更一般地稱為「第一端子」22並且除輸入及輸出外包括其他功能，而GND端子23亦可更一般地稱為「第二端子」23並且除對共同或參考電位或匯流排之連接外包括其他功能。ESD箝位21內之齊納(Zener)二極體符號21'象徵性地指示ESD箝位21之功能係限制電壓以防可橫跨電路核心24顯現，而不論存在於外部端子22、23之電壓如何。ESD箝位21可或可不包括實際齊納二極體。本文中所使用之縮寫「GND」意欲指一特定電路或電子元件之共同或參考端子，而不論其是否係實際耦合至一地回路，且縮寫「I/O」意欲包括藉由ESD箝位防護之SC器件或IC的任何端子。
圖2係解說其係代替ESD箝位21插入電路20內的先前技術ESD箝位31之內部組件的一簡化示意圖。ESD箝位31包含場效電晶體25，其具有源極26、汲極27、閘極28、主體接點29及並聯電阻30、32。電阻30係從閘極28耦合至節點34，其係進而耦合至GND端子23及源極26。電阻32係從電晶體25之主體接點29耦合至節點34，其係進而耦合至GND端子23及源極26。當橫跨端子22、23上之電壓上升超過稱為「觸發電壓Vt1」之一預定限值時，電晶體25開啟，從而期望將橫跨端子22、23之電壓箝位在低於能夠損壞電路核心24之一值的一位準下。電晶體25之橫向大小係選擇以能夠沈降預期ESD電流，而不允許橫跨端子22、23之電壓上升至高於觸發電壓Vt1。此類ESD箝位係本技術中所熟知。圖3係一ESD箝位之一典型電流-電壓特性之一解說，其中電壓Vt1稱為觸發電壓，且電壓Vh稱為保持電壓。
以下詳細說明實質上僅係示範性，而並非意欲限制本發明或本發明之應用及使用。此外，不希望受到存在於前述技術領域、先前技術、或隨後實施方式內任何明示或暗示理論限制。
為解說之簡化及清楚起見，該等圖式解說一般的建構方式，而熟知特徵及技術的說明及細節可加以省略以避免不必要地混淆本發明。此外，該等圖式中之元件不必按比例繪製。例如，相對於其他元件，圖中一些元件或區域的尺寸可能過度放大，以幫助改良對本發明之具體實施例之瞭解。
在說明及申請專利範圍中之術語「第一」、「第二」、「第三」、「第四」及類似物若有則可用於區別類似元件而不必用於說明一特定依序或按時間先後之順序。應瞭解，在適當狀況下，所使用的該等術語均可互換，使得本文所說明的本發明之具體實施例(例如)能夠以除本文所解說外或另外說明的順序來操作。此外，術語「包含」、「包括」、「具有」及其任何變更意欲涵蓋非專有內含項，使得包括一元件清單的程序、方法、物件或裝置不必限於此等元件，而是還可包含未明確列出的或此類程序、方法、物件或裝置固有的其他元件。將如本文中使用的術語「耦合」定義為以電性或非電性方式直接或間接連接。
雖然圖2之電路可在提供ESD防護方面非常有效，但需要進一步之改良。因此，一直存在提供改良ESD箝位電路之需要，尤其係具有其期望防護之核心電路的減小之寄生負載的ESD箝位電路，可在不同條件下提供多個ESD觸發電壓之ESD箝位，以及當SC器件或IC不作用時(即未連接至其正常電源供應)可提供更強固防護之ESD箝位。另外，結合附圖及本發明之先前技術，從本發明之其後詳細說明及隨附申請專利範圍將會明白本發明之其他期望特徵及特性。
為了便於說明，本文中假定ESD箝位器件包含N通道場效電晶體。但此並非意欲限制，並且熟習本技術之人士應瞭解亦可在N及P半導體區域及施加之電壓的極性之適當互換下利用P通道器件。因此，本文中體現各種場效電晶體(FET)之說明意欲應用於具有供應及信號極性之適當修改的任一類型之器件。同樣，可在對操作之微小影響或對電路之微小調整下使用NPN及PNP電晶體代替N及P通道器件。
圖4係解說依據本發明之一具體實施例的ESD箝位41之內部組件的簡化示意圖。在一般化防護電路20內使用ESD箝位41代替ESD箝位21，其中節點33係耦合至I/O端子22而節點34係耦合至GND端子23。ESD箝位41不同於圖2之先前技術ESD箝位31處在於其包括另外電晶體35、35'，其分別具有源極36、36'、汲極37、37'及閘極38、38'。為促進解釋，由於電晶體35、35'可用於調整或控制觸發電壓Vt1，下文將其稱為單數或複數之「控制電晶體」，並且由於電晶體25係ESD瞬變放電電流意欲透過其流動之器件，將其稱為「ESD電晶體」。控制電晶體35係與電阻器30並聯耦合，即從耦合至電阻器30之第一端及ESD電晶體25之閘極28的節點40至耦合至電阻器30之另一端及節點34之節點42，其進而係耦合至ESD電晶體25之源極26及ESD箝位41之GND端子23。控制電晶體35'係與電阻器32並聯耦合，即從耦合至電阻器32之第一端及ESD電晶體25之主體接點29的節點40'至耦合至電阻器32之另一端及節點34之節點42'，其進而係耦合至ESD電晶體25之源極26及ESD箝位41之GND端子23。閘極38、38'係經由閘極節點39、39'在偏壓供應端子46、46'處耦合至偏壓供應Vb、Vb'。如結合圖7所更完整地解釋，改變Vb、Vb'之值致使ESD電路觸發電壓Vt1改變，即Vb、Vb'之值越高，Vt1之值越高。在較佳具體實施例中，Vb及Vb'係從共同供應獲得並且實質上相同，但在其他具體實施例中，可使用分離偏壓電壓供應及/或不同偏壓電壓值。
圖5係解說依據本發明之另一具體實施例的ESD箝位51之內部組件的一簡化示意圖。在一般化防護電路20內使用ESD箝位51代替ESD箝位21，其中節點33係耦合至I/O端子22而節點34係耦合至GND端子23。圖5之ESD箝位51藉由RC濾波器50、50'之新增不同於圖4之ESD箝位41，該等RC濾波器意欲移除可呈現於Vb或Vb'或將節點39、39'耦合至Vb、Vb'之引線上的任何高速瞬變。濾波器50、50'用作低通濾波器並且方便地包含串聯電阻53、53'，其係分別耦合於控制電晶體35、35'之閘極節點39、39'與偏壓端子46、46'之間，以及一或多個分流電容51、51'；52、52'，其係經由節點56、56'耦合於節點54、54'；55、55'與共同節點42、42'之間，即橫跨閘極-源極端子38、36及38'、36'，經由控制電晶體35、35'之節點39、39'及42、42'。R及C之所需值取決於核心電路24(以及ESD箝位51)之所需操作頻率，以及可發生於偏壓供應Vb、Vb'上之預期諧波或瞬變。當操作頻率在大約800百萬赫茲及更高之範圍內時，用於濾波器50、50'內之R及C的方便值係：有用的係在大約歐姆及奈法拉(nano-Farads)之範圍內；方便的係在大約歐姆及奈法拉之範圍內；以及較佳的係在大約歐姆及奈法拉之範圍內。亦可取決於特定電路或器件之所需操作特性及偏壓供應及耦合引線可曝露於其的瞬變使用R及C之較大或較小值。換言之，R及C應係選擇使得RC時間常數比可能顯現於節點55、55'之預計瞬變脈衝寬度或週期更長。濾波器50、50'係解說為具有在具有電阻53、53'之「π」組態中具有兩個電容51、52；51'、52'。然而，另外具體實施例中之濾波器50、50'可省略電容51、52；51'、52'之一或另一個，使得濾波器50、50'具有「L」組態，其具有電容51、51'及電阻53、53'，或者「L」組態，其具有電容52、52'及電阻53、53'。此係結合圖6更完整地解說。其他形式之低通濾波器亦係有用並且意欲在本發明之範疇內。濾波器50、50'移除可顯現於偏壓供應Vb、Vb'及相關聯導體上或當將端子46、46'耦合至Vdd時的Vdd及相關聯導體上之高速瞬變。電容器51、51'及/或52、52'亦協助將控制電晶體35、35'維持在開啟狀態，同時供能量給ESD箝位51及核心電路24。在較佳具體實施例中，濾波器50、50'係包括於某一形式內並且經由端子46、46'將節點54、54'耦合至用於核心電路24之標稱供應電壓(Vdd)匯流排，在該情形中Vb=Vb'=Vdd，其中Vdd係核心電路24之供應匯流排電壓。然而，在其他具體實施例中亦可使用不同偏壓電壓源極及/或不同偏壓電壓值。如上所述，可從分離電壓源極或共同電壓源極獲得Vb、Vb'。另外，雖然圖5中顯示分離濾波器50、50'，亦可使用其他配置。藉由解說而非意欲限制，其中期望Vb=Vb'，可將單一濾波器耦合至電壓源極Vb、Vb'，並且將濾波器之輸出耦合至節點54、54'，例如圖6內所示。
圖6係解說依據本發明之另一具體實施例的一ESD箝位61及偏壓電壓濾波器系統50"之內部組件並且顯示另外細節的簡化示意圖。在圖4至5中，假定至偏壓供應Vb、Vb'之返回路徑係藉由GND提供並且未明確顯示。在圖6中，解說此類返迴路徑。圖6中顯示各種濾波器501、502、503(統稱50")及DC電壓源極Vb，其具有如上所解說可分別耦合至ESD箝位61之偏壓端子46、46'及47、47'之輸出58、59。濾波器501、502、503及相關聯偏壓供應Vb之任一者可結合ESD箝位61使用，使得濾波器及相關聯偏壓供應係經由節點39、39'耦合至控制電晶體55、55'之閘極38、38'。在此範例中，將共同偏壓供應Vb及濾波器(501、502或503)耦合至ESD箝位61，使得控制電晶體35、35'兩者接收相同偏壓電壓。此較為方便，但在其他具體實施例中，可根據設計者之需要分離地偏壓控制電晶體35、35'。
圖7顯示針對用於施加至端子46、46(以及47、47')的偏壓電壓Vb=Vb'之不同值的圖4至6之電路，與單位為伏特之ESD電壓成一函數關係的單位為安培之ESD電流之標繪圖60。對於此測試，耦合至ESD電晶體25之閘極電阻器30係大約15千歐姆，耦合至ESD電晶體25之主體29的主體電阻器32係大約20千歐姆，以及ESD電晶體25具有大約0.13微米之汲取通道長度及大約2.7微米之通道寬度。如箭頭62所指示，Vt1之觀察值隨偏壓電壓Vb=Vb'增加而增加。具有Vt1=(Vt1-a)之跡線63對應於Vb=Vb'=Vdd=0伏特，其係ESD箝位41、51、61，並且未供能量給核心電路24，即其係不作用(切斷)。當SC器件或IC(例如)大量或單獨由人操縱或在裝配至設備電路板內之過程中由機器處置時，此係通常存在之條件。在例行裝運及設備製造操作期間，此狀況在個別SC器件或IC之運輸、封裝及裝配期間出現。有利的係在該等情況下，用於Vb=Vb'=Vdd=0之臨限電壓Vt1具有其最低值(Vt1-a)。此確保當不存在操作電壓時提供最大防護，即未將Vdd施加至含有ESD箝位41、51或61之受防護器件或IC。因此，由於不存在可能藉由正常電路操作(例如藉由到達I/O端子之大資料脈衝)啟動ESD箝位41、51、61之風險，(Vt1-a)在SC期間或IC之操作期間可變得低於可容忍者。跡線64至66隨Vb=Vb'增加顯示ESD箝位41、51、61之回應。對於Vb=Vb'=0伏特，(Vt1-a)恰好低於4伏特，對於Vb=Vb'=1.5伏特，(Vt1-b)係大約5伏特，以及對於Vb=Vb'=3.0伏特，(Vt1-c)係大約6.3伏特，並且對於Vb=Vb'=5伏特，(Vt1-d)係大約7.5伏特。雖然測試電路係設計以在圖6中所示之比較低電壓下操作，本發明並不限於此類電壓範圍並且可藉由調整電阻30、32及偏壓電壓Vb、Vb'提供Vt1之任何所需值或範圍，前提係偏壓電壓不超過控制電晶體35、35'之閘極38、38'的崩潰電壓。可藉由圖4至6中所示之類型的串聯電路獲得Vt1之更高值及範圍，例如圖9至10中所解說。
圖8顯示與單位為微秒之時間成一函數關係的單位為毫安培之瞬變漏電電流的標繪圖67，其顯示遵循短資料脈衝之各種ESD箝位的電流回應。未顯現ESD瞬變。此模擬正常電路操作並且顯示在顯現信號的同時可在正常操作期間於I/O接針處出現的不合需要之負載，以及當未顯現ESD瞬變時在正常電路操作期間源於先前技術ESD箝位31的過度功率消耗。其亦顯示藉由使用ESD箝位41、51、61避免此不合需要之電路負載及過度功率消耗。在未顯現ESD瞬變的同時於正常電路操作期間流經ESD箝位的任何電流係耗費能量，其不合需要地貢獻於晶粒或IC及電源供應負載之焦耳(Joule)加熱，而對電路操作無益處。為確保使用具有及無控制電晶體35、35'之相同ESD電晶體完成比較測試，藉由停用圖4至6之ESD箝位41、51、61之控制電晶體35、35'模擬先前技術ESD箝位31之操作。跡線68顯示在Vb,Vb'=0的同時穿過圖4至6之ESD箝位的瞬變洩漏電流，使得控制電晶體35、35'係切斷。在切斷控制電晶體35、35'的同時，該等ESD箝位在正常電路操作期間係電性等效於先前技術ESD箝位31。在切斷控制電晶體35、35'的同時，該等電路之ESD電晶體25在核心電路24之正常操作期間以與圖2之先前技術ESD箝位31之ESD電晶體25相同的方式行動，並且展現相同寄生漏電。在此測試中，將核心電路24加電(例如對於核心電路24Vdd係開啟)但Vb、Vb'=0，使得控制電晶體35、35'係從ESD箝位電路有效移除。在跡線68內應注意，當依據先前技術類型ESD箝位31組態時，I/O端子22之一或另一者上的到達資料脈衝致使比較長之持久電流瞬變流經ESD電晶體25。電流脈衝具有高於52毫安培之峰值、大約20毫安培之平均值，並且花費大約20微秒以衰減。當電性等效於圖2之ESD箝位31的先前技術類型ESD箝位係用於ESD防護時，此顯著增加核心電路24之正常操作期間晶片或晶粒內之功率消耗。跡線69顯示用於相同ESD電晶體但藉由將Vb、Vb'耦合至Vdd接通控制電晶體35、35'之瞬變洩漏電流。在該等情況下，採用相同ESD電晶體25，穿過ESD箝位41、51、61之峰值洩漏電流係大約9至10毫安培，但在小於大約0.5微秒內衰減至接近零毫安培之靜止值並且具有大約0.1毫安培之平均值。瞬變中斷之持續時間係減小大約20/0.5=40倍，而平均瞬變洩漏電流係減小大約20/0.1=200倍。與圖2之先前技術ESD箝位31相比，此等係藉由圖4至6之改良ESD箝位41、51、61引起的非常顯著之性能改良。
圖9至10係解說依據本發明之另外具體實施例體現圖4至6之ESD箝位41、51、61的串聯配置之較高電壓ESD箝位71、81的內部組件之簡化示意圖。為了便於說明，假定串聯ESD箝位71、81包含兩個串聯配置ESD箝位41，即串聯耦合較低ESD箝位41-1及較高ESD箝位41-2，但此並非意欲限制且亦可使用ESD箝位51、61。相同參考數字用於圖9至10之ESD箝位41-1及41-2(並且亦用於圖11之ESD箝位41-1')內的類似元件，但此僅係為了便於說明而非意欲限制或暗示ESD箝位41-1、41-2(及41-1')之內部類似元件(例如元件25至29、30至34、35至42、35'至42'等)相同。在某些具體實施例中，方便的係堆疊或串聯其內部類似元件實質上相同的ESD箝位，並且在其他具體實施例中，堆疊或串聯ESD箝位之各種內部類似元件儘管實行類似功能，但依據設計者之需要可在大小、形狀、配置或其他性質上不同。現在參考圖9之串聯ESD箝位71，較低ESD箝位41-1之節點34係耦合至GND端子23而較高ESD箝位41-2之節點33係耦合至I/O端子22，並且將較低ESD箝位41-1及較高ESD箝位41-2之插入節點33、34接合，即較低ESD箝位41-1之節點33係耦合至較高ESD箝位41-2之節點34。使兩個串聯ESD箝位形成ESD箝位71之效應係提供Vt1之較高值，其係藉由個別ESD箝位41-1及41-2之Vt1值之和近似地給出。較低箝位級41-1及較高ESD箝位級41-2之閘極節點39、39'係經由用於較低ESD箝位級41-1之端子46-1、46-1'以及經由用於較高ESD箝位級41-2之端子46-1、46-2'耦合至適當偏壓供應。可使用本文中所說明之任何偏壓配置，但此並非意欲限制並且可依據ESD箝位設計者之需要及所需性質使用其他偏壓配置。例如，且非意欲限制，可橫跨較低及較高箝位級之節點39、39'及34提供獨立偏壓供應Vb1、Vb1'；Vb2、Vb2'。或者，且非意欲限制，偏壓端子46-1、46-1'可係聯繫在一起並且耦合至圖6中所解說之任何供應及濾波器配置50"，並且偏壓端子46-2、46-2'可係聯繫在一起並且耦合至圖6中所解說之任何供應及濾波器配置50"或具有(例如)藉由電荷幫浦或其他電壓增加配置提供的較高電壓之其他偏壓供應。可使用相對於較低箝位級41-1及較高ESD箝位級41-2之共同節點34適當偏壓閘極節點39、39'的任何構件。對施加於控制電晶體35、35'之閘極端子的偏壓電壓之唯一限制係其不超過電晶體35、35'之閘極介電質的崩潰電壓，同時牢記Vt1隨控制電晶體35、35'之閘極電壓增加而增加。
現在參考圖10之串聯ESD箝位81，ESD箝位41-1之節點34係耦合至GND端子23而ESD箝位41-2之節點33係耦合至I/O端子22，並且經由節點82將插入節點33、34接合，即經由節點82將ESD箝位41-1之節點33耦合至ESD箝位41-2之節點34。使兩個串聯ESD箝位形成ESD箝位81之效應係提供Vt1之較高值，其係藉由個別ESD箝位41-1及41-2之Vt1值之和近似地給出。ESD箝位81亦解說其中單一偏壓供應用於偏壓ESD箝位41-1及41-2兩者之控制電晶體35、35'的狀況，但此並非意欲限制，並且在其他具體實施例中，亦可使用本文中所說明之任何各種偏壓配置以及其他偏壓配置。在串聯ESD箝位81之範例中，ESD箝位41-1及41-2兩者之閘極節點39、39'係聯繫至共同偏壓輸入端子46，其將係耦合至圖6中所示之任何偏壓供應及濾波器配置50"的端子58。同樣，ESD箝位級41-1及41-2之參考節點34係耦合至偏壓返回端子47，其將係耦合至圖6之任何偏壓供應及濾波器配置50"的端子59。在正常電路操作期間(未呈現ESD瞬變)，由於ESD電晶體25係切斷，節點82係浮動。因此，期望提供將較高ESD箝位級41-2之節點34耦合至偏壓返回端子47之電阻器83，以便決定顯現於較高ESD箝位級41-2之閘極節點39、39'處的偏壓電壓。
圖11係解說依據本發明之另一具體實施例的雙向ESD箝位91之內部組件的簡化示意圖。雙向ESD箝位91包含：串聯耦合ESD箝位級41-1'及41-2，其係個別類似於圖4之ESD箝位41，但亦可使用箝位51、61。雙向ESD箝位91不同於圖9至10之串聯ESD箝位71、81，因為較低ESD箝位41-1'已相對於圖9至10之箝位級41-1翻轉或旋轉180度，並且已新增旁通二極體。在雙向ESD箝位91內，較低ESD箝位級41-1'之節點33係耦合至GND端子23，較低ESD箝位級41-1'之節點34係經由節點92耦合至較高ESD箝位41-2之節點34，以及較高ESD箝位級41-2之節點33係耦合至I/O端子22。旁通二極體94係從節點34(經由節點92)耦合至較高ESD箝位級41-2之節點33，並且旁通二極體95係從節點34(經由節點92)耦合至較低ESD箝位級41-1'之節點33。旁通二極體94、95之功能係取決於到達ESD瞬變之極性旁通與其相關聯之ESD箝位級。例如，若正ESD瞬變到達I/O端子22(及/或若負瞬變到達GND端子23上)，則較高ESD箝位級41-2以正常方式操作並且較低ESD箝位級41-1'係藉由二極體95旁通。相反，若負ESD瞬變到達I/O端子22(GND端子23上之正瞬變)，則較低ESD箝位級41-1'以正常方式操作並且較高ESD箝位級41-2係藉由二極體94旁通。依此方式，提供雙向ESD防護。
依據第一具體實施例，提供一電子器件，其體現橫跨包括於該電子器件內之受防護半導體器件或積體電路(24)之第一端子(22)及第二端子(23)耦合的靜電放電(ESD)箝位(41、51、61、71、81、91)，該電子器件包含一第一ESD電晶體(25)，其具有源極(26)、汲極(27)、閘極(28)及主體(29)，其中該第一ESD電晶體之源極(26)係耦合至第二端子(23)而第一ESD電晶體之汲極(27)係耦合至第一端子(22)；一第一電阻器(30)，其係耦合於第一ESD電晶體(25)之閘極(28)與源極(26)之間；一第二電阻器(32)，其係耦合於第一ESD電晶體(25)之主體(29)與源極(26)之間，以及第一及第二控制電晶體(35、35')具有源極(36、36')、汲極(37、37')及閘極(38、38')，其中第一控制電晶體(35)之源極(36)及汲極(37)係與第一電阻器(30)並聯耦合，並且第一控制電晶體(35)之閘極(38)經調適以耦合至第一偏壓電壓，以及第二控制電晶體(35')之源極(36')及汲極(37')係與第二電阻器(32)並聯耦合，並且第二控制電晶體(35')之閘極(38')經調適以耦合至第二偏壓電壓。依據另一具體實施例，電子器件進一步包含一第二ESD電晶體(25)，其具有源極(26)、汲極(27)、閘極(28)及主體(29)，其中第二ESD電晶體(25)之源極及汲極係串聯耦合於第一ESD電晶體(25)之源極(26)與第二端子(23)之間；一第三電阻器(30)，其係耦合於第二ESD電晶體(25)之閘極(28)與源極(26)之間；一第四電阻器(32)，其係耦合於第二ESD電晶體(25)之主體(29)與源極(26)之間，並且第三控制電晶體(35)及第四控制電晶體(35')具有源極(36、36')、汲極(37、37')及閘極(38、38')，其中第三控制電晶體之源極(36)及汲極(37)係與第三電阻器並聯耦合，並且第三控制電晶體(35)之閘極經調適以耦合至第三偏壓電壓，以及第四控制電晶體(35')源極(36')及汲極(37')係與第四電阻器並聯耦合，並且第四控制電晶體(35')之閘極(38')經調適以耦合至第四偏壓電壓。依據另一具體實施例，第二ESD電晶體(25)之汲極(27)係耦合至第一ESD電晶體(25)之源極(26)。依據另一具體實施例，第二ESD電晶體(25)之源極(26)係耦合至第一ESD電晶體(25)之源極(26)。依據另一具體實施例，第一及第二偏壓電壓係從Vdd導出，其中Vdd係受防護半導體器件或積體電路之主電源軌道電壓。依據另一具體實施例，電子器件進一步包含一或多個低通濾波器(501、502、503)，其係在第一及第二偏壓電壓之源極與第一及第二控制電晶體(35、35')之閘極(38、38')之間。依據另一具體實施例，第一及第二偏壓電壓係從一共同源極導出並且在共同源極與第一控制電晶體(35)及第二控制電晶體(35')控制電晶體之閘極(38、38')之間提供一單一低通濾波器(501、502、503)。依據一額外具體實施例，一或多個低通濾波器(501、502、503)實質上傳遞小於大約800百萬赫茲之頻率之信號並且實質上減弱高於大約800百萬赫茲之信號。依據一又一額外具體實施例，一或多個低通濾波器(501)包含：一第一電容器(52)，其具有橫跨至濾波器(501)之輸入的第一及第二端子；一第二電容器(51)，其具有橫跨濾波器(501)之輸出(58、59)的第一及第二端子；以及另一電阻器(53)，其耦合第一電容器(52)及第二電容器(51)之第一端子。依據一又一額外具體實施例，一或多個低通濾波器(502、503)各具有輸入端子及輸出端子，並且濾波器包含：一電容器(52、51)，其具有第一及第二端子(55、57；54、56)，其中電容器之第一或第二端子(55、57；54、56)之一(55、54)係耦合至輸入端子或輸出端子(58)之一；以及另一電阻器(53)，其將電容器(52、51)之第一或第二端子(55、57、54、56)之另一者(54、55)耦合至濾波器之輸入或輸出(58)端子之另一者。依據一額外具體實施例，第一偏壓電壓小於第一控制電晶體(35)之一閘極崩潰電壓並且第二偏壓電壓小於第二控制電晶體(35')之一閘極崩潰電壓。
依據第二具體實施例，提供一電子總成，其具有橫跨包括於該電子總成內之一受防護半導體器件或積體電路(24)的第一端子(22)及第二端子(23)耦合之一串聯靜電放電(ESD)箝位(71、81、91)，該電子總成包含至少第一串聯耦合ESD箝位級(41-1、41-1')及第二串聯耦合ESD箝位級(41-2)，各ESD箝位級(41-1、41-1'；41-2)包含：一ESD電晶體(25)，其具有源極接點(26)、汲極接點(27)、閘極接點(28)及主體接點(29)；一第一電阻器(30)，其係耦合於該ESD電晶體(25)之閘極接點(28)與源極接點(26)之間；一第二電阻器(32)，其係耦合於該ESD電晶體(25)之主體接點(29)與源極接點(28)之間；以及一第一控制電晶體(35)，其具有源極接點(36)、汲極接點(37)及閘極接點(38)，其中該第一控制電晶體(35)之源極接點(36)及汲極接點(37)係橫跨該第一電阻器(30)耦合並且該第一控制電晶體(35)之接點閘極(38)經調適以耦合至一第一偏壓電壓；一第二控制電晶體(35')，其具有源極接點(36')、汲極接點(37')及閘極接點(38')，其中該第二控制電晶體(35')之源極接點(36')及汲極接點(37')係橫跨該第二電阻器(32)耦合並且該第二控制電晶體(35')之閘極接點(38')經調適以耦合至一第二偏壓電壓，以及其中該第一ESD箝位級(41-1、41-1')之ESD電晶體(25)的源極接點(26、34)或汲極接點(27、33)係耦合至該第二端子(23)，該第二ESD箝位級(41-2)之ESD電晶體(25)的汲極接點(27、33)係耦合至該第一端子(22)，以及該第一ESD箝位級(41-1、41-1')之ESD電晶體(25)的汲極接點(27、33)或源極接點(26、34)係耦合至該第二ESD箝位級(41-2)之ESD電晶體(25)的源極接點(26、34)。依據另一具體實施例，第一ESD箝位級(41-1、41-1')之控制電晶體(35、35')的閘極(38、38')接點係耦合在一起並且經調適以耦合至第一偏壓電壓，以及第二ESD箝位級(41-2)之控制電晶體(35、35')的閘極(38、36')接點係耦合在一起並且經調適以耦合至第二偏壓電壓。依據另一具體實施例，第一及第二偏壓電壓係不同。依據另一具體實施例，第一及第二偏壓電壓實質上係相同。依據另一具體實施例，第一及第二偏壓電壓係從第一及第二偏壓供應連接(58、59)獲得，以及其中第一ESD箝位級(41-1、41-1')及第二ESD箝位級(41-2)之控制電晶體(35、35')的閘極(38、38')經調適以耦合至該第一偏壓供應連接(58)，並且該串聯ESD箝位(71、81、91)進一步包含另一電阻(83)，其具有耦合至該第一ESD箝位級(41-1、41-1')之ESD電晶體(25)的汲極(27、33)或源極(26、34)及該第二ESD箝位級(41-2)之ESD電晶體(25)的源極(25、34)之一第一端以及經調適以耦合至該第二偏壓供應連接(59)之一第二端。
依據第三具體實施例，提供一電子裝置，其具有橫跨包括於該裝置內之一受防護半導體器件或積體電路(24)的第一端子(22)及第二端子(23)耦合之一雙向靜電放電(ESD)箝位(91)，該電子裝置包含第一及第二串聯耦合ESD箝位級(41-1'、41-2)，各ESD箝位級(41-1'、41-2)包含：一ESD電晶體(25)，其具有源極(26)、汲極(27)、閘極(28)及主體(29)；一第一電阻器(30)，其係耦合於ESD電晶體(25)之閘極(28)與源極(26)之間；一第二電阻器(32)，其係耦合於ESD電晶體(25)之主體(29)與源極(26)之間；以及一第一控制電晶體(35)，其具有源極(36)、汲極(37)及閘極(38)，其中第一控制電晶體(35)之源極(36)及汲極(37)係橫跨第一電阻器(30)耦合，並且第一控制電晶體(35)之閘極(38)經調適以耦合至一第一偏壓電壓；一第二控制電晶體(35')，其具有源極(36')、汲極(37')及閘極(38')，其中第二控制電晶體(35')之源極(36')及汲極(37')係橫跨第二電阻器(32)耦合並且第二控制電晶體(35')之閘極(38')經調適以耦合至一第二偏壓電壓；一第一旁通二極體(95)，其係耦合於第一ESD箝位級(41-1')之ESD電晶體(25)的源極(26)與汲極(27)之間；一第二旁通二極體(94)，其係耦合於第二ESD箝位級(41-2)之ESD電晶體(25)的源極(26)與汲極(27)之間，以及其中該第一ESD箝位級(41-1')之ESD電晶體(25)的汲極(27)係耦合至第二端子(23)，第二ESD箝位級(41-2)之ESD電晶體(25)的汲極(27)係耦合至第一端子(22)，以及第一ESD箝位級(41-1')及第二ESD箝位級(41-2)之ESD電晶體(25、25)之源極(26、26)係耦合在一起。依據另一具體實施例，耦合於第一ESD箝位級(41-1')之ESD電晶體(25)的源極(26)與汲極(27)之間的第一旁通二極體(95)係定向使得當到達第一端子(22)之一ESD瞬變相對於第二端子(23)係正時，該第一旁通二極體(95)導電，從而致使從ESD瞬變得出之電流主要流經第一二極體(95)而實質上旁通第一ESD箝位級(41-1')之ESD電晶體(25)，以及其中耦合於第二ESD箝位級(41-2)之ESD電晶體(25)的源極(26)與汲極(27)之間的第二旁通二極體(94)係定向使得當到達第一端子(22)之一ESD瞬變相對於第二端子(23)係負時，第二旁通二極體(94)導電，從而致使從ESD瞬變得出之電流主要流經第二二極體(94)而實質上旁通第二ESD箝位級(41-2)之ESD電晶體(25)。依據另一具體實施例，該器件進一步包含一或多個低通濾波器(501、502、503)，其經調適以串聯耦合於第一及第二偏壓電壓之一或兩者與控制電晶體(35、35')之閘極(38、38')之間。依據另一具體實施例，一或多個低通濾波器(501、502、503)之至少某些包含一串聯電阻(53)及一或多個分流電容(52、51)。
儘管在本發明之前面詳細說明中已提出至少一示範性具體實施例，但應瞭解存在著大量變更。還應瞭解，範例性具體實施例或多個範例性具體實施例僅係範例，且不希望以任何方式限制本發明之範疇、適用性或組態。相反，前述詳細說明向習知此項技術者提供用於實施本發明之一範例性具體實施例的一方便途徑，應明白在範例性具體實施例中所說明之元件之功能及配置中可進行各種變化而不脫離隨附申請專利範圍及其合法等同內容所提出之本發明之範疇。
10．．．電路
20．．．電路
21．．．ESD箝位
21'．．．齊納二極體符號
22．．．輸入-輸出/輸入/輸出(I/O)端子/I/O端子/第一端子/外部端子
23．．．GND/共同端子/第二端子/外部端子
24．．．IC/電路核心
25．．．SD電晶體/場效電晶體
26．．．源極-汲極/源極
27．．．源極-汲極/汲極
28．．．閘極
29．．．ESDT主體/主體接點
30．．．第一電阻器/第二電阻器/並聯電阻/電阻
31．．．ESD箝位
32．．．電阻器/並聯電阻/電阻
33．．．節點
34．．．節點
35、35'．．．控制電晶體
36、36'．．．源極
37、37'．．．汲極
38、38'．．．閘極
39、39'．．．閘極節點
40、40'．．．節點
41、51、61、71、81、91．．．靜電放電箝位/ESD箝位
41-1、41-2．．．ESD箝位/ESD箝位級
41-1'．．．ESD箝位級/ESD箝位
46-1、46-1'、46-2、46-2'．．．端子
42、42'．．．節點
46、46'．．．偏壓供應端子
47．．．偏壓端子/偏壓返回端子
47'．．．偏壓端子
50、50'．．．RC濾波器
50"．．．偏壓電壓濾波器系統/供應及濾波器配置
51、51'、52、52'．．．分流電容
53、53'．．．串聯電阻
54、54'．．．節點
55、55'．．．節點/控制電晶體
56、56'．．．節點
57．．．端子
58、59．．．輸出
63．．．跡線
64．．．跡線
66．．．跡線
68．．．跡線
69．．．跡線
82．．．節點
83．．．電阻器
92．．．節點
94．．．旁通二極體
95．．．旁通二極體
501、502、503．．．濾波器
Vb、Vb'．．．偏壓供應
Vb1、Vb1、Vb2、Vb2'．．．偏壓供應
Vdd．．．主電源軌道
本發明已結合以下圖式在上文予以說明，其中相似數字指示相似元件，且其中：
圖1係使用一ESD箝位以防護一電路核心避免靜電放電(ESD)事件之一般化ESD防護電路之簡化示意圖；
圖2係解說一先前技術ESD箝位之內部組件的簡化示意圖；
圖3係(例如)圖2中所示之ESD箝位的典型電流-電壓特性之解說；
圖4係解說依據本發明之一具體實施例的一ESD箝位之內部組件的簡化示意圖；
圖5係解說依據本發明之另一具體實施例的一ESD箝位之內部組件的簡化示意圖；
圖6係解說依據本發明之另一具體實施例的一ESD箝位及偏壓電壓系統之內部組件的簡化示意圖；
圖7係針對用於施加至電路的偏壓電壓Vb之不同值的圖4至6之電路，與單位為伏特之ESD電壓成一函數關係的單位為安培之ESD電流之標繪圖；
圖8係與單位為微秒之時間成一函數關係的單位為毫安培之瞬變洩漏電流的標繪圖，其顯示遵循短資料脈衝之各種ESD箝位的回應；
圖9至10係解說依據本發明之另外具體實施例體現圖4至6之ESD箝位的串聯配置之較高電壓ESD箝位的內部組件之簡化示意圖；以及
圖11係解說依據本發明之另一具體實施例的一雙向ESD箝位之內部組件的簡化示意圖。
22．．．第一端子/外部端子
23．．．GND/共同端子/第二端子/外部端子
25．．．ESD電晶體
26．．．源極-汲極/源極
27．．．源極-汲極/汲極
28．．．閘極
29．．．ESDT主體/主體接點
30．．．第一電阻器/第二電阻器/並聯電阻/電阻
32．．．電阻器/並聯電阻/電阻
33．．．節點
34．．．節點
35、35'．．．控制電晶體
36、36'．．．源極
37、37'．．．汲極
38、38'．．．閘極
39、39'．．．閘極節點
40、40'．．．節點
41．．．ESD箝位
42、42'．．．節點
46、46'．．．偏壓供應端子
Vb、Vb'．．．偏壓供應

Claims (20)

  1. 一種電子器件，其體現橫跨包括於該電子器件內之一受防護半導體器件或積體電路的第一及第二端子耦合之一靜電放電(ESD)箝位，該電子器件包含：一第一ESD電晶體，其具有源極、汲極、閘極及主體，其中該第一ESD電晶體之該源極係耦合至該第二端子，而該第一ESD電晶體之該汲極係耦合至該第一端子；一第一電阻器，其係耦合於該第一ESD電晶體之該閘極與該源極之間；一第二電阻器，其係耦合於該第一ESD電晶體之該主體與該源極之間；以及第一及第二控制電晶體，其具有源極、汲極及閘極，其中該第一控制電晶體之該源極及汲極係與該第一電阻器並聯耦合，並且該第一控制電晶體之該閘極經調適以耦合至一第一偏壓電壓，以及該第二控制電晶體之該源極及汲極係與該第二電阻器並聯耦合，並且該第二控制電晶體之該閘極經調適以耦合至一第二偏壓電壓，使得該第一偏壓電壓及該第二偏壓電壓可經調整以改變該第二端子與該第一ESD電晶體之該閘極之間的阻抗及該第二端子與該第一ESD電晶體之該主體之間的阻抗，以主動地在該電子器件之操作期間控制該第一ESD電晶體之啟動電壓。
  2. 如請求項1之電子器件，其進一步包含： 一第二ESD電晶體，其具有源極、汲極、閘極及主體，其中該第二ESD電晶體之該源極及汲極係串聯耦合於該第一ESD電晶體之該源極與該第二端子之間；一第三電阻器，其係耦合於該第二ESD電晶體之該閘極與該源極之間；一第四電阻器，其係耦合於該第二ESD電晶體之該主體與該源極之間；以及第三及第四控制電晶體，其具有源極、汲極及閘極，其中該第三控制電晶體之該源極及汲極係與該第三電阻器並聯耦合，並且該第三控制電晶體之該閘極經調適以耦合至一第三偏壓電壓，以及該第四控制電晶體之該源極及汲極係與該第四電阻器並聯耦合，並且該第四控制電晶體之該閘極經調適以耦合至一第四偏壓電壓。
  3. 如請求項2之電子器件，其中該第二ESD電晶體之該汲極係耦合至該第一ESD電晶體之該源極。
  4. 如請求項2之電子器件，其中該第二ESD電晶體之該源極係耦合至該第一ESD電晶體之該源極。
  5. 如請求項1之電子器件，其中該等第一及第二偏壓電壓係從Vdd導出，其中Vdd係該受防護半導體器件或積體電路之主電源軌道電壓。
  6. 如請求項1之電子器件，其進一步包含該等第一及第二偏壓電壓之源極與該等第一及第二控制電晶體之該等閘極之間的一或多個低通濾波器。
  7. 如請求項6之電子器件，其中該等第一及第二偏壓電壓 係從一共同源極導出並且在該共同源極與該等第一及第二控制電晶體之該等閘極之間提供一單一低通濾波器。
  8. 如請求項6之電子器件，其中該等一或多個低通濾波器實質上傳遞小於大約800百萬赫茲之頻率之信號並且實質上減弱高於大約800百萬赫茲之信號。
  9. 如請求項6之電子器件，其中該等一或多個低通濾波器包含：一第一電容器，其具有橫跨至該濾波器之一輸入的第一及第二端子；一第二電容器，其具有橫跨至該濾波器之一輸出的第一及第二端子；以及另一電阻器，其耦合該等第一及第二電容器至該等第一端子。
  10. 如請求項6之電子器件，其中該等一或多個低通濾波器各具有輸入端子及輸出端子並且該等濾波器包含：一電容器，其具有第一及第二端子，其中該電容器之該等第一或第二端子之一係耦合至該濾波器之該等輸入或輸出端子之一；以及另一電阻器將該電容器之該等第一或第二端子之一另一者耦合至該濾波器之該等輸入或輸出端子之一另一者。
  11. 如請求項1之電子器件，其中該第一偏壓電壓小於該第一控制電晶體之一閘極崩潰電壓並且該第二偏壓電壓小於該第二控制電晶體之一閘極崩潰電壓。
  12. 一種電子總成，其中具有橫跨包括於該電子總成內之一受防護半導體器件或積體電路的第一及第二端子耦合之一串聯靜電放電(ESD)箝位，該電子總成包含：至少第一及第二串聯耦合ESD箝位級，各ESD箝位級包含：一ESD電晶體，其具有源極、汲極、閘極及主體接點；一第一電阻器，其係耦合於該ESD電晶體之該等閘極與源極接點之間；一第二電阻器，其係耦合於該ESD電晶體之該等主體與源極接點之間；以及一第一控制電晶體，其具有源極、汲極及閘極接點，其中該第一控制電晶體之該等源極及汲極接點係橫跨該第一電阻器耦合並且該第一控制電晶體之該閘極接點經調適以耦合至一第一偏壓電壓；一第二控制電晶體，其具有源極、汲極及閘極接點，其中該第二控制電晶體之該等源極及汲極接點係橫跨該第二電阻器耦合並且該第二控制電晶體之該閘極接點經調適以耦合至一第二偏壓電壓；以及其中該第一ESD箝位級之該ESD電晶體的該源極或汲極接點係耦合至該第二端子，該第二ESD箝位級之該ESD電晶體的該汲極接點係耦合至該第一端子，以及該第一ESD箝位級之該ESD電晶體的該汲極或源極接點係耦合至該第二ESD箝位級之該ESD電晶體的該源極接 點。
  13. 如請求項12之電子總成，其中該第一ESD箝位級之該等控制電晶體的該等閘極接點係耦合在一起並且經調適以耦合至一第一偏壓電壓，以及該第二ESD箝位級之該等控制電晶體的該等閘極接點係耦合在一起並且經調適以耦合至一第二偏壓電壓。
  14. 如請求項13之電子總成，其中該等第一及第二偏壓電壓係不同。
  15. 如請求項13之電子總成，其中該等第一及第二偏壓電壓係實質上相同。
  16. 如請求項12之電子總成，其中該等第一及第二偏壓電壓係從第一及第二偏壓供應連接獲得，以及其中該等第一及第二ESD箝位級之該等控制電晶體的該等閘極經調適以耦合至該第一偏壓供應連接，並且該串聯ESD箝位進一步包含一電阻，其具有耦合至該第一ESD箝位級之該ESD電晶體的該汲極或源極及該第二ESD箝位級之該ESD電晶體的該源極之一第一端以及經調適以耦合至該第二偏壓供應連接之一第二端。
  17. 一種電子裝置，其中具有橫跨包括於該裝置內之一受防護半導體器件或積體電路的第一及第二端子耦合之一雙向靜電放電(ESD)箝位，該電子裝置包含：第一及第二串聯耦合ESD箝位級，各ESD箝位級包含：一ESD電晶體，其具有源極、汲極、閘極及主體； 一第一電阻器，其係耦合於該ESD電晶體之該閘極與該源極之間；一第二電阻器，其係耦合於該ESD電晶體之該主體與該源極之間；一第一控制電晶體，其具有源極、汲極及閘極，其中該第一控制電晶體之該源極及汲極係橫跨該第一電阻器耦合，並且該第一控制電晶體之該閘極經調適以耦合至一第一偏壓電壓；一第二控制電晶體，其具有源極、汲極及閘極，其中該第二控制電晶體之該源極及汲極係橫跨該第二電阻器耦合並且該第二控制電晶體之該閘極接點經調適以耦合至一第二偏壓電壓；一第一旁通二極體，其係耦合於該第一ESD箝位級之該ESD電晶體的該源極與汲極之間；一第二旁通二極體，其係耦合於該第二ESD箝位級之該ESD電晶體的該源極與汲極之間；以及其中該第一ESD箝位級之該ESD電晶體的該汲極係耦合至該第二端子，該第二ESD箝位級之該ESD電晶體的該汲極係耦合至該第一端子，以及該等第一及第二ESD箝位級之該等ESD電晶體之該等源極係耦合在一起。
  18. 如請求項17之電子裝置，其中耦合於該第一ESD箝位級之該ESD電晶體的該源極與汲極之間的該第一旁通二極體係定向使得當到達該第一端子之一ESD瞬變相對於該第二端子係正時，該第一旁通二極體導電，從而致使從 該ESD瞬變得出之電流主要流經該第一二極體而實質上旁通該第一ESD箝位級之該ESD電晶體，以及其中耦合於該第二ESD箝位級之該ESD電晶體的該源極與汲極之間的該第二旁通二極體係定向使得當到達該第一端子之一ESD瞬變相對於該第二端子係負時，該第二旁通二極體導電，從而致使從該ESD瞬變得出之電流主要流經該第二二極體而實質上旁通該第二ESD箝位級之該ESD電晶體。
  19. 如請求項17之電子裝置，其進一步包含經調適以串聯耦合於該等第一及第二偏壓電壓之一或兩者與該等控制電晶體之該等閘極之間的一或多個低通濾波器。
  20. 如請求項19之電子裝置，其中該等一或多個低通濾波器之至少某些包含一串聯電阻及一或多個分流電容。
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