JP5219342B2

JP5219342B2 - Ａｃ結合される箇所のｅｓｄ保護のための方法及び構成

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Publication number: JP5219342B2
Application number: JP2006148264A
Authority: JP
Inventors: ジョン・シー・カーレイ; デイビッド・ディー・エルケルドソン
Original assignee: Agilent Technologies Inc
Current assignee: Agilent Technologies Inc
Priority date: 2005-05-27
Filing date: 2006-05-29
Publication date: 2013-06-26
Anticipated expiration: 2026-05-29
Also published as: US20060268475A1; JP2006329994A; US7333311B2; DE102006004213A1; TW200642226A; CN1870379A

Description

本発明は、自動試験装置（Automated Test Equipment：ＡＴＥ）のＥＳＤ保護に関し、特に、自動試験装置内の保護対象回路構成に対してＥＳＤ保護を提供する方法及び構成に関する。

自動試験装置（Automated Test Equipment：ＡＴＥ）内において組み込まれているピンエレクトロニクス（Pin Electronics：ＰＥ）回路構成は、往々にして、静電放電（ＥＳＤ）から保護される必要がある。従来から、ＰＥ回路構成は、非アクティブの時には、機械式リレーによって外部の超過ストレス（オーバーストレス）から保護されてきた。より最近のＡＴＥシステムは、空間、コスト、及び電力を節約するために、且つ、信頼性を改善するために、半導体リレー又はスイッチと共に実装されてきている。あるＡＴＥアーキテクチャにおける半導体リレーの使用は、必然的に、ディセーブルの時でさえ、半導体リレーを外部環境に物理的に結合されている状態のままにする。該リレーは、ディセーブル状態においてオープン（開路）状態にされることとなる。ユーザイベント中には開路状態とされていることにより、該リレーが、ＰＥ回路構成を保護する。しかしながら、オープンにされるには、半導体リレーは、電力供給されなければならず、且つ、ＤＵＴノード自体に依然として結合されている必要があり、このことが、半導体リレー自体がＥＳＤイベントにさらされ且つＥＳＤイベントを受けやすい状態にさせている。このディセーブル状態中に、超過ストレスＥＳＤイベントが発生する可能性がある。

機械式リレー除く全てのＡＴＥアーキテクチャが、必ずしも半導体リレーを使用しているとは限らない。半導体リレーの使用又は未使用にかかわらず、ＰＥ回路構成が外部環境に物理的に結合されている可能性がある。更には、ＡＴＥのユーザは、ウェハ／ＤＵＴのスワップアウトのような典型的なディセーブルモード中に、ＡＴＥのＰＥ回路構成の電力を落とすことができない。何故ならば、バックアップの電力供給と、ソフトウェアのロードと、システムを較正することと、温度が安定するのを待つことと、に関連したオーバーヘッドが、影響を及ぼす可能性があるからである。従って、ＡＴＥのＰＥ回路構成と半導体リレーとが、これらのディセーブルモード中に、常に電源供給される可能性がある。従って、ディセーブル状態にある時における、並びに、ＡＴＥが電力を消費している可能性がある時における、改善されたオーバーストレス保護に対する必要性がある。

本発明の一実施例は、自動試験装置（ＡＴＥ）の保護対象回路構成（１１０）に対するＥＳＤ保護を提供するよう動作可能なクランプ回路（１２０）であって、
対応する第１の電位と第２の電位とを有する、第１のＥＳＤレール（１５０）及び第２のＥＳＤレール（１５５）であって、前記保護対象回路構成（１１０）における、１つか又は複数の信号レール（１３０、１４０）が、該第１のＥＳＤレール（１５０）と該第２のＥＳＤレール（１５５）とに結合されるよう動作可能であり、該第１のＥＳＤレール（１５０）と該第２のＥＳＤレール（１５５）とが、基準電位に対してＡＣ結合されることからなる、第１のＥＳＤレール及び第２のＥＳＤレールと、
前記第１のＥＳＤレール（１５０）に対して並列に結合された第１の１つか又は複数の容量性素子（１６５、１８５）と、
前記第２のＥＳＤレール（１５５）に対して並列に結合された第２の１つか又は複数の容量性素子（１７０、１８０）と、
前記第１のＥＳＤレール（１５０）に対して直列に結合された第１の１つか又は複数の抵抗性素子（１９０）と、
前記第２のＥＳＤレール（１５５）に対して直列に結合された第２の１つか又は複数の抵抗性素子（１９６）と、
前記第１のＥＳＤレール（１５０）に結合され、前記第２のＥＳＤレール（１５５）に結合され、及び対応する前記１つか又は複数の信号レール（１３０、１４０）に結合された１つか又は複数のＥＳＤデバイス（１６０、１７５）
とを備え、
ディセーブルモードにおいて、前記第１の電位と前記第２の電位とが、前記基準電位と実質的に等価であり、この結果として、前記第１の電位と前記第２の電位との間の電圧を有するＥＳＤイベントが前記第１（１５０）の及び第２（１５５）のＥＳＤレールを介して前記基準電位にシャントされるように、前記クランプ回路（１２０）が公称クランプ電圧を前記保護対象回路構成（１１０）に対して提供し、
前記ＥＳＤイベントは、前記保護対象回路構成（１１０）における前記１つか又は複数の信号レール（１３０、１４０）に結合されたＤＵＴノード上において受容されることからなる、クランプ回路である。

自動試験装置内の保護対象回路構成に対してＥＳＤ保護が提供される。

新規性を有すると考えられる本発明の特徴は、具体的には添付の特許請求の範囲内において記載される。しかしながら、動作の機構と動作方法との両方に関して、本発明自体を、その目的及び利点と共に、本発明の下記の詳細な説明を参照することによって、最も良く理解することができる。下記の詳細な説明は、添付の図面に関連付けて、本発明のある例示的な実施形態を述べる。

本発明は、多くの様々な形態での実施形態が可能であるが、本開示が、本発明の原理の一例として見なされるべきであり、及び図示され且つ説明された特定の実施形態に本発明を限定することが意図されるべきでないという条件のもとで、図面内において示され、本明細書内において詳細な特定の実施形態内に説明される。下記の説明において、同様の参照符号は、図面内のいくつかの図内における同等か、類似か、又は対応する部分を説明するために用いられる。

まず、図１を参照すると、本発明のある実施形態による外部ディスクリート保護回路の図が示されている。保護対象回路（保護される回路）１１０が、信号レール１３０と１４０とを介して試験中の装置（ＤＵＴ）のノードに結合される。本明細書内において使用されるように、信号レールは、例えばディジタル又はアナログ波形を含む電圧又は信号を、ピンエレクトロニクス回路構成のような、対象とする回路構成へと提供するために且つ該回路構成から提供されるために、用いられることが可能である。信号レール１３０と１４０とは、外部ディスクリート保護部１２０に更に結合される。外部ディスクリート保護部１２０は、ＥＳＤレール１５０及び１５５に結合され、ＥＳＤ保護回路１６０及び１７５を含む。ＥＳＤレールは、複数の容量性素子１６５、１７０、１８０、１８５、及び抵抗性素子１９０、１９６に結合される。複数の容量性素子１６５、１７０、１８０、１８５は、アース（グランド）か又は適合可能な基準電位に更に結合される。抵抗性素子１９０、１９６は、反転バッファ１８８及びバッファ１９３に更に結合される。反転バッファ１８８は、第１端子において正の電源に結合され、第２端子においてアースに結合され、及び第３端子においてディセーブル信号に結合される。バッファ１９３は、第１端子において負の電源に結合され、第２端子においてアースに結合され、第３端子においてディセーブル信号に結合される。本発明のある実施形態において、アースは、実質的には零（ゼロ）の電位を有する。本明細書内において説明されるバッファは、演算増幅器とすることができる。

ＥＳＤ保護回路１６０及び１７５は、プログラム可能なＤＣ電圧によって使用されるよう動作可能であることに留意されたい。試験中にＤＵＴノードの動作を妨げないようにするために、ＥＳＤレール１５０及び１５５を、適合可能な電圧レベルに引っ張ること（プルすること）ができるが、追加的な保護を提供するために、ディセーブルモード中に、適切な電圧レベルに引っ張る（プルすること）こともできる。本発明のある実施形態において、ＥＳＤレール１５０及び１５５は、ディセーブルがアサートされた時にのみアースに引っ張られ、ディセーブルがアサートされない時には、ＥＳＤレール１５０及び１５５は、抵抗器１９０、１９６、及びバッファ１８８、１９３を介してＶ＋及びＶ−に引っ張られる。ＥＳＤレール自体が、ＥＳＤイベントが発生した時にはアースにバイパスされる（又はシャントされる）。ディセーブルモードにおいて、正の電位と負の電位とが、アース電位と実質的に等価となり、この結果、クランプ回路が、公称クランプ電圧を、該正の電位と該負の電位との間の電圧を有するＥＳＤイベントに対する保護対象回路に提供することとなる。ＥＳＤイベントは、該保護対象回路における、１つか又は複数の信号レールに、結合されたＤＵＴノード上において受容される（又はそのＥＳＤイベントによるＥＳＤを、該保護対象回路の信号レールの１つか又は複数に結合されたＤＵＴノード上において受ける）。

次に図２を参照すると、本発明のある実施形態による、ダイオードチェーン（diode chain）を使用する外部ディスクリート保護回路の図が示されている。図２は、ＥＳＤ保護回路１６０及び１７５が、ダイオードチェーン２６０及び２７５を使用して実装されている点を除いて、実質的に図１に類似する。ダイオードチェーン２６０及び２７５内において、２つのダイオードのみが示されているが、本発明の原理及び範囲を逸脱すること無く、異なる数のダイオードを実装することができることに留意されたい。ｐｎダイオードか、ショットキーダイオードか、ツェナーダイオードか、又は類似の電気的な挙動を有する任意の他のデバイスを使用することができることにも更に留意されたい。ダイオードチェーン２６０及び２７５をプログラムすることによって、任意のＤＣ電圧を使用することができる。

次に図３を参照すると、本発明のある実施形態による、ダイオードチェーンを使用する内部ディスクリート保護回路３００の図が示されている。パッケージ３０５は、保護対象のＡＳＩＣ（特定用途向け集積回路）３１０を含む。保護対象のＡＳＩＣ３１０は、内部ディスクリート保護部３００によって保護されたＡＳＩＣ回路構成３１５を更に含む。ＡＳＩＣ回路構成３１５は、信号レール３８０及び３８５を介してＤＵＴノードに結合される。ＥＳＤレール３６３及び３６４は、それぞれ、ダイオードチェーン３２０及び３２５に結合される。ダイオードチェーン３２０は、ダイオードチェーン３２０の第１のダイオードと第２のダイオードとの間において信号レール３８０に結合される。ダイオードチェーン３２５は、ダイオードチェーン３２５の第１のダイオードと第２のダイオードとの間において信号レール３８５に結合される。ＥＳＤレール３６３は、第１端子において抵抗性素子３６０に更に結合されるが、抵抗性素子３６０は、第２端子において反転バッファ３７０に結合される。ＥＳＤレール３６４は、第１端子において抵抗性素子３６５に更に結合されるが、抵抗性素子３６５は、第２端子においてバッファ３７５に結合される。反転バッファ３７０は、第１端子において正の電源に結合され、第２端子においてアースに結合され、及び第３端子においてディセーブル信号に結合される。バッファ３７５は、第１端子において負の電源に結合され、第２端子においてアースに結合され、及び第３端子においてディセーブル信号に結合される。抵抗性素子３６０の第１端子と、ダイオードチェーン３２０の第１のダイオードとは、誘導性素子３３０に結合される。誘導性素子３３０は、容量性素子３５５の第１端子に更に結合される。容量性素子３５５の第２端子は、アースに結合される。抵抗性素子３６０の第１端子と、ダイオードチェーン３２５の第１のダイオードとは、誘導性素子３４０に結合される。誘導性素子３４０は、容量性素子３５５の第１端子に更に結合される。容量性素子３５５の第２端子は、アースに結合される。抵抗性素子３６５の第１端子と、ダイオードチェーン３２０の第２のダイオードとは、誘導性素子３３５に結合される。誘導性素子３３５は、容量性素子３５０の第１端子に更に結合される。容量性素子３５０の第２端子は、アースに結合される。抵抗性素子３６５の第１端子と、ダイオードチェーン３２５の第２のダイオードとは、誘導性素子３４５に結合される。誘導性素子３４５は、容量性素子３５０の第１端子に更に結合される。ディセーブルモードにおいて、第１の正の電位と負の電位とが、アース電位と実質的に等価であり、この結果、クランプ回路が、公称クランプ電圧を、ＥＳＤイベントに対する保護対象回路に提供することになる。ＥＳＤイベントは、保護対象回路における１つか又は複数の信号レールに結合された、ＤＵＴノード上において受容される。

次に図４を参照すると、本発明のある実施形態による、内部及び外部ディスクリート保護回路の図が示されている。パッケージ４０５は、保護対象のＡＳＩＣ４１０を含む。保護対象のＡＳＩＣ４１０は、内部ディスクリート保護部及び外部ディスクリート保護部４００によって保護されるＡＳＩＣ回路構成４２０を更に含む。ＡＳＩＣ回路構成４２０は、信号レール４５２及び４５４を介してＤＵＴノードに結合される。ＥＳＤレール４１２及び４１４は、それぞれ、ダイオードチェーン４２５及び４３０に結合される。ダイオードチェーン４２５は、ダイオードチェーン４２５の第１のダイオードと第２のダイオードとの間において信号レール４５２に結合される。ダイオードチェーン４３０は、ダイオードチェーン４３０の第１のダイオードと第２のダイオードとの間において信号レール４５４に結合される。ＥＳＤレール４１２は、第１端子において抵抗性素子４６５に更に結合されるが、抵抗性素子４６５は、第２端子において反転バッファ４７５に結合される。ＥＳＤレール４１４は、第１端子において抵抗性素子４７０に更に結合されるが、抵抗性素子４７０は、第２端子においてバッファ４８０に結合される。反転バッファ４７５は、第１端子において正の電源に結合され、第２端子においてアースに結合され、及び第３端子においてディセーブル信号に結合される。バッファ４８０は、第１端子において負の電源に結合され、第２端子においてアースに結合され、及び第３端子においてディセーブル信号に結合される。抵抗性素子４６５の第１端子と、ダイオードチェーン４２５の第１のダイオードとは、誘導性素子４３５に結合される。誘導性素子４３５は、容量性素子４６０の第１端子に更に結合される。容量性素子４６０の第２端子は、アースに結合される。抵抗性素子４７０の第１端子と、ダイオードチェーン４２５の第２のダイオードとは、誘導性素子４４０に結合される。誘導性素子４４０は、容量性素子４５５の第１端子に更に結合される。容量性素子４５５の第２端子は、アースに結合される。抵抗性素子４６５の第１端子と、ダイオードチェーン４３０の第１のダイオードとは、誘導性素子４４５に結合される。誘導性素子４４５は、容量性素子４６０の第１端子に更に結合される。抵抗性素子４７０の第１端子と、ダイオードチェーン４３０の第２のダイオードとは、誘導性素子４５０に結合される。誘導性素子４５０は、容量性素子４５５の第１端子に更に結合される。ディセーブルモードにおいて、第１の正の電位と負の電位とが、アース電位と実質的に等価であり、この結果、クランプ回路が、公称クランプ電圧を、該正の電位と該負の電位との間の電圧を有するＥＳＤイベントに対する保護対象回路に提供することになる。ＥＳＤイベントは、保護対象回路における１つか又は複数の信号レールに結合された、ＤＵＴノード上において受容される。

外部ディスクリート保護回路は、信号レール４５２及び４５４を介してＤＵＴノードに結合される。信号レール４５２及び４５４は、外部ディスクリート保護部４１５に更に結合される。外部ディスクリート保護部４１５は、ＥＳＤレール４５６及び４５８に結合され、ＥＳＤ保護回路４６２及び４６４を含む。ＥＳＤレールは、複数の容量性素子４６６、４６８、４７２、４７４と、抵抗性素子４７６、４７８に結合される。複数の容量性素子４６６、４６８、４７２、４７４は、アースに更に結合される。抵抗性素子４７６、４７８は、反転バッファ４８４及びバッファ４８２に更に結合される。反転バッファ４８４は、第１端子において正の電源に結合され、第２端子においてアースに結合され、及び第３端子においてディセーブル信号に結合される。バッファ４８２は、第１端子において負の電源に結合され、第２端子においてアースに結合され、及び第３端子においてディセーブル信号に結合される。

ＥＳＤ保護回路４６２、４６４、４２５、及び４３０は、異なるＤＣ電圧によって使用されるよう動作可能であることに留意されたい。ＥＳＤレール４５６、４５８、４１２、及び４１４を、試験中にＤＵＴノードの動作を妨げないようにするために、適合可能な電圧レベルに引っ張ること（プルすること）が可能であるが、ディセーブルモード中に、適切な電圧レベルに引っ張ることにより、追加的な保護が提供されることも可能である。ＥＳＤレール４１２、４１４、４５６、及び４５８自体が、ＥＳＤイベントが発生した時には、アースにバイパスされる。

次に図５を参照すると、本発明のある実施形態による、デュアルＤＣＬ（ドライバ・コンパレータ・負荷：Driver Comparator-Load）５０２を含む内部及び外部ディスクリート保護回路５００の図である。パッケージ５０４は、保護対象のＡＳＩＣ５０６を含む。保護対象のＡＳＩＣ５０６は、内部ディスクリート保護部及び外部ディスクリート保護部５００によって保護されるＰＭＵ（パラメータ測定ユニット：Parameter Measurement Unit）５１０及びＰＭＵ５３８を更に含む。ＰＭＵ５１０は、信号レール５５６を介してＤＵＴノードに結合され、ＰＭＵ５３８は、信号レール５５４を介してＤＵＴノードに結合される。ＥＳＤレール５２９及び５３３は、それぞれ、ダイオードチェーン５２６及び５１２に結合される。ダイオードチェーン５１２は、ダイオードチェーン５１２の第１のダイオードと第２のダイオードとの間において信号レール５５６に結合される。ダイオードチェーン５２６は、ダイオードチェーン５２６の第１のダイオードと第２のダイオードとの間において信号レール５５４に結合される。ＥＳＤレール５２９は、第１端子において抵抗性素子５２８に更に結合されるが、抵抗性素子５２８は、第２端子において反転バッファ５３２に結合される。ＥＳＤレール５３３は、第１端子において抵抗性素子５３０に更に結合されるが、抵抗性素子５３０は、第２端子においてバッファ５３４に結合される。反転バッファ５３２は、第１端子において正の電源に結合され、第２端子においてアースに結合され、及び第３端子においてディセーブル信号に結合される。バッファ５３４は、第１端子において負の電源に結合され、第２端子においてアースに結合され、及び第３端子においてディセーブル信号に結合される。抵抗性素子５２８の第１端子と、ダイオードチェーン５１２の第１のダイオードとは、誘導性素子５１４に結合される。誘導性素子５１４は、容量性素子５２０の第１端子に更に結合される。容量性素子５２０の第２端子は、アースに結合される。抵抗性素子５２８の第１端子と、ダイオードチェーン５２６の第１のダイオードとは、誘導性素子５２２に結合される。誘導性素子５２２は、容量性素子５２０の第１端子に更に結合される。容量性素子５２０の第２端子は、アースに結合される。抵抗性素子５３０の第１端子と、ダイオードチェーン５１２の第２のダイオードとは、誘導性素子５１６に結合される。誘導性素子５１６は、容量性素子５１８の第１端子に更に結合される。抵抗性素子５３０の第１端子と、ダイオードチェーン５２６の第２のダイオードとは、誘導性素子５２４に結合される。誘導性素子５２４は、容量性素子５１８の第１端子に更に結合される。容量性素子５１８の第２端子は、アースに結合される。

外部ディスクリート保護回路は、信号レール５５６及び５５４を介してＤＵＴノードに結合される。信号レール５５６及び５５４は、外部ディスクリート保護部５０８に更に結合される。外部ディスクリート保護部５０８は、ＥＳＤレール５５２及び５５０に結合され、ＥＳＤ保護回路５４８及び５５８を含む。ＥＳＤレール５５２は、複数の容量性素子５６４、５６０に結合され、第１端子において抵抗性素子５４２に結合される。ＥＳＤレール５５０は、複数の容量性素子５５４、５４６に結合され、第１端子において抵抗性素子５４０と結合される。複数の容量性素子５６０、５４４、５４６、５６４は、アースに更に結合される。抵抗性素子５４２は、第２端子において反転バッファ５６２に更に結合され、抵抗性素子５４０は、第２端子においてバッファ５３８に更に結合される。反転バッファ５６２は、第１端子において正の電源に結合され、第２端子においてアースに結合され、及び第３端子においてディセーブル信号に結合される。バッファ５３８は、第１端子において負の電源に結合され、第２端子においてアースに結合され、及び第３端子においてディセーブル信号に結合される。

次に、図６を参照すると、本発明のある実施形態による、デュアルＤＣＬ（ドライバ・コンパレータ・負荷：driver-comparator-load）をも含み且つショットキーダイオードチェーンを使用する内部及び外部ディスクリート保護回路６００の図が示されている。デュアルＤＣＬは、ピンエレクトロニクス（Pin Electronics：ＰＥ）の一例である。本発明のある実施形態において、このピンエレクトロニクスは、ＤＵＴが変更される間、電力供給されたままとなる。本明細書内において使用される場合、ＤＵＴに「アクセスする」の用語は、ＤＵＴの除去か、スワップアウトか、又は挿入などを含むＤＵＴの任意の変更を包含することに留意されたい。

パッケージ６０２は、保護対象のＡＳＩＣ６０６を含む。保護対象のＡＳＩＣ６０６は、内部ディスクリート保護部及び外部ディスクリート保護部６００によって保護されるＰＭＵ（パラメータ測定ユニット：Parameter Measurement Unit）６１０及びＰＭＵ６１２を更に含む。ＰＭＵ６１０は、信号レール６３８を介してＤＵＴノードに結合され、ＰＭＵ６１２は、信号レール６４０を介してＤＵＴノードに結合される。ＥＳＤレール６１５及び６３３は、それぞれ、ダイオードチェーン６１８及び６３２に結合される。ダイオードチェーン６１８は、ダイオードチェーン６１８の第１のダイオードと第２のダイオードとの間において信号レール６３８に結合される。ダイオードチェーン６３２は、ダイオードチェーン６３２の第１のダイオードと第２のダイオードとの間において信号レール６４０に結合される。ＥＳＤレール６１５は、第１端子において抵抗性素子６３４に更に結合されるが、抵抗性素子６３４は、第２端子において反転バッファ６１４に結合される。ＥＳＤレール６３３は、第１端子において抵抗性素子６３６に更に結合されるが、抵抗性素子６３６は、第２端子においてバッファ６１６に結合される。反転バッファ６１４は、第１端子において正の電源に結合され、第２端子においてアースに結合され、及び第３端子においてディセーブル信号に結合される。バッファ６１６は、第１端子において負の電源に結合され、第２端子においてアースに結合され、及び第３端子においてディセーブル信号に結合される。抵抗性素子６３４の第１端子と、ダイオードチェーン６１８の第１のダイオードとは、誘導性素子６２０に結合される。誘導性素子６２０は、容量性素子６２６の第１端子に更に結合される。容量性素子６２６の第２端子は、アースに結合される。抵抗性素子６３４の第１端子と、ダイオードチェーン６３２の第１のダイオードとは、誘導性素子６２８に結合される。誘導性素子６２８は、容量性素子６２６の第１端子に更に結合される。容量性素子６２６の第２端子は、アースに結合される。抵抗性素子６３６の第１端子と、ダイオードチェーン６１８の第２のダイオードとは、誘導性素子６２２に結合される。誘導性素子６２２は、容量性素子６２４の第１端子に更に結合される。抵抗性素子６３６の第１端子と、ダイオードチェーン６３２の第２のダイオードとは、誘導性素子６３０に結合される。誘導性素子６３０は、容量性素子６２４の第１端子に更に結合される。容量性素子６２４の第２端子は、アースに結合される。

外部ディスクリート保護回路６０８は、信号レール６３８及び６４０を介してＤＵＴノードに結合される。信号レール６３８及び６４０は、外部ディスクリート保護部６０８に更に結合される。外部ディスクリート保護部６０８は、ＥＳＤレール６４４に結合され、ＥＳＤ保護回路６４２及び６４８を含む。ＥＳＤレール６４４は、複数の容量性素子６４６、６５０に結合され、第１端子において抵抗性素子６５２に結合される。複数の容量性素子６４６、６５０は、アースに更に結合される。抵抗性素子６５２は、第２端子においてアースに結合される。ＥＳＤ保護回路６４２は、ツェナーダイオードチェーンを更に含む。ここで、第１のダイオードは、信号レール６３８に結合され、第２のツェナーダイオードは、ＥＳＤレール６４４に結合される。ＥＳＤ保護回路６４８は、ツェナーダイオードチェーンを更に含む。ここで、第１のダイオードは、信号レール６４０に結合され、第２のツェナーダイオードはＥＳＤレール６４４に結合される。ある実施形態において、本発明の原理及び範囲を逸脱すること無く、ショットキーダイオードを使用することができることに留意されたい。

本発明の原理及び範囲を逸脱すること無く、他の値のキャパシタンス、抵抗、及びインダクタンスを使用することもできるため、図５内及び図６内に示された抵抗値、インダクタンス値、及びキャパシタンス値が限定されるべきではないことに留意されたい。

次に、図７を参照すると、本発明のある実施形態による、負の電圧がアースに近いダイオードチェーンを使用する内部ディスクリート保護回路７００の図が示されている。パッケージ７０５は、保護対象回路構成７１０を含む。保護対象回路構成７１０は、内部ディスクリート保護部７００によって保護されるスイッチアレイ７３０及び７３５を更に含む。スイッチアレイ７３０及び７３５は、信号レール７２０及び７２５を介してＤＵＴノードに結合されるよう動作可能である。ＥＳＤレール７９０は、ダイオード７８０と７８５とにそれぞれ結合される。ダイオード７８０は、信号レール７２０に結合される。ダイオード７８５は、信号レール７２５に結合される。ＥＳＤレール７９０は、第１端子において誘導性素子７５０に更に結合されるが、誘導性素子７５０は、第２端子において容量性素子７５５に結合される。容量性素子７５５は、第２端子においてアースに結合される。ＥＳＤレール７９０は、第１端子において誘導性素子７６５に更に結合されるが、誘導性素子７６５は、第２端子において容量性素子７６０に結合される。容量性素子７６０は、第２端子においてアースに結合される。信号レール７２０と信号レール７２５とは、アースに近い供給電圧に結合される。ＥＳＤレール７９０は、抵抗性素子７４５の第１端子に更に結合されるが、抵抗性素子７４５の第２端子は、反転バッファ７４０に結合される。反転バッファ７４０は、第１端子において電位Ｖｃｃに結合され、第２端子においてアースに結合され、及び第３端子においてディセーブル信号に結合される。

次に、図８を参照すると、本発明のある実施形態による、正の供給電圧のみを使用する内部ディスクリート保護回路８００の図が示されている。パッケージ８１０は、保護対象回路構成８１５を含む。保護対象回路構成８１５は、内部ディスクリート保護部８００によって保護されるＡＳＩＣ回路構成８２０を更に含む。ＡＳＩＣ回路構成８２０は、信号レール８４５及び８５０を介してＤＵＴノードに結合される。ＥＳＤレール８８５は、ダイオード８６５と８７０とにそれぞれ結合される。ダイオード８６５は、信号レール８４５に結合される。ダイオード８７０は、信号レール８５０に結合される。ＥＳＤレール８８５は、第１端子において誘導性素子８２５に更に結合されるが、誘導性素子８２５は、第２端子において容量性端子８３０に結合される。容量性素子８３０は、第２端子においてアースに結合される。ＥＳＤレール８８５は、第１端子において誘導性素子８４０に更に結合されるが、誘導性素子８４０は、第２端子において容量性素子８３５に結合される。容量性素子８３５は、第２端子においてアースに結合される。信号レール８４５及び信号レール８５０は、負でない供給電圧にのみ結合される。ＥＳＤレール８８５は、抵抗性素子８８０の第１端子に更に結合されるが、抵抗性素子８８０の第２端子は、反転バッファ８７５に結合される。反転バッファ８７５は、第１端子において電位Ｖｃｃに結合され、第２端子においてアースに結合され、及び第３端子においてディセーブル信号に結合される。

次に、図９を参照すると、本発明のある実施形態による、負の供給電圧のみを使用する内部ディスクリート保護回路９００の図が示されている。内部ディスクリート保護回路９００は、保護対象回路構成９１５を含む。保護対象回路構成９１５は、パッケージ９１０内において配置される。パッケージ９１０は、内部ディスクリート保護部９００によって保護されるＡＳＩＣ回路構成９２０を含む。ＡＳＩＣ回路構成９２０は、信号レール９４５及び９５０を介してＤＵＴノードに結合される。ＥＳＤレール９８５は、ダイオード９６５と９７０とにそれぞれ結合される。ダイオード９６５は、信号レール９４５に結合される。ダイオード９７０は、信号レール９５０に結合される。ＥＳＤレール９８５は、第１端子において誘導性素子９２５に更に結合されるが、誘導性素子９２５は、第２端子において容量性素子９３０に結合される。容量性素子９３０は、第２端子においてアースに結合される。ＥＳＤレール９８５は、第１端子において誘導性素子９４０に更に結合されるが、誘導性素子９４０は、第２端子において容量性素子９３５に結合される。容量性素子９３５は、第２端子においてアースに結合される。信号レール９４５と信号レール９５０とは、正でない供給電圧にのみ結合される。ＥＳＤレール９８５は、抵抗性素子９８０の第１端子に更に結合されるが、抵抗性素子９８０の第２端子は、反転バッファ９７５に結合される。反転バッファ９７５は、第１端子において電位Ｖｅｅに結合され、第２端子においてアースに結合され、及び第３端子においてディセーブル信号に結合される。

次に、図１０を参照すると、本発明のある実施形態による、ＥＳＤ保護回路のタイミング図１０００が示されている。ホットモード中、ＤＵＴノードは、電気的試験に使用可能な保護対象回路構成に接続される。ディセーブル信号が、時間ｔ０においてアサートされる時には（１０２０）、ＥＳＤ保護回路の容量性素子が、時間ｔ１において放電され（１０３０）、電気的試験が、（保護対象回路構成に対して損害を与えること無く、ＤＵＴノードをスワップすることが可能である期間内における）セーフモードに入る（１０４０）。ＤＵＴノードをスワップした後に、ディセーブル信号が、時間ｔ２においてネゲートされ（１０５０）、容量性素子が、時間ｔ３において充電され（１０６０）、ＤＵＴノードが、保護対象回路構成に結合される。ディセーブル信号は、時間ｔ０〜ｔ２において、ハイであり、一方、容量性素子は、時間ｔ０とｔ１との間において放電し、及び容量性素子は、時間ｔ２とｔ３との間において充電することに留意されたい。対応する電位Ｖｃｃ及びＶｅｅは、両方ともアースに引っ張られる。このシーケンスは、図１２においてフローチャートとして示されている。

次に、図１１を参照すると、従来技術によるＥＳＤ保護回路のフローチャート１１００が示されている。ブロック１１１０内のように、ＤＵＴノードの変更に対するリクエストが発行される。ブロック１１２０内のように、ＤＵＴ電源が切断され、ピンエレクトロニクスがハイインピーダンスモードに入る。次いで、そのシステムは、ブロック１１３０内のように、ＤＵＴノードに対するアクセスをイネーブルにし、その試験システムは、ユーザが終了させるまで待機する。次いで、ブロック１１４０内のように、ＤＵＴの電源が投入され、ハイインピーダンスモードがディセーブルにされる。従って、該システムは、試験を再開する準備が整う（ブロック１１５０）。

自動試験装置（Automatic Test Equipment：ＡＴＥ）システムは、ディセーブルモードに対するリクエスト（全てのＰＥ回路構成とＤＵＴ電力源とを（ＡＴＥによって制御されて）セーフモードにするために要求される）を受け取るための方法を有する。図１２の方法において記載されるように、ＥＳＤレールをアースに引っ張るために、セーフモードが更に拡張されている。ある実施形態において、ＰＥ回路構成と半導体リレーとに対して電力がオンのままにされ、このことが、それらＰＥ回路構成及び半導体リレーを、ＥＳＤイベントに対して脆弱なままにする。ユーザが、試験を再開するためのリクエストを開始した時のように、ディセーブルモードが終了した時には、ＰＥ回路構成は、適切なレベルに再プログラムされることが可能であり、並びに、ＤＵＴノード上における「正常」動作を可能にするための適切な電圧にＥＳＤレールが再プログラムされることが可能である。

次に図１２を参照すると、本発明のある実施形態によるＥＳＤ保護回路のフローチャート１２００が示されている。ブロック１２１０におけるように、ＤＵＴを変更するためのリクエストが発行される。ブロック１２２０におけるように、ＤＵＴ電源が切断され、ピンエレクトロニクスがハイインピーダンスモードに入る。ブロック１２３０において、ＥＳＤ保護部をアクティブにするためにディセーブルがアサートされる。ブロック１２４０において、ＥＳＤ保護部のノードをアースに放電させるために、保護回路構成の、複数の時定数だけ待機する。ブロック１２５０におけるように、次いで、そのシステムは、ＤＵＴノードに対するアクセスを可能にし、試験システムは、ユーザが終了させるのを待つ。ＤＵＴ電源が切断される間に、ＡＴＥ環境内において、例えば、ＤＵＴ自体のスワップアウトか、電源のスワップか、較正システムのスワップか、ＰＣ基板プローブカードのスワップか、ウェハのスワップか、又は試験中のパッケージ化された部品のスワップを含む任意の様々な作用（アクティビティ）にユーザが関わることができる。ブロック１２６０において、ＥＳＤ保護部を非アクティブにするために、ディセーブルがネゲートされる。ブロック１２７０において、ＥＳＤ保護部のノードをＶＣＣ／ＶＥＥに充電するように戻すために、バッファ回路構成の、複数の時定数だけ待機する。ブロック１２８０におけるように、次いで、ＤＵＴ電源が投入され、ハイインピーダンスモードがディセーブルにされる。従って、該システムは、試験を再開する準備が整う（ブロック１２９０）。このフローチャートは、図１〜図１０に示された任意の実施形態に適用可能であることに留意されたい。

図１〜図９は、ＡＣ結合されたＥＳＤ保護方法のための内部及び外部構造を図示している。いずれの場合においても、保護回路（例えば、ダイオードチェーン）は、ＥＳＤイベントの放電のために、ＡＣ結合されたローインピーダンスの経路を用いる。ＥＳＤイベントは、過渡的であり、充電が限られており、及び低いデューティサイクルにおいて発生するため、適切な値を提供されたＲ及びＣが使用されて、ＡＣ結合されたクランプは、適正に動作することになる。本発明のある実施形態において、図内において示された抵抗及びキャパシタンスの値が使用されているが、本発明の原理及び範囲を逸脱すること無く、他の値のＲ及びＣを使用こともできる。保護対象回路構成がアクティブである時の正常動作中、ディセーブル信号は、アサートされない。クランプのアノード及びカソードは、それぞれ、Ｖｃｃ及びＶｅｅに引っ張られる。これらの電圧は、単純に保護対象のＡＳＩＣの信号レールとすることができるか、又はＤＵＴノードに対する信号経路の適正な機能を依然として実現することができる電源未満のレベルとすることができる。後者のケースは、追加的な保護を提供する。内部保護クランプは、チップ（ダイ）のパッド上の通常のＥＳＤクランプダイオードであるかのように、容量性の負荷のみを提示する。外部ディスクリートクランプダイオードの容量性負荷を、必要であるならば補償することができる。ディセーブル状態中、クランプアノード及びカソードは、全てＡＣアースに引っ張られる。このことは、結果として、いくつかの特異な利点をもたらす。第１に、クランプレベルは、正のＥＳＤイベントと負のＥＳＤイベントとの両方の場合に、アースである。これは、従来のＥＳＤクランプ構成の場合であるかのような、ＡＳＩＣ信号レールに関連したクランプに対して、保護対象回路構成に現れることになるピーク電圧を低減する改善である。第２に、このクランプ構成は、ディセーブルにされた通常はハイインピーダンスのＤＵＴノードを、アースへの１つのダイオード降下（ダイオードドロップ）内において制御し、そのことが、漏れ電流に起因するドリフトを防止する。第３に、クランプをアースに保持するＲＣインピーダンスが、外部ＤＣソースがクランプダイオードに損害を与えることを防ぐ。クランプダイオードは、任意のＤＣ電圧を自由にたどることができ、該クランプダイオードが信号レール内にあるままで該ＤＣ電圧が提供される。ＤＣ結合されたクランプを使用して、ＤＣソースに対抗してＤＵＴノードを保護することは実際的ではないことに留意されたい。外部コンデンサ上のレベルを事前設定（プリセット）するバッファと直列の、制限抵抗Ｒが、ＥＳＤイベント中のバッファ出力における電流を制限する。容量性のＣ素子へのローインダクタンス経路を提供することに注意しなければならない。従来のソリューションは、一般には、いくつかのタイプのシャントクランプデバイスを同様に用いるが、本方法内において用いられる可変クランプレベルを組み込んではいない。通常、このようなクランプデバイスは、統合されたソリューションには利用不可能な特殊なデバイスか又は材料を利用する。前述の方法は、任意のＡＳＩＣプロセス内において一般的に利用可能な標準的なＥＳＤクランプダイオードによって動作する。アプリケーションが統合された実装形態の使用を必要とするか又は許可する可能性があるので、このことは重要である。追加的に、外部実装形態が実現可能な場合には、統合されたクランプと外部クランプとの両方を一緒に使用することによって、電流の共有と、外部クランプの、より低く実現された経路コンダクタンスと、２つのクランプの物理的な分離とに主として起因して、実際の試験におけるＥＳＤ保護を大幅に改善することが示されている。

特定の実施形態に関連して本発明が説明されてきたが、上述の説明に照らし合わせて、当業者であれば、多くの代替、修正、置換、及び変形形態が明らかとなるであろうことは明白である。従って、本発明が、添付の特許請求の範囲内に入るような、全てのそのような代替、修正、及び変形形態を包含することが意図される。

本発明のある実施形態による、外部ディスクリート保護回路の図である。本発明のある実施形態による、ダイオードチェーンを使用する外部ディスクリート保護回路の図である。本発明のある実施形態による、ダイオードチェーンを使用する内部ディスクリート保護回路の図である。本発明のある実施形態による、内部及び外部ディスクリート保護回路の図である。本発明のある実施形態による、デュアルＤＣＬもまた含む内部及び外部ディスクリート保護回路の図である。本発明のある実施形態による、デュアルＤＣＬもまた含み且つショットキーダイオードチェーンを使用する内部及び外部ディスクリート保護回路の図である。本発明のある実施形態による、負の電圧が基準電位に近いダイオードチェーンを使用する内部ディスクリート保護回路の図である。本発明のある実施形態による、正の供給電圧のみを使用する内部ディスクリート保護回路の図である。本発明のある実施形態による、負の供給電圧のみを使用する内部ディスクリート保護回路の図である。本発明のある実施形態によるＥＳＤ保護回路のタイミング図である。従来技術によるＥＳＤ保護回路のフローチャートである。本発明のある実施形態によるＥＳＤ保護回路のフローチャートである。

符号の説明

１１０保護対象回路構成、保護対象回路
１２０クランプ回路
１３０、１４０、４５２、４５４信号レール
１５０、１５５、４５６、４５８ＥＳＤレール
１６５、１７０、１８０、１８５、４６６、４６８、４７２、４７４容量性素子
１６０、１７５ＥＳＤデバイス
１８８、１９３バッファ
１９０、１９６、４７６、４７８抵抗性素子
４０５パッケージ
４１０保護対象のＡＳＩＣ
４１５外部ＥＳＤ保護回路
４２５、４３０、４６５、４７０、４７５、４８０内部ＥＳＤ保護回路
４６２、４６４ダイオードチェーン

Claims

自動試験装置（ＡＴＥ）内の保護対象回路構成に対するＥＳＤ保護を提供するよう動作可能なクランプ回路であって、
対応する第１の電位及び第２の電位を有する、第１のＥＳＤレール及び第２のＥＳＤレールであって、前記保護対象回路構成における、１つか又は複数の信号レールが、該第１のＥＳＤレールと該第２のＥＳＤレールとに結合されるよう動作可能であり、該第１のＥＳＤレールと該第２のＥＳＤレールとは、基準電位に対してＡＣ結合される、第１のＥＳＤレール及び第２のＥＳＤレールと、
前記第１のＥＳＤレールに結合された第１の１つか又は並列な複数の容量性素子と、
前記第２のＥＳＤレールに結合された第２の１つか又は並列な複数の容量性素子と、
前記第１のＥＳＤレールに対して直列に結合された第１の１つか又は複数の抵抗性素子と、
前記第２のＥＳＤレールに対して直列に結合された第２の１つか又は複数の抵抗性素子と、
前記第１のＥＳＤレールに結合され、前記第２のＥＳＤレールに結合され、及び対応する前記１つか又は複数の信号レールに結合された１つか又は複数のＥＳＤデバイスと、
前記第１の抵抗性素子を介して前記第１のＥＳＤレールに結合され、前記第１の電位を提供する第１のバッファと、
前記第２の抵抗性素子を介して前記第２のＥＳＤレールに結合され、前記第２の電位を提供する第２のバッファと、
を備え、
前記第１及び第２のバッファの入力に印加されるディセーブル信号によりディセーブルモードが設定され、該ディセーブルモードにおいては、前記第１の電位と前記第２の電位とが、前記基準電位とほぼ等価であり、この結果として、前記クランプ回路が公称クランプ電圧を前記保護対象回路構成に対して提供し、その結果、前記第１の電位と前記第２の電位との間の電圧を有するＥＳＤイベントが前記第１の及び第２のＥＳＤレールを介して前記基準電位にシャントされることとなり、
前記ＥＳＤイベントは、前記保護対象回路構成における前記１つか又は複数の信号レールに結合されたＤＵＴノード上において受容される、クランプ回路。
前記保護対象回路構成が、特定用途向け集積回路（ＡＳＩＣ）を含む、請求項１に記載のクランプ回路。
前記第１の電位と前記第２の電位とが、前記基準電位に関して反対の極性を有する、請求項１に記載のクランプ回路。
ディセーブル信号がローである時には、前記クランプ回路のアノードが、前記第１の電位に引っ張られ、及び前記クランプ回路のカソードが、前記第２の電位に引っ張られ、前記ディセーブル信号がハイである時には、前記クランプ回路の前記アノードと前記カソードとが、両方とも前記基準電位に引っ張られる、請求項１に記載のクランプ回路。
前記クランプ回路が、前記保護対象回路構成の内部に存在する、請求項１に記載のクランプ回路。
前記１つか又は複数のＥＳＤデバイスうちの１つのＥＳＤデバイスが、ダイオードチェーンである、請求項１に記載のクランプ回路。
前記ダイオードチェーン内の複数のダイオードが、ツェナーダイオード及びショットキーダイオードのうちの１つか又は複数である、請求項６に記載のクランプ回路。
前記ダイオードチェーンのそれぞれの中のダイオードの数が２つである、請求項６に記載のクランプ回路。
前記クランプ回路が、ディセーブルスイッチに結合されており、
前記クランプ回路は、
前記第１のバッファを構成する第１の演算増幅器であって、第１端子において前記第１のＥＳＤレールに結合された第１の演算増幅器と、
前記第２のバッファを構成する第２の演算増幅器であって、第２端子において前記第２のＥＳＤレールに結合された第２の演算増幅器と、
を更に備え、
前記第１の演算増幅器と前記第２の演算増幅器とは、第３端子において前記ディセーブル信号に更に結合されており、第４端子において前記基準電位に結合されており、
前記第１の演算増幅器は、第５端子において第３の電位に結合されており、前記第２の演算増幅器は、第６端子において第４の電位に結合されている、請求項１に記載のクランプ回路。