CN107850638B - 用于探测静电放电的数量的设备和方法 - Google Patents
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Abstract
本发明涉及一种用于探测静电放电的数量的、具有放电保护装置(103)的设备(100)，其特征在于，探测单元(107)与所述放电装置(103)电并联，并且所述探测单元(107)产生输出信号，所述输出信号代表静电放电的数量。
Description
技术领域
本发明涉及用于探测静电放电的数量的设备和方法。
背景技术
集成电路包含多个由不同材料构成的结构。由于变得更小的结构尺寸，这些结构对应力的敏感性强烈上升。
应力的形式是芯片中或通过芯片的静电放电ESD。当具有不同电子亲和性的两个面相互碰触时这些静电放电由于电荷分离和电荷聚集而形成。如果小构件已经从机器或包装中滑出，那么会产生静电电荷。
这样的静电电荷使构件充电直至几千伏。与技术有关地可能从1伏起已经出现现代ASIC中的构件和结构的缺陷。
静电放电较频繁地出现。然而为了能够实现芯片的加工或处理，将电压钳制在IC输入侧上的结构被装入ASIC中。
所谓的ESD钳位器为蓄积的电荷提供低欧姆的路径，以便导走载流子。由此保护ASIC的敏感结构免受高电压和电流。
尽管存在该ESD钳位器，静电放电意味着对ASIC的应力。ESD钳位器尽可能经济地被设计尺寸，因为所述ESD钳位器已经被经济地设计了尺寸地需要较大的面，例如与ESD的强度有关地直至30％的整个电路尺寸。由于该原因，一些ESD结构仅经受住有限数量的放电并且接下来不再能够充分保护ASIC。此外，ESD钳位器被这样设计尺寸，使得ASIC仅在其规格范围内被保护免受过电压。然而，非预期地高的、短时施加在ASIC上的电压可能破坏构件。
对于进行失效分析的员工常常仅存留推测电过应力的可能性。
文献“带有二极管串ESD探测的功率轨ESD钳位电路以克服40纳米CMOS工艺中的栅极漏电流，IEEE电子设备交易，2013年第10期，第60册，3500至3507页，作者：F.Altolaguirre and M.Ker，(F.Altolaguirre and M.Ker(2013),Power-Rail ESD ClampCircuit With Diode-String ESD Detection to Overcome the Gate Leakage Currentin a 40-nm CMOS Process,IEEE Transactions on Electron Devices,vol.60,issue10,p.3500-3507,)”描述静电放电的识别，以便可以在以较小接通电流放电的情况下激活放电保护电路。本来，放电保护电路这样被接通，使得该专门的电路更有效地工作。
文献“芯片上的用于系统级ESD保护设计的ESD探测电路，2010年第十界IEEE固态与集成电路技术会议ICSICT，第1584至1587页，作者：M.Ker(M.Ker et al.(2010),On-ChipESD Detection Circuit for System-Level ESD Protection Design,10th IEEEconference on Solid-State and Integrated Circuit Technology ICSICT,p.1584–1587)”描述一种在运行期间被探测到的ESD事件或瞬态信号，以便可以将TFT-LC显示屏的电路带到安全状态中。
文献“环形电流探头嵌入多层印刷电路板的设计用于静电放电ESD探测，2010年先进的封装和系统的IEEE电气设计研讨会，第1-4页，作者：H.Sung(H.Sung et al.(2010),Design of Toroidal Current Probe Embedded in Multi-Iayer Printed CircuitBoards for Electrostatic Discharge ESD Detection,IEEE Electrical Design ofAdvanced Package and Systems Symposium,p.1-4,)”描述了，可以借助集成的电线圈来探测ESD事件。这通过具有电流测量钳位器的测量来确认。
文献“在集成电路中的内置的自检-ESD事件的缓解和探测，康萨斯州立大学2011年结业硕士论文(W.Kuhn und R.Eatinger(2011),BUIL T-IN SELF-TEST IN INTEGRATEDCIRCUITS-ESD EVENT MITIGATION AND DETECTION",Master Thesis an der KansasState University Abschluss 2011,)”描述了通过熔化一种类型的保险丝来探测运行期间的ESD事件或瞬态信号。将细导线平行地接到ESD耦二极管上，所述细导线在ESD应力下被破坏。该破坏是被存储的信息。然而，不是在所有条件下都能保证功能。所述破坏可能负面影响ASIC。
不利的是，该方法不是可靠的。所述方法可以探测到放电，但是不能计数。由此，ASIC可能受损。该探测是不可逆的并且在芯片上需要许多面积。
发明内容
本发明的任务是，可靠地获知静电放电的数量。
用于探测静电放电的数量的设备包括放电保护装置。根据本发明，探测单元与放电装置电并联。探测单元产生输出信号，该输出信号代表静电放电的数量。换言之，用于探测静电放电的数量的设备与放电保护装置并联。探测单元仅由静电电荷的能量驱动。该能量产生代表静电放电的数量的输出信号。
在此优点是，所述设备能够实现ESD保护、也就是说放电保护装置的可靠监视，不会例如由于提高的漏电流消耗、提高的电容或提高的导线电阻而负面地影响ESD保护。另一优点是，与目前所使用的ESD保护相比附加的面积由于结构尺寸小而小于1％。对ESD保护的特定要求不会在相应地选择ESD标识时受影响。
在一个扩展构型中，探测单元具有功率块、逻辑单元和存储块。功率块、逻辑单元和存储块相互电并联，并且功率块给电子单元和存储块供给电压。
在此有利的是，所述设备在ASIC的被动和主动运行中都起作用。
在另一构型中，功率块包括功率电子电路，所述电路被设立为用于退耦和存储静电放电脉冲的能量。
在此有利的是，给逻辑单元和存储块一直供给电流或电能直至存储过程结束。
在一个扩展构型中，功率块具有开关，该开关在出现静电放电时接通功率电子电路、逻辑单元和存储块。换言之，该开关可以接通或切断探测器负载。
在此有利的是，探测器电路在ASIC的工作区域中不引起附加的PIN漏电流。因此，探测器电路可以与PIN规格无关地被使用。
在另一构型中，逻辑块被设立为用于获知静电放电的数量。
在此有利的是，可以求取，ASIC已经经受多少应力，由此可以更可靠地说明ASIC的功能能力。
在一个扩展构型中，逻辑单元被设立为用于识别回跳(Snapback)。
在此有利的是，在导走ESD脉冲时具有非线性表现的放电保护结构也可以由探测电路监视，也就是说可以获知突然的电流下降。带有非线性的电流-电压变化过程的放电保护结构大多数情况下需要ASIC上的明显更小的面积。
在另一构型中，存储块由非易失性存储单元组成。
在此有利的是，在过后的时间点可调取关于静电放电的数量的信息。
用于获知静电放电的数量的本发明方法包括：借助功率块获知静电放电的能量；借助逻辑单元分析评价静电电荷的能量，其中，静电放电的数量被确定；存储静电放电的数量；和产生代表静电放电的数量的输出信号。
在此有利的是，在测试期间或在装入控制器中期间以及在ASIC运行期间记录在操作时的静电电荷的出现。因此，也可以识别并且克服对于ESD事件的影响因素，以便在制造期间防止芯片的预损坏。换言之，大的优点是，在测试芯片时并且在将芯片装入控制器之后已经识别ESD。这可以推断出制造、操作中或在控制器中的故障。该故障可以更容易地被探测器定位并且排除。因此，运行中的干扰和加工和组装时的干扰都被探测。
在一个扩展构型中，输出信号被ASIC的控制器获知、分析评价，并且在高于确定的静电放电数量情况下将一个信号发送给较高的系统层级，其中，该信号显示：ASIC由于进一步的ESD事件将会受损。
在此有利的是，在保护结构失效之前还能更精确地确定ASIC的寿命并且可以更换构件。
其它优点由接下来对实施例的描述或由从属权利要求得出。
附图说明
接下来根据优选实施方式和附图阐述本发明。附图示出：
图1用于探测静电放电的数量的设备，
图2a功率块的第一实施例，
图2b功率块的第二实施例，
图3功率块的第三实施例，
图4用于ESD电流识别和用于逐步地写OTP单元的逻辑单元，
图5用于通过探测ESD保护电路的回跳进行的ESD识别的逻辑单元，
图6存储块和
图7用于获知静电放电的数量的方法的流程图。
具体实施方式
图1示出用于探测静电放电的数量的设备100。设备100具有第一接头101、第二接头102和输出端112。第一接头101代表放电保护装置103的输入侧，第二接头102代表接地接头。第一接头101和第二接头102导电地与放电保护装置103(所谓的ESD保护)连接。与放电保护装置103电并联地布置有探测单元107，该探测单元具有功率块104、逻辑单元105和存储块106。换言之，设备100包括第三个块：第一块，即所谓的功率块104；第二块，即所谓的逻辑单元105；第三块，即所谓的存储块106。功率块104具有第一输出端108和第二输出端109。功率块104的第一输出端108代表第一电压电势，功率块104的第二输出端109代表第二电压电势，大多数情况下是接地。功率块104的第一输出端108和功率块104的第二输出端109分别与逻辑单元105和存储单元106导电地连接，其中，逻辑单元105和存储单元106与功率块104电并联地布置。换言之，功率块被用于给逻辑单元105和存储块106供给电流，使得可以如希望那样地执行探测。逻辑单元105具有第一输出端110和第二输出端111，它们与存储快106导电地连接。逻辑单元105的第一输出端110产生编程信号，逻辑单元105的第二输出端111产生说明相应的存储单元的存储状态的信号。在存储单元的数量大于1的情况下需要多个该类型的线路111。
在一个变型中，可以扩展所提出的电路，以便也可以使ESD事件的强度可测量。在故障情况下使故障分析大大变容易，因为可以反推出构件应力。
图2a示出功率块的第一实施例。功率块由功率电子电路200组成，该电路具有第一二极管220和第一电容器221。该功率块具有四个接头201、202、222和223。第一二极管220在输入侧与放电保护装置的第一接头201连接。电容器221布置在接头222和223之间。第一二极管220将ESD电荷从中央ESD钳位器引导到第一电容器221中。在那里电荷被存储，以便给逻辑单元和存储块供给该电荷。功率块既可被用于正ESD保护又可被用于负ESD保护。在此，该功率块必须与相应的放电保护匹配。在双向ESD保护电路中仅可以探测一个放电方向。
图2b示出功率块的第二实施例。该功率块由功率电子电路250组成，该电路具有第一二极管255、第二二极管256、第一电容器257和第二电容器258。该功率块具有四个接头251、252、253和254。在正向放电时第一二极管255将电流从中央钳位器导出、对于反向放电第二二极管256将电流从中央钳位器(也就是说接头251和252)导出。电容器257和258被加载以电流。经由电容器257和258给逻辑单元和存储块供给电能。该电路在针对正和负的放电的放电保护装置中未进行匹配的情况下起作用。在双向放电保护装置中，借助功率块中的该电路可以探测正向和反向放电。
图3示出功率块的第三实施例。该功率块包括对图1的电路的扩展，使得该功率块仅在ESD情况下被接通，由此要保护的ASIC不会被附加的PIN漏电流加载。在此，第一二极管320和第一电容器321如在图1中那样表示功率电子电路，以便给逻辑单元和存储块供给能量。该电路的扩展包括另一二极管330和电阻331以及另一电阻333。所述另一二极管330和电阻331被用于在ESD事件情况下接通金属氧化物半导体场效应晶体管(Mosfet)332。需要所述另一电阻333，以便可以在ESD放电后重新断开金属氧化物半导体场效应晶体管332。在此，在ESD放电情况下电流经由另一二极管330的截止层耦合。该电流引起在电阻331上的电压。该电压使金属氧化物半导体场效应晶体管332接通。在可经由电阻331和另一电阻333设定的时间之后或者在电容器321充电之后，金属氧化物半导体场效应晶体管332重新断开。金属氧化物半导体场效应晶体管332可以由另一开关例如晶闸管来代替。晶闸管的导电性在电容器321被充电情况下也一直保持很大，直至ESD脉冲逐渐消退。由此可以明显减小电容器321的大小。
图4示出用于ESD电流识别和用于逐步地写一次性可编程的只读存储单元(即所谓的OPT单元)的逻辑单元400。OTP意味着，在OPT单元在已被编程之后不再能够以电的方式改变其编程状态。存在不同类型的OTP单元。它们或者通过流经所述单元的电流或者通过施加在单元上的电压被编程。由于受限地可提供的电荷，通过电压被编程的单元为更合适的单元。逻辑单元400包括起到分流电阻作用的电阻440。在该电阻上，在ESD情况下由于流动的ESD电流442而发生电压下降。逻辑单元400附加地包括一个运算放大器441，该运算放大器探测电流442。如果探测到电流442，那么运算放大器441的输出端接通到逻辑“高”。绘出的逻辑门442,443和444能够产生用于存储块的存储单元的存储信号。接头445被设立为用于示出用于第一存储单元的编程信号。换言之，接头445被设立为用于指出第一存储单元是否已被编程。在此，接头445仅能够在以逻辑1来写第一存储单元时具有或变为逻辑“高”。在接头445上的低信号促使逻辑门442在比较器441识别到ESD事件时以逻辑1来写第一存储单元。为此，门446的输出端变为逻辑“高”。在第二ESD探测时第二存储单元被写。接头445现在显示，第一存储单元被写。为了探测第二ESD放电，使用该逻辑的一部分，该部分具有接头447、另一接头448和逻辑门444以及逻辑门443。在此，在逻辑门443的输出端449上的逻辑“高”显示，已经发生或者说经历第二ESD事件，并且第一存储单元被写。接头447显示第二存储单元的状态。第二存储单元经由输出端448被写。逻辑单元400不局限于所示逻辑门的数量。
换言之，需要逻辑单元，以便确定已发生ESD放电或者已发生多少次ESD放电。由功率块提供的能量本身不足以探测到ESD放电，因为目前所应用的电路在ESD事件的上升时间范围中常常具有边缘陡度(Flankensteilheit)。因此必须探测ESD钳位器的接通或者说电流导通。存储单元仅在该探测也应被动地、即没有ASIC的功能地发生时是必需的。该模拟地测出的信号被数字化并且在ASIC运行时被转交给上级计算单元。根据探测方式而定，逻辑单元由一个或多个运算放大器或比较器组成以及将信号从逻辑门提供给存储单元或者从存储单元获得输入信号，以便可以累加ESD事件的实际数量。
图5示出ESD识别电路的逻辑单元。该识别电路能够根据带有回跳的ESD保护电路的不连续电流-电压特征曲线(回跳)来识别ESD。ESD电流的测量不再必需。在此，图5是图4的电路的扩展。取代以电阻440和运算放大器441实现的电流识别地，图5具有另一电容器560、另一二极管561、另一电阻562和附加的电容器563。借助该扩展可以检查，是否已存在ESD保护电路的所谓的回跳或者说回弹。借助回跳来标注ESD钳位器的特性。在ESD放电情况下，电压首先上升直至ESD电流已达到一定大小。ESD钳位器上的电阻下降，之后突然下降。在相同的ESD电流情况下，在ESD钳位器上的电压也强烈下降。如果在ESD钳位器上的电压上升，那么电容器560和563充电到高的电压。如果在ESD钳位器上的电压回跳，那么电容器560放电。二极管561负责使电容器563不会也放电。电阻562应在ESD事件后可靠地使附加的电容器563放电。两个比较器564和565评价在电容器560和563上的电压并且将所述探测通过逻辑信号转送给逻辑单元。该逻辑门与图4中的相同。
图6描述存储块600，该存储块由非易失性存储单元670和存储逻辑671组成。存储逻辑671是必需的，以便写存储单元。存储块将存储的信息提供给逻辑块以及上级计算单元。存储块从逻辑单元获得要存储的信号。在最简单的情况下，存储块的每个存储单元获得一个信号线路，所述信号线路(如果该信号线路变为逻辑1)要求存储单元来存储逻辑1。附加地，每存储单元的存储逻辑块具有一个到逻辑块的连线。如果任意扩展存储单元，那么该电路可以任意高地计数。
图7示出用于获知静电放电的数量的方法的过程。方法700以步骤710开始，在该步骤中借助功率块获知静电放电的能量。在接下来的步骤720中，借助逻辑单元分析评价静电充电的能量，其中，静电放电的数量被确定。在接下来的步骤730中，静电放电的数量被存储。在接下来的步骤740中检验，ASIC是否是激活的。如果是这种情况，那么在接下来的步骤750中产生输出信号，该输出信号代表静电放电的数量。如果ASIC不是激活的，那么直接结束该方法。换言之，因为该电路也是被动地工作，所以块740仅在ASIC激活或者说处于运行中时被实施。
在一个实施例中，ESD事件的信息可以在运行期间被分析评价并且被用作使用信息，以便提高运行中的安全性。这尤其是重要的，因为ESD事件可能引起传递误差或者可能使必须实时存在的、对安全性紧要的信息失真。
此外，可以自在较高系统层级上的ESD事件的确定数量起通知：构件将会由于进一步的ESD事件受损。因此，在保护结构失效之前可以更换构件，或者可以在装入部件时改进工艺步骤。
换言之，核心是，除了监视ESD事件以外还涉及对构件所遭受的电应力的估计并且涉及电路安全性的提高。
Claims (6)
1.用于探测静电放电的数量的、具有放电保护装置(103)的设备(100)，其中，探测单元(107)与所述放电保护装置(103)电并联，并且，所述探测单元(107)产生输出信号，所述输出信号代表静电放电的数量，
其中，所述探测单元(107)具有功率块(104)、逻辑单元(105)和存储块(106)，其中，所述功率块(104)、所述逻辑单元(105)和所述存储块(106)相互电并联，并且所述功率块(104)给所述逻辑单元(105)和所述存储块(106)供给电压，
其中，所述功率块(104)包括功率电子电路，所述电路被设立为用于退耦和存储静电放电脉冲的能量，
其中，所述功率块(104)具有开关，所述开关在出现静电放电时接通所述功率电子电路、所述逻辑单元(105)和所述存储块(106)。
2.根据权利要求1所述的设备(100)，其特征在于，所述逻辑单元(105)被设立为用于获知静电放电的数量。
3.根据权利要求1或2所述的设备(100)，其特征在于，所述逻辑单元(105)被设立为用于识别回跳。
4.根据权利要求1或2所述的设备(100)，其特征在于，所述存储块(106)由非易失性存储单元组成。
5.一种用于借助根据权利要求1-4中任一项所述的设备(100)来获知静电放电的数量的方法(700)，具有步骤：
-借助功率块获知(710)静电放电的能量；
-借助逻辑单元分析评价(720)静电充电的能量，其中，静电放电的数量被确定；
-存储(730)静电放电的数量；和
-产生(750)代表静电放电的数量的输出信号。
6.根据权利要求5所述的方法(200)，其特征在于，所述输出信号被ASIC的控制器获知，并且所述输出信号被分析评价，并且在高于确定的静电放电数量情况下将一个信号发送给较高的系统层级，所述信号显示：所述ASIC由于进一步的ESD事件将会受损。
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