JP5911763B2 - Esd解析装置 - Google Patents
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Description
図1において、ESD解析装置には、チップモデル生成部11、パッケージモデル生成部12、対テスタグランド容量付加部13、CDM解析ネットリスト生成部14、過渡解析部15および最大電位差出力部16が設けられている。ここで、チップモデル生成部11には、コア部モデル化部11A、IO部モデル化部11Bおよび電源ネット間容量付加部11Cが設けられている。パッケージモデル生成部12には、RLモデル化部12Aおよび電源ネット間容量付加部12Bが設けられている。
図3は、図2の対テスタグランド容量が付加されたチップモデルのコア部の概略構成を示す図である。
図3において、チップモデル17のコア部には、電源グリッドPG1、PG2が設けられている。なお、電源グリッドPG1、PG2は電源ネットごとに設けることができる。例えば、電源グリッドPG1は電源電位VDD、電源グリッドPG2は接地電位VSSに対応させることができる。なお、電源グリッドPG1、PG2には、電源配線に対応した抵抗網を設定することができる。この抵抗網の抵抗値は、電源配線情報に基づいて単位グリッドごとに設定することができる。この電源配線情報には、電源配線ピッチ、電源配線幅および電源配線方向を含めることができる。そして、電源グリッドPG1は抵抗RP1を介してパッド電極PA1に接続され、電源グリッドPG2は抵抗RP2を介してパッド電極PA2に接続されている。また、電源グリッドPG1、PG2間には、電源ネット間容量CPNが付加されている。電源グリッドPG1とテスタグランドTGNとの間には、対テスタグランド容量CPT1が付加されている。電源グリッドPG2とテスタグランドTGNとの間には、対テスタグランド容量CPT2が付加されている。
図4において、パッケージモデル18には、抵抗RG1〜RG4とインダクタLG1〜LG4からなる等価回路が電源ネットごとに設けられている。そして、この等価回路の電源ネット間には電源ネット間容量CGNが付加されている。また、抵抗RG1、RG2とインダクタLG1、LG2からなる等価回路とテスタグランドTGNとの間には、対テスタグランド容量CGT1が付加されている。抵抗RG3、RG4とインダクタLG3、LG4からなる等価回路とテスタグランドTGNとの間には、対テスタグランド容量CGT2が付加されている。
図5(a)において、テスタモデル19には、抵抗RPO、RGD、RT、インダクタLPO、LTおよび容量CGPが設けられている。なお、抵抗RPOはポゴピン抵抗、抵抗RGDはグランドプレーン抵抗、抵抗RTはテスタ抵抗である。インダクタLPOはポゴピンインダクタ、インダクタLTはテスタインダクタである。容量CGPはグランドプレーン容量である。
図6において、チップ領域20には、コア部22およびIO部23が設けられている。なお、コア部22には、論理回路やメモリセルアレイなどを設けることができる。IO部23には、IOセル1〜3を配置することができる。IOセル1〜3には、静電保護素子が設けられている。なお、IOセル1〜3は、互いに種類を異ならせることができる。ここで、コア部22はIOセル1〜3に囲まれるように配置される。従って、IOセル1〜3を配置することにより、コア部22の配置領域を決定することができる。
図7において、コア部22のモデル化では、抵抗網26が設定される。この時、水平方向が水平グリッド間隔GPh、垂直方向が垂直グリッド間隔GPvであるグリッドがコア部22に生成される。そして、抵抗網26の抵抗値は、単位グリッド27ごとに設定される。
すなわち、抵抗網26のグリッドの単位グリッド27を垂直方向に半グリッド移動した位置に水平抵抗セル24を配置する。水平抵抗セル24の水平方向の幅は、水平グリッド間隔GPhであり、垂直方向の幅は垂直グリッド間隔GPvである。また、単位グリッド27を水平方向に半グリッド移動した位置に垂直抵抗セル25を配置する。垂直抵抗セル25の水平方向の幅は水平グリッド間隔GPhであり、垂直方向の幅は垂直グリッド間隔GPvである。
図9(a)および図9(b)において、水平方向の電源配線のレイヤM1、M3、M5、M7をMiとすると、単一レイヤMiの電源配線の水平抵抗セル24の合成抵抗RMiは(1)式で求められる。水平合成抵抗Rhは、同一の水平抵抗セル24の複数のレイヤM1、M3、M5、M7のすべてのレイヤMiの合成抵抗RMiの並列接続から(2)式で求められる。
RMi=RsMi・GPh/(GPv・WMi/PMi) ・・・(1)
Rh=1/Σi(1/RMi) ・・・(2)
ただし、RsMiはレイヤMiのシート抵抗、WMiはレイヤMiの配線幅、PMiはレイヤMiの配線ピッチである。
図10(a)および図10(b)において、垂直方向の電源配線のレイヤM2、M4、M6、M8をMjとすると、単一レイヤMjの電源配線の垂直抵抗セル25の合成抵抗RMjは(3)式で求められる。垂直合成抵抗Rvは、同一の垂直抵抗セル25の複数のレイヤM2、M4、M6、M8のすべてのレイヤMjの合成抵抗RMjの並列接続から(4)式で求められる。
RMj=RsMj・GPv/(GPh・WMj/PMj) ・・・(3)
Rv=1/Σj(1/RMj) ・・・(4)
ただし、RsMjはレイヤMjのシート抵抗、WMjはレイヤMjの配線幅、PMjはレイヤMjの配線ピッチである。
図11において、水平合成抵抗Rhが水平抵抗セル24に重なる単位グリッド27の辺に水平に設定される。垂直合成抵抗Rvが垂直抵抗セル25に重なる単位グリッド27の辺に垂直に設定される。この結果、コア部22に抵抗網26が設定される。なお、抵抗網26は、電源電位VDDに設定可能な電源配線の等価回路である電源抵抗網と、接地電位VSSに設定可能な電源配線の等価回路である接地抵抗網を有する。このため、抵抗網26は電源電位VDDの配線と接地電位VSSの配線のそれぞれについて生成する。
図12において、IO部のモデル化では、ESD保護回路網モデルが生成される。この時、IOセル1〜3のセルモデル31がライブラリ化されたライブラリLBを用意することができる。このセルモデル31には、互いに接続されている電源リングVDD1、VSS1、VDDC、VSS2の分布抵抗RIO1〜RIO8、保護素子PDEV1〜PDEV5およびパッドPADがIOセル1〜3ごとに登録される。また、セルモデル31には、抵抗網26に対する分布抵抗RIO1〜RIO8、保護素子PDEV1〜PDEV5およびパッドPADの接続関係が登録される。例えば、分布抵抗RIO7、RIO8および保護素子PDEV4、PDEV5の接続点は抵抗網26が接続される。
図13において、チップモデル17では、チップ領域20のコア部22に抵抗網26が配置される。また、チップ領域20のIO部23にセルモデル31がIOセル1〜3ごとに配置される。そして、互いに隣接するセルモデル31間において、同一電源ネットの電源リング33、34がそれぞれ接続される。電源リング33、34間には静電保護素子32を接続することができる。
図14において、チップモデル17のコア部22の電源ネット間容量CPNは、コア部22のウェル容量CN1、デカップリング容量CN2、電源配線容量CN3および非スイッチングセル容量CN4を備えることができる。そして、ウェル容量CN1はウェル抵抗RN1に直列接続され、デカップリング容量CN2はデカップリング抵抗RN2に直列接続され、電源配線容量CN3は電源配線抵抗RN3に直列接続され、非スイッチングセル容量CN4は非スイッチングセル抵抗RN4に直列接続される。そして、これら4個の直列回路は互いに並列接続され、この並列回路の一端は抵抗RP1およびインダクタLG1を介してパッド電極PA1に接続され、この並列回路の他端は抵抗RP2およびインダクタLG2を介してパッド電極PA2に接続される。
電源配線容量CN3の値は、電界解析にて求めた配線容量と電源配線情報とから見積もることができる。非スイッチングセル容量CN4の値は、(クロック系以外の消費電力)/((クロック周波数)*(電源電圧)2)*(1−(トグル率))/(トグル率)という式で見積もることができる。
図15において、半導体パッケージには実装基板41が設けられている。なお、半導体パッケージとして、PBGAを例にとった。実装基板41として、4層配線構造を例にとった。そして、実装基板41の1層目(実装基板41の裏面)にはランド電極43A、43Bが設けられ、実装基板41の2層目にはグランドプレーン44が設けられ、実装基板41の3層目には実装配線45A〜45Cが設けられ、実装基板41の4層目(実装基板41の表面)には実装配線45Aおよび電源リング45Bが設けられている。また、実装基板41には、スルーホール電極49A〜49Cが埋め込まれている。そして、電源リング45Bは、スルーホール電極49Cを介して実装配線45Cに接続され、実装配線45Cはスルーホール電極49Bを介してランド電極43Bに接続されている。実装配線46Aはスルーホール電極49Aを介してランド電極43Aに接続されている。ランド電極43A、43B上には突出電極50A、50Bが設けられている。なお、突出電極50A、50Bとしては、半田ボールを用いるようにしてもよいし、AuバンプやNiバンプなどを用いるようにしてもよい。
図16において、このパッケージモデル18では、図15の半導体パッケージの信号配線部SNと電源配線部PNとに分けて半導体パッケージの配線をモデル化することができる。また、半導体パッケージのボンディングワイヤ部WNと基板配線部GNとに分けて半導体パッケージの配線をモデル化することができる。この半導体パッケージの配線のモデル化では、各配線をRL等価回路で表現し、半導体パッケージの配線の接続状態に従って、このRL等価回路を接続することができる。また、半導体パッケージの電源ネット間容量を付加する場合、電源配線部PNのうちの基板配線部GNのRL等価回路において、その電源ネット間に電源ネット間容量を付加することができる。
図17において、半導体パッケージには実装基板51が設けられている。なお、半導体パッケージとして、PBGAを例にとった。そして、実装基板51上には、半導体チップ21が実装されている。また、実装基板51上には、電源リング52A〜52Cおよび基板配線55が形成されている。なお、図17では、電源リング52A〜52Cは3重リングを構成する場合を例に取った。ここで、電源リング52A〜52Cは半導体チップ21の周囲に配置することができる。また、基板配線55は電源リング52A〜52Cの外側に配置することができる。また、実装基板51上には、ボンディングフィンガ54が設けられ、実装基板51にはスルーホール電極56が埋め込まれている。ボンディングフィンガ54が基板配線55の一端に接続されている。また、実装基板51の裏面には突出電極57が配置されている。
図19において、実装基板51の電源プレーン61、62が互いに重なっているものとする。なお、電源プレーン61、62は互いに異なる電源ネットに属するものとする。この時、電源プレーン61、62間の重なり面積とレイヤ間距離に基づいて、半導体パッケージの電源ネット間容量を並行平板容量として見積もることができる。
図20において、半導体パッケージ71には実装基板72が設けられている。そして、実装基板72上には、半導体チップ21が実装されている。また、実装基板72上には電源配線74が形成され、実装基板72にはスルーホール電極73が埋め込まれている。また、実装基板72の裏面には突出電極75が配置されている。そして、電源配線74は、スルーホール電極73を介して突出電極75に接続されている。半導体チップ21の電源パッドはボンディングワイヤ76を介して電源配線74に接続されている。半導体チップ21およびボンディングワイヤ76は、実装基板72上で封止樹脂77にて封止されている。そして、各電源ネットの配線面積から並行平板近似を行うことでテスタグランドTGNとの間の対テスタグランド容量C11、C12、C13を個別に見積もることができる。なお、対テスタグランド容量C11は、半導体チップ21についての対テスタグランド容量である。対テスタグランド容量C12は、ボンディングワイヤ76についての対テスタグランド容量である。対テスタグランド容量C13は、電源配線74についての対テスタグランド容量である。
図21において、半導体パッケージ81には実装基板82が設けられている。そして、実装基板82上には、半導体チップ21が接着層89を介して実装されている。また、実装基板82の1層目にはランド電極84Aが設けられ、実装基板82の2層目にはグランドプレーン84Bが設けられ、実装基板82の3層目には実装配線84Cが設けられ、実装基板82の4層目には電源配線84Dが設けられている。また、ランド電極84A上には突出電極85が配置されている。そして、半導体チップ21の電源パッド88はボンディングワイヤ86を介して電源配線84Dに接続されている。半導体チップ21およびボンディングワイヤ86は、実装基板82上で封止樹脂87にて封止されている。
図22(a)において、半導体チップの第1層目には電源配線H1〜H4が設けられ、第2層目には電源配線H5〜H8が設けられているものとする。ここで、電源配線H1、H3、H5、H7はVDD電位に設定され、電源配線H2、H4、H6、H8はVSS電位に設定されるものとする。このため、電源配線H1、H3、H5、H7は、電源配線H2、H4、H6、H8と互いに異なる電源ネットに属するものとする。
図23において、例えば、グランドプレーン84Bの対テスタグランド容量C13を見積もる場合、グランドプレーン84BをテスタグランドTGNに投影する。この時、グランドプレーン84BとテスタグランドTGNとの間に導体がある場合、その導体部分ではグランドプレーン84Bの投影像90を遮蔽することができる。そして、投影像90の投影面積およびグランドプレーン84BとテスタグランドTGNとの間の距離に基づいて並行平板近似を行うようにしてもよい。
図24において、この等価回路には、電源配線H11〜H14が設けられている。なお、電源配線H11〜H14は互いに異なる電源ネットに属することができる。そして、電源配線H11は電源パッドP1に接続され、電源配線H12は電源パッドP2に接続され、電源配線H13は電源パッドP3に接続され、電源配線H14は電源パッドP4に接続されている。また、電源配線H11には電源抵抗RT1、RT2が分散して配置され、電源配線H12には電源抵抗RT5が配置され、電源配線H13には電源抵抗RT3、RT4が分散して配置され、電源配線H14には電源抵抗RT6が配置されている。また、電源配線H11には対テスタグランド容量C1〜C3が分散して配置され、電源配線H12には対テスタグランド容量C4が配置され、電源配線H13には対テスタグランド容量C5〜C7が分散して配置され、電源配線H14には対テスタグランド容量C8が配置されている。
図25(a)および図25(b)において、図5(a)のテスタモデル19のスイッチSWがオンされることで、図24の等価回路に過渡電流Iが流れる。そして、この時のノードN1〜N12間の最大電位差VMを計算し、その最大電位差VMをしきい値と比較することにより、半導体チップのCDM耐性を評価することができる。
図26において、図6のIO部23に配置されるIOセル1〜3を選択し、IO部23に配置する(S1)。次に、図2のチップモデル17、パッケージモデル18およびテスタモデル19に基づいて解析モデルを作成する(S2)。次に、解析モデルに基づいて生成される等価回路の過渡解析を行うことでESD解析を行う(S3)。この過渡解析におけるノード間の最大電位差をしきい値と比較することにより、半導体チップのCDM耐性を評価する。そして、CDM耐性の評価が不合格ならば、CDM耐性の評価に合格するまで選択するIOセル1〜3の種類や配置位置を変更する。CDM耐性の評価に合格したならば、半導体チップのレイアウト設計を行う。
半導体チップの電源ネット間容量が付加されたESD保護回路網モデルに基づいてチップモデルを生成するチップモデル生成部と、
前記半導体チップが実装される半導体パッケージの電源ネット間容量が付加された等価回路モデルに基づいてパッケージモデルを生成するパッケージモデル生成部と、
前記チップモデルおよび前記パッケージモデルに対テスタグランド容量を付加する対テスタグランド容量付加部と、
前記チップモデル、前記パッケージモデルおよびテスタモデルとの接続関係に基づいてCDM解析ネットリストを生成するCDM解析ネットリスト生成部と、
前記CDM解析ネットリストから生成される等価回路の過渡解析を行う過渡解析部と、
前記過渡解析において前記等価回路に設けられたノード間の最大電位差を出力する最大電位差出力部とを備え、
前記チップモデル生成部は、
前記半導体チップのコア部を抵抗網でモデル化するコア部モデル化部と、
前記半導体チップのIO部の静電保護素子と前記抵抗網との接続状態に基づいて前記ESD保護回路網モデルを生成するIO部モデル化部と、
前記抵抗網に前記コア部の電源ネット間容量を付加し、前記ESD保護回路網モデルに前記IO部の電源ネット間容量を付加する第1電源ネット間容量付加部とを備え、
前記パッケージモデル生成部は、
前記半導体パッケージの配線を抵抗とインダクタの接続関係でモデル化するRLモデル化部と、
前記抵抗とインダクタの接続関係で記述される電源ネット間に前記半導体パッケージの電源ネット間容量を付加する第2電源ネット間容量付加部とを備えることを特徴とするESD解析装置。
〔請求項2〕
半導体チップの電源ネット間容量が付加されたESD保護回路網モデルに基づいてチップモデルを生成するチップモデル生成部と、
前記チップモデルに対テスタグランド容量を付加する第1対テスタグランド容量付加部とを備えることを特徴とするESD解析装置。
〔請求項3〕
前記チップモデル生成部は、
前記半導体チップのコア部を抵抗網でモデル化するコア部モデル化部と、
前記半導体チップのIO部の静電保護素子と前記抵抗網との接続関係に基づいて前記ESD保護回路網モデルを生成するIO部モデル化部と、
前記抵抗網に前記コア部の電源ネット間容量を付加し、前記ESD保護回路網モデルに前記IO部の電源ネット間容量を付加する第1電源ネット間容量付加部とを備えることを特徴とする請求項2に記載のESD解析装置。
〔請求項4〕
前記コア部モデル化部は、前記コア部にグリッドを配置し、電源配線情報に基づいて単位グリッドごとに合成抵抗を求めることで前記抵抗網を生成することを特徴とする請求項3に記載のESD解析装置。
〔請求項5〕
前記電源配線情報は、電源配線ピッチ、電源配線幅および電源配線方向を備えることを特徴とする請求項4に記載のESD解析装置。
〔請求項6〕
前記コア部の電源ネット間容量は、前記コア部のウェル容量、デカップリング容量、電源配線容量および非スイッチングセル容量を備えることを特徴とする請求項3から5のいずれか1項に記載のESD解析装置。
〔請求項7〕
前記IO部の静電保護素子と前記抵抗網との接続関係および電源ネット間容量はIOセルごとにライブラリ化されていることを特徴とする請求項3から6のいずれか1項に記載のESD解析装置。
〔請求項8〕
前記半導体チップが実装される半導体パッケージの電源ネット間容量が付加された等価回路モデルに基づいてパッケージモデルを生成するパッケージモデル生成部と、
前記パッケージモデルに対テスタグランド容量を付加する第2対テスタグランド容量付加部とを備えることを特徴とする請求項2から7のいずれか1項に記載のESD解析装置。
〔請求項9〕
前記パッケージモデル生成部は、
前記半導体パッケージの配線を抵抗とインダクタの接続関係でモデル化するRLモデル化部と、
前記抵抗と前記インダクタの接続関係で記述される電源ネット間に前記半導体パッケージの電源ネット間容量を付加する第2電源ネット間容量付加部とを備えることを特徴とする請求項8に記載のESD解析装置。
〔請求項10〕
前記RLモデル化部は、前記半導体パッケージの信号配線と電源配線とに分けて前記半導体パッケージの配線をモデル化することを特徴とする請求項9に記載のESD解析装置。
〔請求項11〕
前記RLモデル化部は、前記半導体パッケージのボンディングワイヤと基板配線とに分けて前記半導体パッケージの配線をモデル化することを特徴とする請求項10に記載のESD解析装置。
〔請求項12〕
前記RLモデル化部は、
信号パッドとボンディングフィンガとの間の距離に基づいて信号ワイヤ長を見積もった後、単位長さ当りの信号ワイヤのRLと前記信号ワイヤ長に基づいて前記信号ワイヤのRLを見積もり、
前記ボンディングフィンガと突出電極との間の距離に基づいて基板配線長を見積もった後、単位長さ当りの基板配線のRLと前記基板配線長に基づいて前記基板配線のRLを見積もり、
電源パッドと電源リングとの間の距離に基づいて電源ワイヤ長を見積もった後、単位長さ当りの電源ワイヤのRLと前記電源ワイヤ長に基づいて前記電源ワイヤのRLを見積もり、
電源プレーンの形状に基づいて前記電源プレーンのRLを見積もることを特徴とする請求項11に記載のESD解析装置。
〔請求項13〕
前記第2電源ネット間容量付加部は、互いに異なる電源ネットの電源プレーン間の重なり面積とレイヤ間距離に基づいて前記半導体パッケージの電源ネット間容量を見積もることを特徴とする請求項9から12のいずれか1項に記載のESD解析装置。
〔請求項14〕
前記第1対テスタグランド容量付加部は、前記半導体チップの面積および前記半導体チップとテスタグランドとの間の距離に基づいて並行平板近似を行うことで前記対テスタグランド容量を見積もることを特徴とする請求項8から13のいずれか1項に記載のESD解析装置。
〔請求項15〕
前記第1対テスタグランド容量付加部は、前記半導体チップの面積、前記半導体チップとテスタグランドとの間の距離および各電源ネットの導体面積比に基づいて並行平板近似を行うことで前記対テスタグランド容量を見積もることを特徴とする請求項8から13のいずれか1項に記載のESD解析装置。
〔請求項16〕
前記第1対テスタグランド容量付加部は、前記半導体チップの各電源ネットの電源配線がテスタグランドに投影された時の投影面積および前記電源配線とテスタグランドとの間の距離に基づいて並行平板近似を行うことで前記対テスタグランド容量を見積もることを特徴とする請求項8から13のいずれか1項に記載のESD解析装置。
〔請求項17〕
前記第2対テスタグランド容量付加部は、前記半導体パッケージの面積から前記半導体チップの面積を引いた値および前記半導体パッケージとテスタグランドとの間の距離に基づいて並行平板近似を行うことで前記対テスタグランド容量を見積もることを特徴とする請求項8から16のいずれか1項に記載のESD解析装置。
〔請求項18〕
前記第2対テスタグランド容量付加部は、前記半導体パッケージの面積から前記半導体チップの面積を引いた値、前記半導体パッケージとテスタグランドとの間の距離および各電源ネットの導体面積比に基づいて並行平板近似を行うことで前記対テスタグランド容量を見積もることを特徴とする請求項8から16のいずれか1項に記載のESD解析装置。
〔請求項19〕
前記第2対テスタグランド容量付加部は、前記半導体パッケージの各電源ネットの電源配線がテスタグランドに投影された時の投影面積および前記電源配線とテスタグランドとの間の距離に基づいて並行平板近似を行うことで前記対テスタグランド容量を見積もることを特徴とする請求項8から16のいずれか1項に記載のESD解析装置。
〔請求項20〕
前記チップモデル、前記パッケージモデルおよびテスタモデルとの接続関係に基づいてCDM解析ネットリストを生成するCDM解析ネットリスト生成部と、
前記CDM解析ネットリストから生成される等価回路の過渡解析を行う過渡解析部と、
前記過渡解析において前記等価回路に設けられたノード間の最大電位差を出力する最大電位差出力部とを備えることを特徴とする請求項2から19のいずれか1項に記載のESD解析装置。
Claims (5)
- 半導体チップの電源ネット間容量が付加されたESD保護回路網モデルに基づいてチップモデルを生成するチップモデル生成部と、
前記半導体チップが実装される半導体パッケージの電源ネット間容量が付加された等価回路モデルに基づいてパッケージモデルを生成するパッケージモデル生成部と、
前記チップモデルおよび前記パッケージモデルに対テスタグランド容量を付加する対テスタグランド容量付加部と、
前記チップモデル、前記パッケージモデルおよびテスタモデルとの接続関係に基づいてCDM解析ネットリストを生成するCDM解析ネットリスト生成部と、
前記CDM解析ネットリストから生成される等価回路の過渡解析を行う過渡解析部と、
前記過渡解析において前記等価回路に設けられたノード間の最大電位差を出力する最大電位差出力部とを備え、
前記チップモデル生成部は、
前記半導体チップのコア部を抵抗網でモデル化するコア部モデル化部と、
前記半導体チップのIO部の静電保護素子と前記抵抗網との接続状態に基づいて前記ESD保護回路網モデルを生成するIO部モデル化部と、
前記抵抗網に前記コア部の電源ネット間容量を付加し、前記ESD保護回路網モデルに前記IO部の電源ネット間容量を付加する第1電源ネット間容量付加部とを備え、
前記パッケージモデル生成部は、
前記半導体パッケージの配線を抵抗とインダクタの接続関係でモデル化するRLモデル化部と、
前記抵抗とインダクタの接続関係で記述される電源ネット間に前記半導体パッケージの電源ネット間容量を付加する第2電源ネット間容量付加部とを備えることを特徴とするESD解析装置。 - 半導体チップの電源ネット間容量が付加されたESD保護回路網モデルに基づいてチップモデルを生成するチップモデル生成部と、
前記半導体チップが実装される半導体パッケージの電源ネット間容量が付加された等価回路モデルに基づいてパッケージモデルを生成するパッケージモデル生成部と、
前記チップモデルおよび前記パッケージモデルに対テスタグランド容量を付加する対テスタグランド容量付加部と、
前記チップモデル、前記パッケージモデルおよびテスタモデルとの接続関係に基づいてCDM解析ネットリストを生成するCDM解析ネットリスト生成部と、
前記CDM解析ネットリストから生成される等価回路の過渡解析を行う過渡解析部とを備えることを特徴とするESD解析装置。 - 前記チップモデル生成部は、
前記半導体チップのコア部を抵抗網でモデル化するコア部モデル化部と、
前記半導体チップのIO部の静電保護素子と前記抵抗網との接続関係に基づいて前記ESD保護回路網モデルを生成するIO部モデル化部と、
前記抵抗網に前記コア部の電源ネット間容量を付加し、前記ESD保護回路網モデルに前記IO部の電源ネット間容量を付加する第1電源ネット間容量付加部とを備えることを特徴とする請求項2に記載のESD解析装置。 - 前記コア部モデル化部は、前記コア部にグリッドを配置し、電源配線情報に基づいて単位グリッドごとに合成抵抗を求めることで前記抵抗網を生成することを特徴とする請求項3に記載のESD解析装置。
- 前記過渡解析において前記等価回路に設けられたノード間の最大電位差を出力する最大電位差出力部を備えることを特徴とする請求項2から4のいずれか1項に記載のESD解析装置。
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