JP5911763B2 - Ｅｓｄ解析装置 - Google Patents

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Description

本発明の実施形態は、ＥＳＤ解析装置に関する。
電子機器のＥＳＤ解析を行う方法として、主に３つの解析モデルがある。ＨＢＭ（ｈｕｍａｎ ｂｏｂｙ Ｍｏｄｅｌ）、ＭＭ（ｍａｃｈｉｎｅ Ｍｏｄｅｌ）およびＣＤＭ（ｃｈａｒｇｅｄ ｄｅｖｉｃｅ Ｍｏｄｅｌ）である。ＭＭおよびＣＤＭは、電子機器の製造工程で発生する静電気をモデル化し、例えば、プリント基板の搬送時やＬＳＩを梱包材から取り出す時などの帯電を想定している。ＨＢＭは、ユーザが電子機器を使用する環境下で発生する静電気をモデル化し、例えば、露出した端子を手で触った時などの帯電を想定している。
特開２００５−１９６４６８号公報
本発明の一つの実施形態は、ＣＤＭ耐性を見積もることが可能なＥＳＤ解析装置を提供することを目的とする。
本発明の一つの実施形態によれば、チップモデル生成部と、対テスタグランド容量付加部が設けられている。チップモデル生成部は、半導体チップの電源ネット間容量が付加されたＥＳＤ保護回路網モデルに基づいてチップモデルを生成する。対テスタグランド容量付加部は、前記チップモデルに対テスタグランド容量を付加する。
図１は、実施形態に係るＥＳＤ解析装置の概略構成を示すブロック図である。 図２は、図１のＥＳＤ解析装置で用いられる解析モデルの概略構成を示すブロック図である。 図３は、図２の対テスタグランド容量が付加されたチップモデルのコア部の概略構成を示す図である。 図４は、図２の対テスタグランド容量が付加されたパッケージモデルの概略構成を示す図である。 図５（ａ）は、図２のテスタモデルの概略構成を示す図、図５（ｂ）は、テスタモデルの過渡電流の波形を示す図である。 図６は、実施形態に係るＥＳＤ解析が適用される集積回路のレイアウト構成例を示す平面図である。 図７は、図６の集積回路のコア部のモデル化方法を示す平面図である。 図８は、図７のコア部のモデル化に用いられる配線情報の一例を示す図である。 図９（ａ）および図９（ｂ）は、図７のコア部のモデル化に用いられる水平合成抵抗の算出方法を示す図である。 図１０（ａ）および図１０（ｂ）は、図７のコア部のモデル化に用いられる垂直合成抵抗の算出方法を示す図である。 図１１は、図７のコア部のモデル化に用いられる水平合成抵抗および垂直合成抵抗のレイアウト方法を示す平面図である。 図１２は、図７のＩＯ部のモデル化に用いられるＩＯセルライブラリの構成例を示すブロック図である。 図１３は、図６の集積回路のチップモデルの一例を示す平面図である。 図１４は、図６の集積回路のチップモデルにおける電源ネット間容量の付加方法を示す回路図である。 図１５は、実施形態に係るＥＳＤ解析が適用される半導体パッケージの概略構成を示す断面図である。 図１６は、図１５の半導体パッケージのパッケージモデルの一例を示す回路図である。 図１７は、図２のパッケージモデルが生成される半導体パッケージの一例を示す平面図である。 図１８は、図１７の半導体パッケージの電源プレーンのＲＬ算出方法を示す平面図である。 図１９は、図１７の半導体パッケージの電源ネット間容量の算出方法を示す図である。 図２０は、図３のチップモデルおよび図４のパッケージモデルに付加される対テスタグランド容量の付加方法を示す図である。 図２１は、図３のチップモデルおよび図４のパッケージモデルに付加される対テスタグランド容量の算出方法の一例を示す断面図である。 図２２（ａ）および図２２（ｂ）は、図３のチップモデルに付加される対テスタグランド容量の算出方法のその他の例を示す平面図である。 図２３は、図４のパッケージモデルに付加される対テスタグランド容量の算出方法のその他の例を示す断面図である。 図２４は、実施形態に係るＣＤＭ解析ネットリストから生成される等価回路の一例を示す図である。 図２５（ａ）は、図２４の各ノードの電圧波形を示す図、図２５（ｂ）は、図２５（ａ）の電圧波形に一部を拡大して示す図である。 図２６は、実施形態に係るＥＳＤ解析およびレイアウト設計の流れを示すフローチャートである。
以下に添付図面を参照して、実施形態に係るＥＳＤ解析装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
図１は、実施形態に係るＥＳＤ解析装置の概略構成を示すブロック図、図２は、図１のＥＳＤ解析装置で用いられる解析モデルの概略構成を示すブロック図である。
図１において、ＥＳＤ解析装置には、チップモデル生成部１１、パッケージモデル生成部１２、対テスタグランド容量付加部１３、ＣＤＭ解析ネットリスト生成部１４、過渡解析部１５および最大電位差出力部１６が設けられている。ここで、チップモデル生成部１１には、コア部モデル化部１１Ａ、ＩＯ部モデル化部１１Ｂおよび電源ネット間容量付加部１１Ｃが設けられている。パッケージモデル生成部１２には、ＲＬモデル化部１２Ａおよび電源ネット間容量付加部１２Ｂが設けられている。
また、図２において、解析モデルには、チップモデル１７、パッケージモデル１８およびテスタモデル１９が設けられている。なお、チップモデル１７は、ＥＳＤ解析の対象となる半導体チップをモデル化したものである。パッケージモデル１８は、半導体チップが実装された半導体パッケージをモデル化したものである。なお、半導体パッケージは、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）であってもよいし、ＦＣ−ＢＧＡ（Ｆｌｉｐ Ｃｈｉｐ−Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）であってもよいし、ＰＢＧＡ（Ｐｌａｓｔｉｃ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）であってもよい。テスタモデル１９は、ＥＳＤ解析に用いられるテスタをモデル化したものである。
また、図１のチップモデル生成部１１は、半導体チップの電源ネット間容量が付加されたＥＳＤ保護回路網モデルに基づいてチップモデル１７を生成する。なお、半導体チップには、コア部とＩＯ部を設けることがでる。なお、コア部には、論理回路やメモリセルアレイなどを設けることができる。ＩＯ部には、静電保護素子が設けられたＩＯセルを配置することができる。また、ＩＯ部は、コア部とパッド電極とを接続し、コア部の周辺に配置することができる。電源ネット間容量は、互いに異なる電源ネット間の容量である。電源ネットは、例えば、電源プレーン、電源配線またはグランドプレーンなどを挙げることができる。また、電源ネットは、デジタル電源とアナログ電源とで別個に設けることができる。パッケージモデル生成部１２は、半導体チップが実装される半導体パッケージの電源ネット間容量が付加された等価回路モデルに基づいてパッケージモデル１８を生成する。対テスタグランド容量付加部１３は、チップモデル１７およびパッケージモデル１８に対テスタグランド容量ＣＰＴ、ＣＧＴをそれぞれ付加する。なお、対テスタグランド容量ＣＰＴ、ＣＧＴは、ＥＳＤ解析に用いられるテスタのグランドと半導体チップとの間の容量およびＥＳＤ解析に用いられるテスタのグランドと半導体パッケージとの間の容量である。ＣＤＭ解析ネットリスト生成部１４は、チップモデル１７、パッケージモデル１８およびテスタモデル１９との接続関係に基づいてＣＤＭ解析ネットリストを生成する。過渡解析部１５は、ＣＤＭ解析ネットリストから生成される等価回路の過渡解析を行う。最大電位差出力部１６は、過渡解析部１５にて過渡解析される等価回路に設けられたノード間の最大電位差を出力する。コア部モデル化部１１Ａは、半導体チップのコア部を抵抗網でモデル化する。ＩＯ部モデル化部１１Ｂは、半導体チップのＩＯ部の静電保護素子と抵抗網との接続状態に基づいてＥＳＤ保護回路網モデルを生成する。電源ネット間容量付加部１１Ｃは、ＩＯ部モデル化部１１Ｂにて生成された抵抗網にコア部の電源ネット間容量を付加し、ＩＯ部モデル化部１１Ｂにて生成されたＥＳＤ保護回路網モデルにＩＯ部の電源ネット間容量を付加する。ＲＬモデル化部１２Ａは、半導体パッケージの配線を抵抗とインダクタの接続関係でモデル化する。なお、半導体パッケージがＱＦＰまたはＰＢＧＡなどの場合、半導体パッケージの配線には、ボンディングワイヤおよび基板配線を含めることができる。電源ネット間容量付加部１２Ｂは、抵抗とインダクタの接続関係で記述される電源ネット間に半導体パッケージの電源ネット間容量を付加する。
そして、チップモデル生成部１１において、半導体チップのコア部が抵抗網にてモデル化され、半導体チップのＩＯ部が静電保護素子と抵抗網との接続関係でモデル化されることにより、チップモデル１７が生成される。なお、半導体チップのＩＯ部をモデル化する場合、半導体チップのＩＯ部の電源配線の分布抵抗およびパッド電極の接続関係を組み込んでもよい。この時、半導体チップの電源ネット間容量がコア部の電源ネット間およびＩＯ部の電源ネット間に付加される。なお、半導体チップの電源ネット間容量をコア部の電源ネット間に付加する場合、コア部の電源ネット間に均等に分布させることができる。
また、パッケージモデル生成部１２において、半導体パッケージの配線がＲＬ等価回路にてモデル化されることにより、パッケージモデル１８が生成される。この時、半導体パッケージの電源ネット間容量が電源ネット間に付加される。なお、半導体パッケージの電源ネット間容量を電源ネット間に付加する場合、その電源ネット間に均等に分布させることができる。
そして、対テスタグランド容量付加部１３において、チップモデル１７の電源ネットとテスタグランドＴＧＮとの間に対テスタグランド容量ＣＰＴが付加されるとともに、パッケージモデル１８の電源ネットとテスタグランドＴＧＮとの間に対テスタグランド容量ＣＧＴが付加される。なお、チップモデル１７の電源ネットとテスタグランドＴＧＮとの間に対テスタグランド容量ＣＰＴを付加する場合、その電源ネットとテスタグランドＴＧＮとの間に対テスタグランド容量ＣＰＴを均等に分布させることができる。また、パッケージモデル１８の電源ネットとテスタグランドＴＧＮとの間に対テスタグランド容量ＣＧＴを付加する場合、その電源ネットとテスタグランドＴＧＮとの間に対テスタグランド容量ＣＧＴを均等に分布させることができる。
そして、ＣＤＭ解析ネットリスト生成部１４において、チップモデル１７がパッケージモデル１８に接続され、パッケージモデル１８がテスタモデル１９に接続されることにより、ＣＤＭ解析ネットリストが生成される。
そして、過渡解析部１５において、対テスタグランド容量ＣＰＴ、ＣＧＴの初期値がＣＤＭ試験の印加電圧に設定され、テスタのスイッチがオンされることで、ＣＤＭ解析ネットリストから生成される等価回路の過渡解析が行われる。なお、過渡解析では、ＣＤＭ解析ネットリストから生成される等価回路にノードを設定し、そのノードの電圧波形を求めることができる。そして、最大電位差出力部１６において、そのノード間の最大電位差が計算され、その最大電位差が出力される。そして、その最大電位差をしきい値と比較することにより、半導体チップのＣＤＭ耐性を評価することができる。
ここで、チップモデル１７およびパッケージモデル１８に電源ネット間容量および対テスタグランド容量ＣＰＴ、ＣＧＴを付加することにより、半導体チップのＣＤＭ耐性を評価することができ、製造工程で発生する静電気によって半導体チップが破壊されるかどうかを判断することができる。
なお、上述した実施形態では、チップモデル１７およびパッケージモデル１８を用いて半導体チップのＣＤＭ耐性を評価する方法について説明したが、チップモデル１７を直接テスタモデル１９に接続し、半導体パッケージに実装する前の半導体チップのＣＤＭ耐性を評価するようにしてもよい。
以下、図２の解析モデルについてより詳細に説明する。
図３は、図２の対テスタグランド容量が付加されたチップモデルのコア部の概略構成を示す図である。
図３において、チップモデル１７のコア部には、電源グリッドＰＧ１、ＰＧ２が設けられている。なお、電源グリッドＰＧ１、ＰＧ２は電源ネットごとに設けることができる。例えば、電源グリッドＰＧ１は電源電位ＶＤＤ、電源グリッドＰＧ２は接地電位ＶＳＳに対応させることができる。なお、電源グリッドＰＧ１、ＰＧ２には、電源配線に対応した抵抗網を設定することができる。この抵抗網の抵抗値は、電源配線情報に基づいて単位グリッドごとに設定することができる。この電源配線情報には、電源配線ピッチ、電源配線幅および電源配線方向を含めることができる。そして、電源グリッドＰＧ１は抵抗ＲＰ１を介してパッド電極ＰＡ１に接続され、電源グリッドＰＧ２は抵抗ＲＰ２を介してパッド電極ＰＡ２に接続されている。また、電源グリッドＰＧ１、ＰＧ２間には、電源ネット間容量ＣＰＮが付加されている。電源グリッドＰＧ１とテスタグランドＴＧＮとの間には、対テスタグランド容量ＣＰＴ１が付加されている。電源グリッドＰＧ２とテスタグランドＴＧＮとの間には、対テスタグランド容量ＣＰＴ２が付加されている。
図４は、図２の対テスタグランド容量が付加されたパッケージモデルの概略構成を示す図である。
図４において、パッケージモデル１８には、抵抗ＲＧ１〜ＲＧ４とインダクタＬＧ１〜ＬＧ４からなる等価回路が電源ネットごとに設けられている。そして、この等価回路の電源ネット間には電源ネット間容量ＣＧＮが付加されている。また、抵抗ＲＧ１、ＲＧ２とインダクタＬＧ１、ＬＧ２からなる等価回路とテスタグランドＴＧＮとの間には、対テスタグランド容量ＣＧＴ１が付加されている。抵抗ＲＧ３、ＲＧ４とインダクタＬＧ３、ＬＧ４からなる等価回路とテスタグランドＴＧＮとの間には、対テスタグランド容量ＣＧＴ２が付加されている。
図５（ａ）は、図２のテスタモデルの概略構成を示す図、図５（ｂ）は、テスタモデルの過渡電流の波形を示す図である。
図５（ａ）において、テスタモデル１９には、抵抗ＲＰＯ、ＲＧＤ、ＲＴ、インダクタＬＰＯ、ＬＴおよび容量ＣＧＰが設けられている。なお、抵抗ＲＰＯはポゴピン抵抗、抵抗ＲＧＤはグランドプレーン抵抗、抵抗ＲＴはテスタ抵抗である。インダクタＬＰＯはポゴピンインダクタ、インダクタＬＴはテスタインダクタである。容量ＣＧＰはグランドプレーン容量である。
そして、抵抗ＲＰＯとインダクタＬＰＯは互いに直列接続され、抵抗ＲＧＤと容量ＣＧＰは互いに直列接続され、抵抗ＲＴとインダクタＬＴは互いに直列接続されている。そして、抵抗ＲＰＯとインダクタＬＰＯとの直列回路は、抵抗ＲＧＤと容量ＣＧＰとの直列回路と並列に接続され、この並列回路は、抵抗ＲＰＯとインダクタＬＰＯとの直列回路に直列接続されている。そして、この直列回路は、スイッチＳＷを介してポゴピンＰＩに接続されている。
そして、対テスタグランド容量ＣＰＴ１、ＣＰＴ２、ＣＧＴ１、ＣＧＴ２の初期値がＣＤＭ試験の印加電圧に設定された後、スイッチＳＷがオンされると、図５（ｂ）に示すように、過渡電流Ｉが流れることで、半導体チップのＥＳＤ解析を行うことができる。
図６は、実施形態に係るＥＳＤ解析が適用される集積回路のレイアウト構成例を示す平面図である。
図６において、チップ領域２０には、コア部２２およびＩＯ部２３が設けられている。なお、コア部２２には、論理回路やメモリセルアレイなどを設けることができる。ＩＯ部２３には、ＩＯセル１〜３を配置することができる。ＩＯセル１〜３には、静電保護素子が設けられている。なお、ＩＯセル１〜３は、互いに種類を異ならせることができる。ここで、コア部２２はＩＯセル１〜３に囲まれるように配置される。従って、ＩＯセル１〜３を配置することにより、コア部２２の配置領域を決定することができる。
図７は、図６の集積回路のコア部のモデル化方法を示す平面図である。
図７において、コア部２２のモデル化では、抵抗網２６が設定される。この時、水平方向が水平グリッド間隔ＧＰｈ、垂直方向が垂直グリッド間隔ＧＰｖであるグリッドがコア部２２に生成される。そして、抵抗網２６の抵抗値は、単位グリッド２７ごとに設定される。
すなわち、抵抗網２６のグリッドの単位グリッド２７を垂直方向に半グリッド移動した位置に水平抵抗セル２４を配置する。水平抵抗セル２４の水平方向の幅は、水平グリッド間隔ＧＰｈであり、垂直方向の幅は垂直グリッド間隔ＧＰｖである。また、単位グリッド２７を水平方向に半グリッド移動した位置に垂直抵抗セル２５を配置する。垂直抵抗セル２５の水平方向の幅は水平グリッド間隔ＧＰｈであり、垂直方向の幅は垂直グリッド間隔ＧＰｖである。
次に、配線情報に基づいて、水平抵抗セル２４の水平合成抵抗Ｒｈを計算するとともに、垂直抵抗セル２５の垂直合成抵抗Ｒｖを計算する。
図８は、図７のコア部のモデル化に用いられる配線情報の一例を示す図である。なお、図８の例では、８層分の配線レイヤＭ１〜Ｍ８がコア部２２に設けられている場合を示した。
図８において、配線情報には、配線ピッチ、配線幅および配線方向が配線レイヤＭ１〜Ｍ８ごとに記録されている。なお、Ｈが水平方向を表し、Ｖが垂直方向を表している。
図９（ａ）および図９（ｂ）は、図７のコア部のモデル化に用いられる水平合成抵抗の算出方法を示す図である。
図９（ａ）および図９（ｂ）において、水平方向の電源配線のレイヤＭ１、Ｍ３、Ｍ５、Ｍ７をＭｉとすると、単一レイヤＭｉの電源配線の水平抵抗セル２４の合成抵抗ＲＭｉは（１）式で求められる。水平合成抵抗Ｒｈは、同一の水平抵抗セル２４の複数のレイヤＭ１、Ｍ３、Ｍ５、Ｍ７のすべてのレイヤＭｉの合成抵抗ＲＭｉの並列接続から（２）式で求められる。
ＲＭｉ＝ＲｓＭｉ・ＧＰｈ／（ＧＰｖ・ＷＭｉ／ＰＭｉ） ・・・（１）
Ｒｈ＝１／Σｉ（１／ＲＭｉ） ・・・（２）
ただし、ＲｓＭｉはレイヤＭｉのシート抵抗、ＷＭｉはレイヤＭｉの配線幅、ＰＭｉはレイヤＭｉの配線ピッチである。
図１０（ａ）および図１０（ｂ）は、図７のコア部のモデル化に用いられる垂直合成抵抗の算出方法を示す図である。
図１０（ａ）および図１０（ｂ）において、垂直方向の電源配線のレイヤＭ２、Ｍ４、Ｍ６、Ｍ８をＭｊとすると、単一レイヤＭｊの電源配線の垂直抵抗セル２５の合成抵抗ＲＭｊは（３）式で求められる。垂直合成抵抗Ｒｖは、同一の垂直抵抗セル２５の複数のレイヤＭ２、Ｍ４、Ｍ６、Ｍ８のすべてのレイヤＭｊの合成抵抗ＲＭｊの並列接続から（４）式で求められる。
ＲＭｊ＝ＲｓＭｊ・ＧＰｖ／（ＧＰｈ・ＷＭｊ／ＰＭｊ） ・・・（３）
Ｒｖ＝１／Σｊ（１／ＲＭｊ） ・・・（４）
ただし、ＲｓＭｊはレイヤＭｊのシート抵抗、ＷＭｊはレイヤＭｊの配線幅、ＰＭｊはレイヤＭｊの配線ピッチである。
図１１は、図７のコア部のモデル化に用いられる水平合成抵抗および垂直合成抵抗のレイアウト方法を示す平面図である。
図１１において、水平合成抵抗Ｒｈが水平抵抗セル２４に重なる単位グリッド２７の辺に水平に設定される。垂直合成抵抗Ｒｖが垂直抵抗セル２５に重なる単位グリッド２７の辺に垂直に設定される。この結果、コア部２２に抵抗網２６が設定される。なお、抵抗網２６は、電源電位ＶＤＤに設定可能な電源配線の等価回路である電源抵抗網と、接地電位ＶＳＳに設定可能な電源配線の等価回路である接地抵抗網を有する。このため、抵抗網２６は電源電位ＶＤＤの配線と接地電位ＶＳＳの配線のそれぞれについて生成する。
図１２は、図７のＩＯ部のモデル化に用いられるＩＯセルライブラリの構成例を示すブロック図である。
図１２において、ＩＯ部のモデル化では、ＥＳＤ保護回路網モデルが生成される。この時、ＩＯセル１〜３のセルモデル３１がライブラリ化されたライブラリＬＢを用意することができる。このセルモデル３１には、互いに接続されている電源リングＶＤＤ１、ＶＳＳ１、ＶＤＤＣ、ＶＳＳ２の分布抵抗ＲＩＯ１〜ＲＩＯ８、保護素子ＰＤＥＶ１〜ＰＤＥＶ５およびパッドＰＡＤがＩＯセル１〜３ごとに登録される。また、セルモデル３１には、抵抗網２６に対する分布抵抗ＲＩＯ１〜ＲＩＯ８、保護素子ＰＤＥＶ１〜ＰＤＥＶ５およびパッドＰＡＤの接続関係が登録される。例えば、分布抵抗ＲＩＯ７、ＲＩＯ８および保護素子ＰＤＥＶ４、ＰＤＥＶ５の接続点は抵抗網２６が接続される。
図１３は、図６の集積回路のチップモデルの一例を示す平面図である。
図１３において、チップモデル１７では、チップ領域２０のコア部２２に抵抗網２６が配置される。また、チップ領域２０のＩＯ部２３にセルモデル３１がＩＯセル１〜３ごとに配置される。そして、互いに隣接するセルモデル３１間において、同一電源ネットの電源リング３３、３４がそれぞれ接続される。電源リング３３、３４間には静電保護素子３２を接続することができる。
図１４は、図６の集積回路のチップモデルにおける電源ネット間容量の付加方法を示す回路図である。
図１４において、チップモデル１７のコア部２２の電源ネット間容量ＣＰＮは、コア部２２のウェル容量ＣＮ１、デカップリング容量ＣＮ２、電源配線容量ＣＮ３および非スイッチングセル容量ＣＮ４を備えることができる。そして、ウェル容量ＣＮ１はウェル抵抗ＲＮ１に直列接続され、デカップリング容量ＣＮ２はデカップリング抵抗ＲＮ２に直列接続され、電源配線容量ＣＮ３は電源配線抵抗ＲＮ３に直列接続され、非スイッチングセル容量ＣＮ４は非スイッチングセル抵抗ＲＮ４に直列接続される。そして、これら４個の直列回路は互いに並列接続され、この並列回路の一端は抵抗ＲＰ１およびインダクタＬＧ１を介してパッド電極ＰＡ１に接続され、この並列回路の他端は抵抗ＲＰ２およびインダクタＬＧ２を介してパッド電極ＰＡ２に接続される。
なお、ウェル容量ＣＮ１の値は、（単位面積当りのウェル容量）＊（コア面積）という式で見積もることができる。デカップリング容量ＣＮ２の値は、（単位面積当りのデカップリング容量）＊（デカップリングセルの総面積）という式で見積もることができる。
電源配線容量ＣＮ３の値は、電界解析にて求めた配線容量と電源配線情報とから見積もることができる。非スイッチングセル容量ＣＮ４の値は、（クロック系以外の消費電力）／（（クロック周波数）＊（電源電圧）２）＊（１−（トグル率））／（トグル率）という式で見積もることができる。
図１５は、実施形態に係るＥＳＤ解析が適用される半導体パッケージの概略構成を示す断面図である。
図１５において、半導体パッケージには実装基板４１が設けられている。なお、半導体パッケージとして、ＰＢＧＡを例にとった。実装基板４１として、４層配線構造を例にとった。そして、実装基板４１の１層目（実装基板４１の裏面）にはランド電極４３Ａ、４３Ｂが設けられ、実装基板４１の２層目にはグランドプレーン４４が設けられ、実装基板４１の３層目には実装配線４５Ａ〜４５Ｃが設けられ、実装基板４１の４層目（実装基板４１の表面）には実装配線４５Ａおよび電源リング４５Ｂが設けられている。また、実装基板４１には、スルーホール電極４９Ａ〜４９Ｃが埋め込まれている。そして、電源リング４５Ｂは、スルーホール電極４９Ｃを介して実装配線４５Ｃに接続され、実装配線４５Ｃはスルーホール電極４９Ｂを介してランド電極４３Ｂに接続されている。実装配線４６Ａはスルーホール電極４９Ａを介してランド電極４３Ａに接続されている。ランド電極４３Ａ、４３Ｂ上には突出電極５０Ａ、５０Ｂが設けられている。なお、突出電極５０Ａ、５０Ｂとしては、半田ボールを用いるようにしてもよいし、ＡｕバンプやＮｉバンプなどを用いるようにしてもよい。
実装基板４１には、半導体チップ２１が実装されている。そして、半導体チップ２１の信号パッド５１Ａはボンディングワイヤ４７Ａを介して実装配線４６Ａに接続され、半導体チップ２１の電源パッド５１Ｂはボンディングワイヤ４７Ｂを介して電源リング４６Ｂに接続されている。
図１６は、図１５の半導体パッケージのパッケージモデルの一例を示す回路図である。
図１６において、このパッケージモデル１８では、図１５の半導体パッケージの信号配線部ＳＮと電源配線部ＰＮとに分けて半導体パッケージの配線をモデル化することができる。また、半導体パッケージのボンディングワイヤ部ＷＮと基板配線部ＧＮとに分けて半導体パッケージの配線をモデル化することができる。この半導体パッケージの配線のモデル化では、各配線をＲＬ等価回路で表現し、半導体パッケージの配線の接続状態に従って、このＲＬ等価回路を接続することができる。また、半導体パッケージの電源ネット間容量を付加する場合、電源配線部ＰＮのうちの基板配線部ＧＮのＲＬ等価回路において、その電源ネット間に電源ネット間容量を付加することができる。
例えば、電源配線部ＰＮにおいて、抵抗Ｒ１〜Ｒ６とインダクタＬ１〜Ｌ６の各直列回路にて６本分のボンディングワイヤがモデル化される。また、抵抗Ｒ７、Ｒ８とインダクタＬ７、Ｌ８の各直列回路にて２個分の電源リングがモデル化される。そして、抵抗Ｒ１〜Ｒ３とインダクタＬ１〜Ｌ３の各直列回路は並列接続され、この並列回路は抵抗Ｒ７とインダクタＬ７の直列回路に直列接続される。また、抵抗Ｒ４〜Ｒ６とインダクタＬ４〜Ｌ６の各直列回路は並列接続され、この並列回路は抵抗Ｒ８とインダクタＬ８の直列回路に直列接続される。また、抵抗Ｒ７およびインダクタＬ７の接続点と、抵抗Ｒ８およびインダクタＬ８の接続点との間に電源ネット間容量ＣＰ１が付加される。
また、信号配線部ＳＮにおいて、抵抗Ｒ９〜Ｒ１１とインダクタＬ９〜Ｌ１１の各直列回路にて３本分のボンディングワイヤがモデル化される。また、抵抗Ｒ１２〜Ｒ１４とインダクタＬ１２〜Ｌ１４の各直列回路にて３本分の基板配線がモデル化される。そして、抵抗Ｒ９とインダクタＬ９の直列回路は、抵抗Ｒ１２とインダクタＬ１２の直列回路に直列接続され、抵抗Ｒ１０とインダクタＬ１０の直列回路は、抵抗Ｒ１３とインダクタＬ１３の直列回路に直列接続され、抵抗Ｒ１１とインダクタＬ１１の直列回路は、抵抗Ｒ１４とインダクタＬ１４の直列回路に直列接続される。
図１７は、図２のパッケージモデルが生成される半導体パッケージの一例を示す平面図、図１８は、図１７の半導体パッケージの電源プレーンのＲＬ算出方法を示す平面図である。
図１７において、半導体パッケージには実装基板５１が設けられている。なお、半導体パッケージとして、ＰＢＧＡを例にとった。そして、実装基板５１上には、半導体チップ２１が実装されている。また、実装基板５１上には、電源リング５２Ａ〜５２Ｃおよび基板配線５５が形成されている。なお、図１７では、電源リング５２Ａ〜５２Ｃは３重リングを構成する場合を例に取った。ここで、電源リング５２Ａ〜５２Ｃは半導体チップ２１の周囲に配置することができる。また、基板配線５５は電源リング５２Ａ〜５２Ｃの外側に配置することができる。また、実装基板５１上には、ボンディングフィンガ５４が設けられ、実装基板５１にはスルーホール電極５６が埋め込まれている。ボンディングフィンガ５４が基板配線５５の一端に接続されている。また、実装基板５１の裏面には突出電極５７が配置されている。
そして、半導体チップ２１の電源パッドはボンディングワイヤ５３Ａ〜５３Ｃをそれぞれ介して電源リング５２Ａ〜５２Ｃに接続され、半導体チップ２１の信号パッドはボンディングワイヤ５３Ｄを介してボンディングフィンガ５４に接続されている。
そして、半導体チップ２１の各信号パッドに対してボンディングフィンガ５４および突出電極５７を割り当てる。そして、半導体チップ２１の各信号パッドとボンディングフィンガ５４との間の距離に基づいてボンディングワイヤ５３Ｄの信号ワイヤ長を見積もった後、単位長さ当りの信号ワイヤのＲＬと信号ワイヤ長に基づいて各ボンディングワイヤ５３ＤのＲＬを見積もることができる。
また、ボンディングフィンガ５４と突出電極５７との間の距離に基づいて基板配線５５の基板配線長を見積もった後、単位長さ当りの基板配線のＲＬと基板配線長に基づいて基板配線５５のＲＬを見積もることができる。なお、基板配線５５のＲＬには、スルーホール電極５６のＲＬを加算することができる。
また、半導体チップ２１の各電源パッドに対して電源リング５２Ａ〜５２Ｃを割り当てる。そして、半導体チップ２１の各電源パッドと電源リング５２Ａ〜５２Ｃとの間の距離に基づいて各ボンディングワイヤ５３Ａ〜５３Ｃの電源ワイヤ長を見積もった後、単位長さ当りの電源ワイヤのＲＬと電源ワイヤ長に基づいて各ボンディングワイヤ５３Ａ〜５３ＣのＲＬを見積もることができる。
また、図１８に示すように、電源プレーン５８の形状を作成する。そして、電源プレーン５８の形状に基づいて電源プレーン５８のＲＬを見積もることができる。なお電源プレーン５８のＲＬには、スルーホール電極５６のＲＬを加算することができる。
図１９は、図１７の半導体パッケージの電源ネット間容量の算出方法を示す図である。
図１９において、実装基板５１の電源プレーン６１、６２が互いに重なっているものとする。なお、電源プレーン６１、６２は互いに異なる電源ネットに属するものとする。この時、電源プレーン６１、６２間の重なり面積とレイヤ間距離に基づいて、半導体パッケージの電源ネット間容量を並行平板容量として見積もることができる。
図２０は、図３のチップモデルおよび図４のパッケージモデルに付加される対テスタグランド容量の付加方法を示す図である。
図２０において、半導体パッケージ７１には実装基板７２が設けられている。そして、実装基板７２上には、半導体チップ２１が実装されている。また、実装基板７２上には電源配線７４が形成され、実装基板７２にはスルーホール電極７３が埋め込まれている。また、実装基板７２の裏面には突出電極７５が配置されている。そして、電源配線７４は、スルーホール電極７３を介して突出電極７５に接続されている。半導体チップ２１の電源パッドはボンディングワイヤ７６を介して電源配線７４に接続されている。半導体チップ２１およびボンディングワイヤ７６は、実装基板７２上で封止樹脂７７にて封止されている。そして、各電源ネットの配線面積から並行平板近似を行うことでテスタグランドＴＧＮとの間の対テスタグランド容量Ｃ１１、Ｃ１２、Ｃ１３を個別に見積もることができる。なお、対テスタグランド容量Ｃ１１は、半導体チップ２１についての対テスタグランド容量である。対テスタグランド容量Ｃ１２は、ボンディングワイヤ７６についての対テスタグランド容量である。対テスタグランド容量Ｃ１３は、電源配線７４についての対テスタグランド容量である。
図２１は、図３のチップモデルおよび図４のパッケージモデルに付加される対テスタグランド容量の算出方法の一例を示す断面図である。
図２１において、半導体パッケージ８１には実装基板８２が設けられている。そして、実装基板８２上には、半導体チップ２１が接着層８９を介して実装されている。また、実装基板８２の１層目にはランド電極８４Ａが設けられ、実装基板８２の２層目にはグランドプレーン８４Ｂが設けられ、実装基板８２の３層目には実装配線８４Ｃが設けられ、実装基板８２の４層目には電源配線８４Ｄが設けられている。また、ランド電極８４Ａ上には突出電極８５が配置されている。そして、半導体チップ２１の電源パッド８８はボンディングワイヤ８６を介して電源配線８４Ｄに接続されている。半導体チップ２１およびボンディングワイヤ８６は、実装基板８２上で封止樹脂８７にて封止されている。
そして、半導体チップ２１の面積および半導体チップ２１とテスタグランドＴＧＮとの間の距離ｄ１に基づいて並行平板近似を行うことで図２０の対テスタグランド容量Ｃ１１を見積もることができる。この対テスタグランド容量Ｃ１１は、図３のチップモデル１７の各ノードに均等分散させることができる。
また、半導体パッケージ８１の面積から半導体チップ２１の面積を引いた値および半導体パッケージ８１とテスタグランドＴＧＮとの間の距離ｄ２に基づいて並行平板近似を行うことで図２０の対テスタグランド容量Ｃ１３を見積もることができる。この対テスタグランド容量Ｃ１３は、図３のパッケージモデル１８の各ノードに均等分散させることができる。
あるいは、半導体チップ２１の面積、半導体チップ２１とテスタグランドＴＧＮとの間の距離ｄ１および各電源ネットの導体面積比に基づいて並行平板近似を行うことで、図２０の対テスタグランド容量Ｃ１１を見積もるようにしてもよい。
また、半導体パッケージ８１の面積から半導体チップ２１の面積を引いた値、半導体パッケージ８１とテスタグランドＴＧＮとの間の距離ｄ２および各電源ネットの導体面積比に基づいて並行平板近似を行うことで図２０の対テスタグランド容量Ｃ１３を見積もるようにしてもよい。
図２２（ａ）および図２２（ｂ）は、図３のチップモデルに付加される対テスタグランド容量の算出方法のその他の例を示す平面図である。
図２２（ａ）において、半導体チップの第１層目には電源配線Ｈ１〜Ｈ４が設けられ、第２層目には電源配線Ｈ５〜Ｈ８が設けられているものとする。ここで、電源配線Ｈ１、Ｈ３、Ｈ５、Ｈ７はＶＤＤ電位に設定され、電源配線Ｈ２、Ｈ４、Ｈ６、Ｈ８はＶＳＳ電位に設定されるものとする。このため、電源配線Ｈ１、Ｈ３、Ｈ５、Ｈ７は、電源配線Ｈ２、Ｈ４、Ｈ６、Ｈ８と互いに異なる電源ネットに属するものとする。
そして、例えば、電源配線Ｈ１、Ｈ３、Ｈ５、Ｈ７の対テスタグランド容量を見積もる場合、図２２（ｂ）に示すように、電源配線Ｈ１、Ｈ３、Ｈ５、Ｈ７をテスタグランドＴＧＮに投影する。そして、電源配線Ｈ１、Ｈ３、Ｈ５、Ｈ７がテスタグランドＴＧＮに投影された時の投影面積および電源配線Ｈ１、Ｈ３、Ｈ５、Ｈ７とテスタグランドＴＧＮとの間の距離に基づいて並行平板近似を行うことで図２０の対テスタグランド容量Ｃ１１を見積もるようにしてもよい。
ここで、図６のＩＯ部２３については、電源配線をテスタグランドＴＧＮに投影した時の投影面積を電源ネットごとにライブラリ化してもよい。この投影面積は、ＧＤＳに対してレイヤ演算処理を行うことで求めることができる。また、図６のコア部２２については、電源配線情報からテスタグランドＴＧＮへの投影面積を求めることができる。
図２３は、図４のパッケージモデルに付加される対テスタグランド容量の算出方法のその他の例を示す断面図である。
図２３において、例えば、グランドプレーン８４Ｂの対テスタグランド容量Ｃ１３を見積もる場合、グランドプレーン８４ＢをテスタグランドＴＧＮに投影する。この時、グランドプレーン８４ＢとテスタグランドＴＧＮとの間に導体がある場合、その導体部分ではグランドプレーン８４Ｂの投影像９０を遮蔽することができる。そして、投影像９０の投影面積およびグランドプレーン８４ＢとテスタグランドＴＧＮとの間の距離に基づいて並行平板近似を行うようにしてもよい。
図２４は、実施形態に係るＣＤＭ解析ネットリストから生成される等価回路の一例を示す図である。
図２４において、この等価回路には、電源配線Ｈ１１〜Ｈ１４が設けられている。なお、電源配線Ｈ１１〜Ｈ１４は互いに異なる電源ネットに属することができる。そして、電源配線Ｈ１１は電源パッドＰ１に接続され、電源配線Ｈ１２は電源パッドＰ２に接続され、電源配線Ｈ１３は電源パッドＰ３に接続され、電源配線Ｈ１４は電源パッドＰ４に接続されている。また、電源配線Ｈ１１には電源抵抗ＲＴ１、ＲＴ２が分散して配置され、電源配線Ｈ１２には電源抵抗ＲＴ５が配置され、電源配線Ｈ１３には電源抵抗ＲＴ３、ＲＴ４が分散して配置され、電源配線Ｈ１４には電源抵抗ＲＴ６が配置されている。また、電源配線Ｈ１１には対テスタグランド容量Ｃ１〜Ｃ３が分散して配置され、電源配線Ｈ１２には対テスタグランド容量Ｃ４が配置され、電源配線Ｈ１３には対テスタグランド容量Ｃ５〜Ｃ７が分散して配置され、電源配線Ｈ１４には対テスタグランド容量Ｃ８が配置されている。
また、ダイオードＤ５、Ｄ６は互いに直列接続されている。そして、この直列回路の一方の端子は電源パッドＰ１に接続され、この直列回路の他方の端子は電源パッドＰ３に接続され、ダイオードＤ５、Ｄ６の接続点は信号パッドＰ５に接続されている。電界効果トランジスタＭ１〜Ｍ４は互いに直列接続されている。そして、この直列回路の一方の端子は電源パッドＰ１に接続され、この直列回路の他方の端子は電源パッドＰ３に接続され、電界効果トランジスタＭ２、Ｍ３のゲートは信号パッドＰ５に接続されている。
また、ダイオードＤ７、Ｄ８は互いに直列接続されている。そして、この直列回路の一方の端子は電源パッドＰ２に接続され、この直列回路の他方の端子は電源パッドＰ４に接続され、ダイオードＤ７、Ｄ８の接続点は信号パッドＰ６に接続されている。電界効果トランジスタＭ５〜Ｍ８は互いに直列接続されている。そして、この直列回路の一方の端子は電源パッドＰ２に接続され、この直列回路の他方の端子は電源パッドＰ４に接続され、電界効果トランジスタＭ６、Ｍ７のゲートは信号パッドＰ６に接続されている。
また、静電保護素子Ｅ１〜Ｅ４とダイオードＤ１〜Ｄ４はそれぞれ互いに並列接続されている。また、電界効果トランジスタＭ９、Ｍ１０は互いに直列接続され、電界効果トランジスタＭ１１、Ｍ１２は互いに直列接続されている。そして、電界効果トランジスタＭ９、Ｍ１０の接続点は電界効果トランジスタＭ１１、Ｍ１２のゲートに接続されている。また、ダイオードＤ９、Ｄ１０は互いに逆並列接続されている。そして、このダイオードＤ９、Ｄ１０の逆並列回路は電源配線Ｈ１３、Ｈ１４間に接続されている。また、静電保護素子Ｅ１〜Ｅ３とダイオードＤ１〜Ｄ３の各並列回路は電源配線Ｈ１１、Ｈ１３間に接続され、静電保護素子Ｅ４とダイオードＤ４の並列回路は電源配線Ｈ１２、Ｈ１４間に接続されている。また、電界効果トランジスタＭ９、Ｍ１０の直列回路は電源配線Ｈ１１、Ｈ１３間に接続され、電界効果トランジスタＭ１１、Ｍ１２の直列回路は電源配線Ｈ１２、Ｈ１４間に接続されている。また、この等価回路には、ノードＮ１〜Ｎ１２が分散して配置されている。
図２５（ａ）は、図２４の各ノードの電圧波形を示す図、図２５（ｂ）は、図２５（ａ）の電圧波形に一部を拡大して示す図である。
図２５（ａ）および図２５（ｂ）において、図５（ａ）のテスタモデル１９のスイッチＳＷがオンされることで、図２４の等価回路に過渡電流Ｉが流れる。そして、この時のノードＮ１〜Ｎ１２間の最大電位差ＶＭを計算し、その最大電位差ＶＭをしきい値と比較することにより、半導体チップのＣＤＭ耐性を評価することができる。
図２６は、実施形態に係るＥＳＤ解析およびレイアウト設計の流れを示すフローチャートである。
図２６において、図６のＩＯ部２３に配置されるＩＯセル１〜３を選択し、ＩＯ部２３に配置する（Ｓ１）。次に、図２のチップモデル１７、パッケージモデル１８およびテスタモデル１９に基づいて解析モデルを作成する（Ｓ２）。次に、解析モデルに基づいて生成される等価回路の過渡解析を行うことでＥＳＤ解析を行う（Ｓ３）。この過渡解析におけるノード間の最大電位差をしきい値と比較することにより、半導体チップのＣＤＭ耐性を評価する。そして、ＣＤＭ耐性の評価が不合格ならば、ＣＤＭ耐性の評価に合格するまで選択するＩＯセル１〜３の種類や配置位置を変更する。ＣＤＭ耐性の評価に合格したならば、半導体チップのレイアウト設計を行う。
ここで、図２のチップモデル１７、パッケージモデル１８およびテスタモデル１９に基づいて解析モデルを作成することにより、半導体チップのレイアウト設計を行うことなく、ＣＤＭ耐性を評価することができ、レイアウトベースのＥＳＤ解析に比べて設計効率を向上させることが可能となる。また、レイアウトベースのＥＳＤ解析に比べてデータ規模を減少させることができ、解析効率を向上させることが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
〔請求項１〕
半導体チップの電源ネット間容量が付加されたＥＳＤ保護回路網モデルに基づいてチップモデルを生成するチップモデル生成部と、
前記半導体チップが実装される半導体パッケージの電源ネット間容量が付加された等価回路モデルに基づいてパッケージモデルを生成するパッケージモデル生成部と、
前記チップモデルおよび前記パッケージモデルに対テスタグランド容量を付加する対テスタグランド容量付加部と、
前記チップモデル、前記パッケージモデルおよびテスタモデルとの接続関係に基づいてＣＤＭ解析ネットリストを生成するＣＤＭ解析ネットリスト生成部と、
前記ＣＤＭ解析ネットリストから生成される等価回路の過渡解析を行う過渡解析部と、
前記過渡解析において前記等価回路に設けられたノード間の最大電位差を出力する最大電位差出力部とを備え、
前記チップモデル生成部は、
前記半導体チップのコア部を抵抗網でモデル化するコア部モデル化部と、
前記半導体チップのＩＯ部の静電保護素子と前記抵抗網との接続状態に基づいて前記ＥＳＤ保護回路網モデルを生成するＩＯ部モデル化部と、
前記抵抗網に前記コア部の電源ネット間容量を付加し、前記ＥＳＤ保護回路網モデルに前記ＩＯ部の電源ネット間容量を付加する第１電源ネット間容量付加部とを備え、
前記パッケージモデル生成部は、
前記半導体パッケージの配線を抵抗とインダクタの接続関係でモデル化するＲＬモデル化部と、
前記抵抗とインダクタの接続関係で記述される電源ネット間に前記半導体パッケージの電源ネット間容量を付加する第２電源ネット間容量付加部とを備えることを特徴とするＥＳＤ解析装置。
〔請求項２〕
半導体チップの電源ネット間容量が付加されたＥＳＤ保護回路網モデルに基づいてチップモデルを生成するチップモデル生成部と、
前記チップモデルに対テスタグランド容量を付加する第１対テスタグランド容量付加部とを備えることを特徴とするＥＳＤ解析装置。
〔請求項３〕
前記チップモデル生成部は、
前記半導体チップのコア部を抵抗網でモデル化するコア部モデル化部と、
前記半導体チップのＩＯ部の静電保護素子と前記抵抗網との接続関係に基づいて前記ＥＳＤ保護回路網モデルを生成するＩＯ部モデル化部と、
前記抵抗網に前記コア部の電源ネット間容量を付加し、前記ＥＳＤ保護回路網モデルに前記ＩＯ部の電源ネット間容量を付加する第１電源ネット間容量付加部とを備えることを特徴とする請求項２に記載のＥＳＤ解析装置。
〔請求項４〕
前記コア部モデル化部は、前記コア部にグリッドを配置し、電源配線情報に基づいて単位グリッドごとに合成抵抗を求めることで前記抵抗網を生成することを特徴とする請求項３に記載のＥＳＤ解析装置。
〔請求項５〕
前記電源配線情報は、電源配線ピッチ、電源配線幅および電源配線方向を備えることを特徴とする請求項４に記載のＥＳＤ解析装置。
〔請求項６〕
前記コア部の電源ネット間容量は、前記コア部のウェル容量、デカップリング容量、電源配線容量および非スイッチングセル容量を備えることを特徴とする請求項３から５のいずれか１項に記載のＥＳＤ解析装置。
〔請求項７〕
前記ＩＯ部の静電保護素子と前記抵抗網との接続関係および電源ネット間容量はＩＯセルごとにライブラリ化されていることを特徴とする請求項３から６のいずれか１項に記載のＥＳＤ解析装置。
〔請求項８〕
前記半導体チップが実装される半導体パッケージの電源ネット間容量が付加された等価回路モデルに基づいてパッケージモデルを生成するパッケージモデル生成部と、
前記パッケージモデルに対テスタグランド容量を付加する第２対テスタグランド容量付加部とを備えることを特徴とする請求項２から７のいずれか１項に記載のＥＳＤ解析装置。
〔請求項９〕
前記パッケージモデル生成部は、
前記半導体パッケージの配線を抵抗とインダクタの接続関係でモデル化するＲＬモデル化部と、
前記抵抗と前記インダクタの接続関係で記述される電源ネット間に前記半導体パッケージの電源ネット間容量を付加する第２電源ネット間容量付加部とを備えることを特徴とする請求項８に記載のＥＳＤ解析装置。
〔請求項１０〕
前記ＲＬモデル化部は、前記半導体パッケージの信号配線と電源配線とに分けて前記半導体パッケージの配線をモデル化することを特徴とする請求項９に記載のＥＳＤ解析装置。
〔請求項１１〕
前記ＲＬモデル化部は、前記半導体パッケージのボンディングワイヤと基板配線とに分けて前記半導体パッケージの配線をモデル化することを特徴とする請求項１０に記載のＥＳＤ解析装置。
〔請求項１２〕
前記ＲＬモデル化部は、
信号パッドとボンディングフィンガとの間の距離に基づいて信号ワイヤ長を見積もった後、単位長さ当りの信号ワイヤのＲＬと前記信号ワイヤ長に基づいて前記信号ワイヤのＲＬを見積もり、
前記ボンディングフィンガと突出電極との間の距離に基づいて基板配線長を見積もった後、単位長さ当りの基板配線のＲＬと前記基板配線長に基づいて前記基板配線のＲＬを見積もり、
電源パッドと電源リングとの間の距離に基づいて電源ワイヤ長を見積もった後、単位長さ当りの電源ワイヤのＲＬと前記電源ワイヤ長に基づいて前記電源ワイヤのＲＬを見積もり、
電源プレーンの形状に基づいて前記電源プレーンのＲＬを見積もることを特徴とする請求項１１に記載のＥＳＤ解析装置。
〔請求項１３〕
前記第２電源ネット間容量付加部は、互いに異なる電源ネットの電源プレーン間の重なり面積とレイヤ間距離に基づいて前記半導体パッケージの電源ネット間容量を見積もることを特徴とする請求項９から１２のいずれか１項に記載のＥＳＤ解析装置。
〔請求項１４〕
前記第１対テスタグランド容量付加部は、前記半導体チップの面積および前記半導体チップとテスタグランドとの間の距離に基づいて並行平板近似を行うことで前記対テスタグランド容量を見積もることを特徴とする請求項８から１３のいずれか１項に記載のＥＳＤ解析装置。
〔請求項１５〕
前記第１対テスタグランド容量付加部は、前記半導体チップの面積、前記半導体チップとテスタグランドとの間の距離および各電源ネットの導体面積比に基づいて並行平板近似を行うことで前記対テスタグランド容量を見積もることを特徴とする請求項８から１３のいずれか１項に記載のＥＳＤ解析装置。
〔請求項１６〕
前記第１対テスタグランド容量付加部は、前記半導体チップの各電源ネットの電源配線がテスタグランドに投影された時の投影面積および前記電源配線とテスタグランドとの間の距離に基づいて並行平板近似を行うことで前記対テスタグランド容量を見積もることを特徴とする請求項８から１３のいずれか１項に記載のＥＳＤ解析装置。
〔請求項１７〕
前記第２対テスタグランド容量付加部は、前記半導体パッケージの面積から前記半導体チップの面積を引いた値および前記半導体パッケージとテスタグランドとの間の距離に基づいて並行平板近似を行うことで前記対テスタグランド容量を見積もることを特徴とする請求項８から１６のいずれか１項に記載のＥＳＤ解析装置。
〔請求項１８〕
前記第２対テスタグランド容量付加部は、前記半導体パッケージの面積から前記半導体チップの面積を引いた値、前記半導体パッケージとテスタグランドとの間の距離および各電源ネットの導体面積比に基づいて並行平板近似を行うことで前記対テスタグランド容量を見積もることを特徴とする請求項８から１６のいずれか１項に記載のＥＳＤ解析装置。
〔請求項１９〕
前記第２対テスタグランド容量付加部は、前記半導体パッケージの各電源ネットの電源配線がテスタグランドに投影された時の投影面積および前記電源配線とテスタグランドとの間の距離に基づいて並行平板近似を行うことで前記対テスタグランド容量を見積もることを特徴とする請求項８から１６のいずれか１項に記載のＥＳＤ解析装置。
〔請求項２０〕
前記チップモデル、前記パッケージモデルおよびテスタモデルとの接続関係に基づいてＣＤＭ解析ネットリストを生成するＣＤＭ解析ネットリスト生成部と、
前記ＣＤＭ解析ネットリストから生成される等価回路の過渡解析を行う過渡解析部と、
前記過渡解析において前記等価回路に設けられたノード間の最大電位差を出力する最大電位差出力部とを備えることを特徴とする請求項２から１９のいずれか１項に記載のＥＳＤ解析装置。
１１ チップモデル生成部、１１Ａ コア部モデル化部、１１Ｂ ＩＯ部モデル化部、１１Ｃ、１２Ｂ 電源ネット間容量付加部、１２ パッケージモデル生成部、１２Ａ ＲＬモデル化部、１３ 対テスタグランド容量付加部、１４ ＣＤＭ解析ネットリスト生成部、１５ 過渡解析部、１６ 最大電位差出力部、１７ チップモデル、１８ パッケージモデル、１９ テスタモデル、ＣＰＴ、ＣＧＴ 対テスタグランド容量

Claims (5)

  1. 半導体チップの電源ネット間容量が付加されたＥＳＤ保護回路網モデルに基づいてチップモデルを生成するチップモデル生成部と、
    前記半導体チップが実装される半導体パッケージの電源ネット間容量が付加された等価回路モデルに基づいてパッケージモデルを生成するパッケージモデル生成部と、
    前記チップモデルおよび前記パッケージモデルに対テスタグランド容量を付加する対テスタグランド容量付加部と、
    前記チップモデル、前記パッケージモデルおよびテスタモデルとの接続関係に基づいてＣＤＭ解析ネットリストを生成するＣＤＭ解析ネットリスト生成部と、
    前記ＣＤＭ解析ネットリストから生成される等価回路の過渡解析を行う過渡解析部と、
    前記過渡解析において前記等価回路に設けられたノード間の最大電位差を出力する最大電位差出力部とを備え、
    前記チップモデル生成部は、
    前記半導体チップのコア部を抵抗網でモデル化するコア部モデル化部と、
    前記半導体チップのＩＯ部の静電保護素子と前記抵抗網との接続状態に基づいて前記ＥＳＤ保護回路網モデルを生成するＩＯ部モデル化部と、
    前記抵抗網に前記コア部の電源ネット間容量を付加し、前記ＥＳＤ保護回路網モデルに前記ＩＯ部の電源ネット間容量を付加する第１電源ネット間容量付加部とを備え、
    前記パッケージモデル生成部は、
    前記半導体パッケージの配線を抵抗とインダクタの接続関係でモデル化するＲＬモデル化部と、
    前記抵抗とインダクタの接続関係で記述される電源ネット間に前記半導体パッケージの電源ネット間容量を付加する第２電源ネット間容量付加部とを備えることを特徴とするＥＳＤ解析装置。
  2. 半導体チップの電源ネット間容量が付加されたＥＳＤ保護回路網モデルに基づいてチップモデルを生成するチップモデル生成部と、
    前記半導体チップが実装される半導体パッケージの電源ネット間容量が付加された等価回路モデルに基づいてパッケージモデルを生成するパッケージモデル生成部と、
    前記チップモデルおよび前記パッケージモデルに対テスタグランド容量を付加する対テスタグランド容量付加部と、
    前記チップモデル、前記パッケージモデルおよびテスタモデルとの接続関係に基づいてＣＤＭ解析ネットリストを生成するＣＤＭ解析ネットリスト生成部と、
    前記ＣＤＭ解析ネットリストから生成される等価回路の過渡解析を行う過渡解析部とを備えることを特徴とするＥＳＤ解析装置。
  3. 前記チップモデル生成部は、
    前記半導体チップのコア部を抵抗網でモデル化するコア部モデル化部と、
    前記半導体チップのＩＯ部の静電保護素子と前記抵抗網との接続関係に基づいて前記ＥＳＤ保護回路網モデルを生成するＩＯ部モデル化部と、
    前記抵抗網に前記コア部の電源ネット間容量を付加し、前記ＥＳＤ保護回路網モデルに前記ＩＯ部の電源ネット間容量を付加する第１電源ネット間容量付加部とを備えることを特徴とする請求項２に記載のＥＳＤ解析装置。
  4. 前記コア部モデル化部は、前記コア部にグリッドを配置し、電源配線情報に基づいて単位グリッドごとに合成抵抗を求めることで前記抵抗網を生成することを特徴とする請求項３に記載のＥＳＤ解析装置。
  5. 前記過渡解析において前記等価回路に設けられたノード間の最大電位差を出力する最大電位差出力部を備えることを特徴とする請求項２から４のいずれか１項に記載のＥＳＤ解析装置。
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