JP4130414B2 - 半導体集積回路の静電放電の解析装置および解析プログラム - Google Patents
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Description
ピヌガン外(P. Ngan, el al),「オートマティック レイアウト ベースト ヴェリフィケイション オブ エレクトロスタティック ディスチャージ パス(Automatic Layout Based Verification of Electrostatic Discharge Paths)」, イーオーエス/イーエスディ シンポジウム プロシーディング(EOS/ESD Symposium Proceeding), (米国) 2001年
Rh=1/Σi(1/RMi) ・・・(2)
ここで、RsMiはレイヤーMiのシート抵抗であり、WMiはレイヤーMiの配線幅であり、PMiはレイヤーMiの配線ピッチである。
Rv=1/Σj(1/RMj) ・・・(4)
ここで、RsMjはレイヤーMjのシート抵抗であり、WMjはレイヤーMjの配線幅であり、PMjはレイヤーMjの配線ピッチである。
・・・(5)
たとえば、パッドPAD1とPAD2のパッド間電圧に関しては、図25に示すように、保護素子PDEV1、PDEV2、PDEV3のクランプ電圧V(PDEV1)、V(PDEV2)、V(PDEV3)を減少させる。そのためには、保護素子PDEV1、PDEV2、PDEV3のサイズを大きくする変更をする。同様に、パッドPAD1とPAD3のパッド間電圧に関しては、保護素子PDEV4、PDEV5、PDEV6のクランプ電圧V(PDEV4)、V(PDEV5)、V(PDEV6)を減少させる。そのためには、保護素子PDEV4、PDEV5、PDEV6のサイズを大きくする変更をする。パッドPAD1とPAD4のパッド間電圧は、保護素子PDEV8のクランプ電圧V(PDEV8)を減少させる。そのためには、保護素子PDEV8のサイズを大きくする変更をする。
2 内部電源グリッドモデル生成部
3 ESD保護回路網モデル生成部
4 解析部
5 最短経路探索部
6 解析結果判定部
7 保護素子変更部
8 内部電源グリッド情報記憶部
9 I/Oセルモデルライブラリ
10 保護素子情報記憶部
11 パッド間電圧記憶部
12 ESD保護回路網モデル記憶部
13 制限値記憶部
21 論理セル領域決定部
22 格子生成部
23 水平抵抗セル生成部
24 垂直抵抗セル生成部
25 水平合成抵抗計算部
26 垂直合成抵抗計算部
27 合成抵抗配置部
31 ESD解析用I/Oセルモデル生成部
32 ESD解析用I/Oセルライブラリ生成部
33 保護素子情報生成部
34 I/Oセル領域生成部
35 ESD解析用I/Oセルモデル配置部
36 保護素子変更部
37 接続部
41 I/Oセル配置情報
42 I/Oセルモデル
43 保護素子情報
44 内部電源グリッド情報
45 内部電源グリッドモデル
46 ESD保護回路モデル
47 レイアウト
51 半導体集積回路領域
52 論理セル領域
53 I/Oセル領域
54 抵抗網
55 単位格子
56 水平抵抗セル
57 垂直抵抗セル
58 I/Oセルモデル
59 ブロック領域
Claims (5)
- 半導体集積回路の論理セル領域に、電源配線の配線ピッチ、配線幅とシート抵抗に基づいて電源配線の等価回路である抵抗網を生成する抵抗網生成部と、
ESD解析用I/Oセルモデルライブラリに各I/Oセル毎に予め登録されたESD解析セルモデルを、I/Oセル配置情報にしたがってI/Oセル領域に配置し、前記I/Oセル領域に配置された前記ESD解析セルモデル中の保護素子とパッドを前記抵抗網に接続することにより、前記論理セル領域及び前記I/Oセル領域からなる前記半導体集積回路全体の静電放電保護回路網を生成する保護回路生成部と、
前記静電放電保護回路網のパッド間を静電放電に相当する電流が流れた際の前記パッド間の電圧を計算する解析部を有することを特徴とする半導体集積回路の静電放電の解析装置。 - 前記抵抗網は、電源電位に設定可能な前記電源配線の等価回路である電源抵抗網と、接地電位に設定可能な前記電源配線の等価回路である接地抵抗網を有することを特徴とする請求項1に記載の解析装置。
- 前記抵抗網生成部は、
前記論理セル領域を配置する論理セル領域決定部と、
前記論理セル領域内に水平方向が水平格子間隔であり垂直方向が垂直格子間隔である前記抵抗網の格子を生成する格子生成部と、
前記格子の単位格子を前記垂直方向に半格子移動した位置に配置され、前記水平方向の幅が前記水平格子間隔であり前記垂直方向の幅が前記垂直格子間隔である水平抵抗セルを生成する水平抵抗セル生成部と、
前記単位格子を前記水平方向に半格子移動した位置に配置され、前記水平方向の幅が前記水平格子間隔であり前記垂直方向の幅が前記垂直格子間隔である垂直抵抗セルを生成する垂直抵抗セル生成部と、
前記電源配線の属する配線レイヤーの配線方向が前記水平方向である前記配線レイヤーから、前記水平抵抗セルの水平合成抵抗を計算する水平合成抵抗計算部と、
前記配線方向が前記垂直方向である前記配線レイヤーから、前記垂直抵抗セルの垂直合成抵抗を計算する垂直合成抵抗計算部と、
前記水平合成抵抗を前記水平方向であり前記水平抵抗セルに重なる前記単位格子の辺に設定し、前記垂直合成抵抗を前記垂直方向であり前記垂直抵抗セルに重なる前記単位格子の辺に設定する合成抵抗配置部を有することを特徴とする請求項1又は請求項2に記載の解析装置。 - 前記保護回路生成部は、
前記I/Oセル配置情報に基づいて前記I/Oセル領域を生成するI/Oセル領域生成部と、
前記I/Oセル毎に、互いに接続されている電源リングの分布抵抗、保護素子とパッドを有し、前記抵抗網に対する前記分布抵抗、前記保護素子と前記パッドの接続関係を有する前記ESD解析セルモデルを読み出し可能な前記ESD解析用I/Oセルモデルライブラリに基づいて、前記I/Oセル領域に前記I/Oセルに対応する前記ESD解析用I/Oセルモデルを配置するセルモデル配置部と、
変更可能な前記保護素子のサイズやタイプが読み出し可能な保護素子情報に基づいて、配置された前記ESD解析用I/Oセルに前記サイズや前記タイプの前記保護素子を配置する保護素子変更部と、
前記ESD解析用I/Oセルライブラリに基づいて、前記ESD解析用I/Oセルモデルと、前記抵抗網を接続する接続部を有することを特徴とする請求項1乃至3のいずれか1つに記載の解析装置。 - 半導体集積回路の論理セル領域内に水平方向が水平格子間隔であり垂直方向が垂直格子間隔である抵抗網の格子を生成する手順と、
前記格子の単位格子を前記垂直方向に半格子移動した位置に配置され、前記水平方向の幅が前記水平格子間隔であり前記垂直方向の幅が前記垂直格子間隔である水平抵抗セルを生成する手順と、
前記単位格子を前記水平方向に半格子移動した位置に配置され、前記水平方向の幅が前記水平格子間隔であり前記垂直方向の幅が前記垂直格子間隔である垂直抵抗セルを生成する手順と、
前記電源配線の属する配線レイヤーの配線方向が前記水平方向である前記配線レイヤーから、前記水平抵抗セルの水平合成抵抗を計算する手順と、
前記配線方向が前記垂直方向である前記配線レイヤーから、前記垂直抵抗セルの垂直合成抵抗を計算する手順と、
前記水平合成抵抗を前記水平方向であり前記水平抵抗セルに重なる前記単位格子の辺に設定し、前記垂直合成抵抗を前記垂直方向であり前記垂直抵抗セルに重なる前記単位格子の辺に設定する手順と、
ESD解析用I/Oセルモデルライブラリに各I/Oセル毎に予め登録されたESD解析セルモデルを、I/Oセル配置情報にしたがってI/Oセル領域に配置し、前記I/Oセル領域に配置された前記ESD解析セルモデル中の保護素子とパッドを前記抵抗網に接続することにより、前記論理セル領域及び前記I/Oセル領域からなる前記半導体集積回路全体の静電放電保護回路網を生成する手順と、
前記静電放電保護回路網のパッド間を静電放電に相当する電流が流れた際の前記パッド間の電圧を計算する手順をコンピュータに実行させるための半導体集積回路の静電放電の解析プログラム。
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