JP2015141650A - 検証方法、検証装置及びプログラム - Google Patents
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Abstract
【課題】半導体装置の一部の回路部の設計情報がなくても電圧ドロップを検証できるようにする。【解決手段】検証装置１が、半導体装置１０の回路部１１の設計情報に基づき、回路部１１の電源網を表す電源網等価回路１１ａを作成し、半導体装置１０の回路部１２の消費電流及びシート抵抗に基づき、回路部１２の電源網を表す簡易電源網等価回路１２ａを作成し、電源網等価回路１１ａと簡易電源網等価回路１２ａとを結合して電源網等価回路１３を作成し、電源網等価回路１３に対して回路シミュレーションを行い、回路部１１における電源電圧の降下を解析する。【選択図】図１
Description
本発明は、検証方法、検証装置及びプログラムに関する。
微細化、高集積化が進む半導体装置では、内部で生じる電源電圧の降下（電圧ドロップとも呼ばれる）により、半導体装置の動作に様々な弊害を与える可能性がある。例えば、電源配線の抵抗により電源電圧が小さくなると、その電源電圧で駆動されている素子に影響を与え、素子の出力信号波形に乱れが生じ、電源電圧の降下の度合いによっては、誤動作や動作速度の低下などを引き起こす可能性がある。
そのため、半導体装置の設計の際には電圧ドロップの検証が行われ、問題が見つかった場合には、例えば、設計変更が行われる。
しかし、従来の電圧ドロップの検証手法では、解析ツールの入力情報となる半導体装置の設計情報（ネットリストなど）がそろっていることが前提であった。そのため、設計途中のために設計情報がない回路部があるときや、設計完了後でも設計情報そのものが入手できない回路部があるときなどには、電圧ドロップの検証を行うことができなかった。例えば、ＣＯＣ（Chip On Chip）型の半導体装置のように、複数の半導体チップによる積層構造を含む半導体装置に対しても、設計情報が入手できない半導体チップを含む場合には、電圧ドロップの検証を行うことができなかった。
発明の一観点によれば、検証装置が、半導体装置の第１の回路部の設計情報に基づき、前記第１の回路部の電源網を表す第１の等価回路を作成し、前記半導体装置の第２の回路部の消費電流及びシート抵抗に基づき、前記第２の回路部の電源網を表す第２の等価回路を作成し、前記第１の等価回路と前記第２の等価回路とを結合して第３の等価回路を作成し、前記第３の等価回路に対して回路シミュレーションを行い、前記第１の回路部における電源電圧の降下を解析する、検証方法が提供される。
開示の検証方法、検証装置及びプログラムによれば、半導体装置の一部の回路部の設計情報がなくても電圧ドロップを検証できる。
以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の検証方法及び検証装置の一例を示す図である。
（第１の実施の形態）
図１は、第１の実施の形態の検証方法及び検証装置の一例を示す図である。
まず、検証装置の一例について説明する。
検証装置１は、プロセッサ２と、記憶部３を有する。
プロセッサ２は、記憶部３に記憶されているデータ及びプログラムに基づき、後述の検証処理を行う。
検証装置１は、プロセッサ２と、記憶部３を有する。
プロセッサ２は、記憶部３に記憶されているデータ及びプログラムに基づき、後述の検証処理を行う。
記憶部３は、検証を行う際に用いるデータなどを記憶する。例えば、記憶部３は、設計情報Ｄ１、入力情報Ｄ２、プロセッサ２が実行するプログラムなどを格納する。
続いて、検証対象となる半導体装置の一例について説明する。
続いて、検証対象となる半導体装置の一例について説明する。
半導体装置１０は、回路部１１、１２を有する。本実施の形態では、回路部１１、１２は、半導体装置１０に実装される、回路または半導体チップであるものとする。
また、本実施の形態では、回路部１１は、電圧ドロップの検証対象の回路部であって設計情報が得られているものであり、回路部１２は、設計情報が得られていないものであるとして説明する。設計情報は、例えば、設計が未完了であるなどの理由により得られない場合がある。
また、本実施の形態では、回路部１１は、電圧ドロップの検証対象の回路部であって設計情報が得られているものであり、回路部１２は、設計情報が得られていないものであるとして説明する。設計情報は、例えば、設計が未完了であるなどの理由により得られない場合がある。
本実施の形態の検証方法は、回路部１２のように、設計情報がない回路部があっても電圧ドロップの検証を可能とするものである。
次に、検証を行う際に用いられる設計情報、入力情報の一例について説明する。
次に、検証を行う際に用いられる設計情報、入力情報の一例について説明する。
設計情報Ｄ１は、回路部１１の設計情報である。設計情報Ｄ１には、例えば、回路部１１内の回路素子及び配線情報を含むネットリスト、回路部１１のレイアウトデータなどが含まれる。
入力情報Ｄ２は、回路部１２の消費電流及びシート抵抗を含む情報である。入力情報Ｄ２は、ネットリストやレイアウトデータなどの設計情報がなくても、例えば、回路部１２の設計ルールやスペック値などから得ることができる。また、回路部１２と同様の性能を持つ回路の測定で得られる消費電流やシート抵抗を用いてもよい。
このような、設計情報Ｄ１及び入力情報Ｄ２は、例えば、検証を行う際または前に、図示しないインタフェースなどを介して、記憶部３に格納される。
以下、検証方法の一例をステップごとに説明する。
以下、検証方法の一例をステップごとに説明する。
プロセッサ２は、設計情報Ｄ１を記憶部３から読み出し、設計情報Ｄ１に基づき、回路部１１の電源網を表す電源網等価回路１１ａを作成する（ステップＳ１）。
一方、プロセッサ２は、記憶部３に格納された入力情報Ｄ２を読み出し、入力情報Ｄ２から回路部１２の消費電流及びシート抵抗を取得する（ステップＳ２）。
一方、プロセッサ２は、記憶部３に格納された入力情報Ｄ２を読み出し、入力情報Ｄ２から回路部１２の消費電流及びシート抵抗を取得する（ステップＳ２）。
その後、プロセッサ２は、消費電流及びシート抵抗に基づき、回路部１２の電源網を表す簡易電源網等価回路１２ａを作成する（ステップＳ３）。例えば、まず、プロセッサ２は、ＶＤＤ、ＶＳＳの各電源網をシート抵抗に基づいて作成する。その後、プロセッサ２は、ＶＤＤ、ＶＳＳの各電源網を、両者の間に消費電流に基づいた定電流源を介して接続し、簡易電源網等価回路１２ａを作成する。
ステップＳ１、Ｓ３の処理の後、プロセッサ２は、回路部１１の電源網等価回路１１ａと回路部１２の簡易電源網等価回路１２ａとを結合して電源網等価回路１３を作成する（ステップＳ４）。電源網等価回路１３は、例えば、電源網等価回路１１ａと簡易電源網等価回路１２ａを、両者を接続するバンプなどの位置に基づいて結合することにより作成される。
その後、プロセッサ２は、作成した電源網等価回路１３に対して回路シミュレーションを行い、回路部１１における電圧ドロップを解析する（ステップＳ５）。回路シミュレーションは、例えば、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）を用いて実行される。プロセッサ２は、回路シミュレーション結果に基づき、例えば、電圧ドロップの情報を含む電圧分布図（図１２参照）などを作成し、表示装置（表示せず）に表示させる。これにより、ユーザーは、回路部１１のどの個所で電圧ドロップが生じているかを把握することができる。
なお、電源網等価回路１１ａを作成するステップＳ１の処理と、簡易電源網等価回路１２ａを作成するステップＳ２及びステップＳ３の処理は、どちらを先に実行してもよい。
以上のように、ある回路部の電源網の等価回路を消費電流とシート抵抗から簡易的に作成し、設計情報のある他の回路部の電源網の等価回路と結合して回路シミュレーションすることで、半導体装置の一部の回路部の設計情報がなくても電圧ドロップを検証できる。
以上のように、ある回路部の電源網の等価回路を消費電流とシート抵抗から簡易的に作成し、設計情報のある他の回路部の電源網の等価回路と結合して回路シミュレーションすることで、半導体装置の一部の回路部の設計情報がなくても電圧ドロップを検証できる。
仮に設計情報がない回路部を考慮せずに、設計情報がある回路部の電源網の等価回路だけでシミュレーションできたとしても、一部の消費電流が未考慮となるため、精度のよい電源ドロップの解析結果が得られない。これに対して、本実施の形態の検証方法によれば、消費電流とシート抵抗に基づいて簡易的な等価回路を作成して用いることで、簡単な処理で、設計情報がない回路部を未考慮とする場合よりも、精度のよい解析結果が得られる。
（第２の実施の形態）
まず、検証装置の一例について説明する。
図２は、第２の実施の形態に用いる検証装置のハードウェア例を示す図である。
まず、検証装置の一例について説明する。
図２は、第２の実施の形態に用いる検証装置のハードウェア例を示す図である。
検証装置は、例えば、コンピュータ２０であり、プロセッサ２１によって装置全体が制御されている。プロセッサ２１には、バス２９を介してＲＡＭ（Random Access Memory）２２と複数の周辺機器が接続されている。プロセッサ２１は、マルチプロセッサであってもよい。プロセッサ２１は、例えばＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、またはＰＬＤ（Programmable Logic Device）である。またプロセッサ２１は、ＣＰＵ、ＭＰＵ、ＤＳＰ、ＡＳＩＣ、ＰＬＤのうちの２以上の要素の組み合わせであってもよい。
ＲＡＭ２２は、コンピュータ２０の主記憶装置として使用される。ＲＡＭ２２には、プロセッサ２１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ２２には、プロセッサ２１による処理に必要な各種データが格納される。
バス２９に接続されている周辺機器としては、ＨＤＤ（Hard Disk Drive）２３、グラフィック処理装置２４、入力インタフェース２５、光学ドライブ装置２６、機器接続インタフェース２７及びネットワークインタフェース２８がある。
ＨＤＤ２３は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。ＨＤＤ２３は、コンピュータ２０の補助記憶装置として使用される。ＨＤＤ２３には、ＯＳのプログラム、アプリケーションプログラム、及び各種データが格納される。なお、補助記憶装置としては、フラッシュメモリなどの半導体記憶装置を使用することもできる。
グラフィック処理装置２４には、モニタ２４ａが接続されている。グラフィック処理装置２４は、プロセッサ２１からの命令にしたがって、画像をモニタ２４ａの画面に表示させる。モニタ２４ａとしては、ＣＲＴ（Cathode Ray Tube）を用いた表示装置や液晶表示装置などがある。
入力インタフェース２５には、キーボード２５ａとマウス２５ｂとが接続されている。入力インタフェース２５は、キーボード２５ａやマウス２５ｂから送られてくる信号をプロセッサ２１に送信する。なお、マウス２５ｂは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボールなどがある。
光学ドライブ装置２６は、レーザ光などを利用して、光ディスク２６ａに記録されたデータの読み取りを行う。光ディスク２６ａは、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク２６ａには、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）などがある。
機器接続インタフェース２７は、コンピュータ２０に周辺機器を接続するための通信インタフェースである。例えば機器接続インタフェース２７には、メモリ装置２７ａやメモリリーダライタ２７ｂを接続することができる。メモリ装置２７ａは、機器接続インタフェース２７との通信機能を搭載した記録媒体である。メモリリーダライタ２７ｂは、メモリカード２７ｃへのデータの書き込み、またはメモリカード２７ｃからのデータの読み出しを行う装置である。メモリカード２７ｃは、カード型の記録媒体である。
ネットワークインタフェース２８は、ネットワーク２８ａに接続されている。ネットワークインタフェース２８は、ネットワーク２８ａを介して、他のコンピュータまたは通信機器との間でデータの送受信を行う。
以上のようなハードウェア構成によって、第２の実施の形態の処理機能を実現することができる。なお、図１に示した第１の実施の形態の検証装置１も、図２に示したコンピュータ２０と同様のハードウェアにより実現することができる。
コンピュータ２０は、例えばコンピュータ読み取り可能な記録媒体に記録されたプログラムを実行することにより、第２の実施の形態の処理機能を実現する。コンピュータ２０に実行させる処理内容を記述したプログラムは、様々な記録媒体に記録しておくことができる。例えば、コンピュータ２０に実行させるプログラムをＨＤＤ２３に格納しておくことができる。プロセッサ２１は、ＨＤＤ２３内のプログラムの少なくとも一部をＲＡＭ２２にロードし、プログラムを実行する。またコンピュータ２０に実行させるプログラムを、光ディスク２６ａ、メモリ装置２７ａ、メモリカード２７ｃなどの可搬型記録媒体に記録しておくこともできる。可搬型記録媒体に格納されたプログラムは、例えばプロセッサ２１からの制御により、ＨＤＤ２３にインストールされた後、実行可能となる。またプロセッサ２１が、可搬型記録媒体から直接プログラムを読み出して実行することもできる。
続いて、検証対象の半導体装置の一例について図３を用いて説明する。
図３は、検証対象の半導体装置の一例の断面図である。
図３に示す半導体装置３０は、実装基板３１、半導体チップ３２、半導体チップ３３を有する。
図３は、検証対象の半導体装置の一例の断面図である。
図３に示す半導体装置３０は、実装基板３１、半導体チップ３２、半導体チップ３３を有する。
実装基板３１は、例えば、パッケージ基板などであり、半導体チップ３２は、実装基板３１上に搭載されている。
半導体チップ３２は、ワイヤ３４によって、実装基板３１と電気的に接続（ワイヤボンディング）されている。
半導体チップ３２は、ワイヤ３４によって、実装基板３１と電気的に接続（ワイヤボンディング）されている。
半導体チップ３３は、バンプ３５によって、半導体チップ３２と電気的に接続されている。
バンプ３５には、半導体チップ３２から半導体チップ３３への電源供給に用いる電源バンプや、信号の入出力に用いる信号バンプなどが含まれる。
バンプ３５には、半導体チップ３２から半導体チップ３３への電源供給に用いる電源バンプや、信号の入出力に用いる信号バンプなどが含まれる。
本実施の形態では、半導体チップ３２は、電圧ドロップの検証対象の回路部であり、設計情報が得られているものであり、半導体チップ３３は、設計情報が得られていないものであるとして説明する。設計情報は、例えば、設計が未完了、または設計元から提供されない、などの理由により得られない場合がある。
次に、検証を行う際に用いられる設計情報、入力情報の一例について説明する。
設計情報は、半導体チップ３２の設計情報である。設計情報には、例えば、半導体チップ３２内の回路素子及び配線情報を含むネットリスト、半導体チップ３２のレイアウトデータなどが含まれる。
設計情報は、半導体チップ３２の設計情報である。設計情報には、例えば、半導体チップ３２内の回路素子及び配線情報を含むネットリスト、半導体チップ３２のレイアウトデータなどが含まれる。
入力情報は、半導体チップ３３の消費電流及びシート抵抗を含む情報である。後述のように、シート抵抗には２種類ある。また、消費電流は、アクティブ、スタンバイなどのモードに応じた半導体チップ３３の消費電流であってもよい。入力情報は、ネットリストやレイアウトデータなどの設計情報がなくても、例えば、半導体チップ３３の設計ルールやスペック値などから得ることができる。また、半導体チップ３３と同様の性能を持つ半導体チップの測定で得られる消費電流やシート抵抗を用いてもよい。
このような、設計情報及び入力情報は、例えば、検証を行う際または前に、キーボード２５ａもしくはマウス２５ｂの操作によって、入力インタフェース２５を介してコンピュータ２０に入力され、ＨＤＤ２３に格納される。
上記のような半導体装置３０に対する検証方法の一例について、以下、図４を用いて説明する。
図４は、第２の実施の形態に係る検証方法の一例を説明するフローチャートである。
図４は、第２の実施の形態に係る検証方法の一例を説明するフローチャートである。
まず、プロセッサ２１は、例えば、ＨＤＤ２３に格納された設計情報を読み出し、設計情報から、半導体チップ３２と半導体チップ３３の接続情報を抽出する（ステップＳ１１）。
抽出される接続情報は、例えば、半導体チップ３２から半導体チップ３３への電源供給に用いる電源バンプの接続位置（バンプ３５の位置）、電源バンプに接続される電源の種類（ＶＤＤ、ＶＳＳなど）である。これらの情報は、例えば、ＬＥＦ（Library Exchange Format）の半導体チップ３２のレイアウトデータから、電源バンプがスタックされる半導体チップ３２の電源バンプセルの配置位置、電源バンプセルに接続される電源の種類を抽出することで得られる。
次に、プロセッサ２１は、設計情報を、例えば、ＨＤＤ２３から読み出し、半導体チップ３２の電源網等価回路３２ａを作成する（ステップＳ１２）。プロセッサ２１は、例えば、電源網等価回路３２ａを、回路図エディタ、論理合成ツールなどの設計ツールにより、半導体チップ３２内の回路素子及び配線の接続情報を含むネットリストとして作成することができる。
一方、プロセッサ２１は、例えば、ＨＤＤ２３に格納された入力情報を読み出し、入力情報から半導体チップ３３の消費電流及びシート抵抗を取得する（ステップＳ１３）。
なお、プロセッサ２１は、例えば、ＨＤＤ２３に格納された入力情報から、検証を行いたい半導体装置３０のモード（アクティブ、スタンバイなど）に応じた半導体チップ３２の消費電流を取得してもよい。
なお、プロセッサ２１は、例えば、ＨＤＤ２３に格納された入力情報から、検証を行いたい半導体装置３０のモード（アクティブ、スタンバイなど）に応じた半導体チップ３２の消費電流を取得してもよい。
また、プロセッサ２１は、入力情報から２種類のシート抵抗を取得する。
以下、シート抵抗が２種類ある理由を説明する。
後述のように、プロセッサ２１は、簡易電源網等価回路３３ａの作成の際、まず、簡易電源網等価回路３３ａを構成するＶＤＤ、ＶＳＳの各電源網を作成する。ＶＤＤ、ＶＳＳの各電源網は、半導体チップ３３の平面内に、半導体チップ３３の平面上の異なる２方向に抵抗を配置することにより作成される。このとき、配置される抵抗の抵抗値は、入力情報に含まれるシート抵抗に基づいて設定される。そのため、半導体チップ３３の平面上の異なる２方向に配置される抵抗の持つ抵抗値は、それぞれの方向に対応したシート抵抗に基づいて設定されることになる。したがって、ＶＤＤ、ＶＳＳの各電源網を作成するために、半導体チップ３３の平面上の異なる２方向に対応した２つのシート抵抗が用いられる。
以下、シート抵抗が２種類ある理由を説明する。
後述のように、プロセッサ２１は、簡易電源網等価回路３３ａの作成の際、まず、簡易電源網等価回路３３ａを構成するＶＤＤ、ＶＳＳの各電源網を作成する。ＶＤＤ、ＶＳＳの各電源網は、半導体チップ３３の平面内に、半導体チップ３３の平面上の異なる２方向に抵抗を配置することにより作成される。このとき、配置される抵抗の抵抗値は、入力情報に含まれるシート抵抗に基づいて設定される。そのため、半導体チップ３３の平面上の異なる２方向に配置される抵抗の持つ抵抗値は、それぞれの方向に対応したシート抵抗に基づいて設定されることになる。したがって、ＶＤＤ、ＶＳＳの各電源網を作成するために、半導体チップ３３の平面上の異なる２方向に対応した２つのシート抵抗が用いられる。
なお、上記半導体チップ３３の平面上の異なる２方向は、簡易電源網等価回路３３ａなどを作成する際に、一意的に決まればよい。
半導体チップ３３の平面上の異なる２方向は、例えば、以下のように設定される。
半導体チップ３３の平面上の異なる２方向は、例えば、以下のように設定される。
図５は、検証対象となる半導体装置の一例の平面図である。
図５に示す半導体装置３０は、図３に示す半導体装置３０と同じものであり、図３に示した要素と同じものについては、同一符号を付している。なお、図５において、ワイヤ３４は、図示を省略している。
図５に示す半導体装置３０は、図３に示す半導体装置３０と同じものであり、図３に示した要素と同じものについては、同一符号を付している。なお、図５において、ワイヤ３４は、図示を省略している。
辺３３１，３３２は、それぞれ、平面上における半導体チップ３３の異なる方向の辺である。以下の説明（図６〜図１１など）では、平面上において、辺３３１に平行な方向を横方向、辺３３２に平行な方向を縦方向とする。
なお、上記のように、横方向及び縦方向は、半導体チップ３３の平面上において、一意的に決まればよいので、各方向の決め方は、上記に限定されない。
以下の説明では、図５に示す半導体チップ３３の横方向に対応したシート抵抗（以下、横方向シート抵抗という。）と、半導体チップ３３の縦方向に対応したシート抵抗（以下、縦方向シート抵抗という。）の２種類を用いるものとする。
以下の説明では、図５に示す半導体チップ３３の横方向に対応したシート抵抗（以下、横方向シート抵抗という。）と、半導体チップ３３の縦方向に対応したシート抵抗（以下、縦方向シート抵抗という。）の２種類を用いるものとする。
なお、シート抵抗は、電源の種類（ＶＤＤ、ＶＳＳなど）ごとに異なる値を用いてもよい。
その後、プロセッサ２１は、ステップＳ１３の処理で得られた消費電流及びシート抵抗（横方向シート抵抗、縦方向シート抵抗）に基づき、半導体チップ３３の簡易電源網等価回路３３ａを作成する（ステップＳ１４）。
その後、プロセッサ２１は、ステップＳ１３の処理で得られた消費電流及びシート抵抗（横方向シート抵抗、縦方向シート抵抗）に基づき、半導体チップ３３の簡易電源網等価回路３３ａを作成する（ステップＳ１４）。
以下、簡易電源網等価回路３３ａの作成方法の一例について説明する。
まず、プロセッサ２１は、ＶＤＤ、ＶＳＳの各電源網をそれぞれ作成する。
以下、ＶＤＤの電源網の作成方法の一例について図６〜図８を用いて説明する。
まず、プロセッサ２１は、ＶＤＤ、ＶＳＳの各電源網をそれぞれ作成する。
以下、ＶＤＤの電源網の作成方法の一例について図６〜図８を用いて説明する。
図６〜図８は、ＶＤＤの電源網の作成方法の一例を示す図である。
まず、プロセッサ２１は、ＶＤＤの電源網の横方向と縦方向のサイズを決める。例えば、半導体チップ３３の全体サイズ情報が得られる場合は、半導体チップ３３の全体サイズ情報に基づいて、ＶＤＤの電源網の横方向と縦方向のサイズを決めることができる。また、半導体チップ３３の全体サイズ情報が得られない場合は、例えば、ステップＳ１１の処理で抽出された接続情報に示されている電源バンプの接続位置全体を覆うようにして、ＶＤＤの電源網の横方向と縦方向のサイズを決めることができる。
まず、プロセッサ２１は、ＶＤＤの電源網の横方向と縦方向のサイズを決める。例えば、半導体チップ３３の全体サイズ情報が得られる場合は、半導体チップ３３の全体サイズ情報に基づいて、ＶＤＤの電源網の横方向と縦方向のサイズを決めることができる。また、半導体チップ３３の全体サイズ情報が得られない場合は、例えば、ステップＳ１１の処理で抽出された接続情報に示されている電源バンプの接続位置全体を覆うようにして、ＶＤＤの電源網の横方向と縦方向のサイズを決めることができる。
例えば、プロセッサ２１は、図６に示すように、横方向のサイズはＬ１、縦方向のサイズをＬ２と決めて、ＶＤＤ電源網作成領域３６を作成する。
次に、プロセッサ２１は、図７に示すように、所定の格子間隔ｄ１、ｄ２に基づき、格子状にＶＤＤ電源網作成領域３６を分割して、分割ＶＤＤ電源網作成領域３７を作成する。格子間隔ｄ１、ｄ２は、例えば、検証を行う際のシミュレーション時間などを考慮して設定される。例えば、格子間隔ｄ１、ｄ２は、シミュレーション時間を考慮して、全体の格子数が５０×５０程度になるように設定されたり、１００μｍ程度になるように設定されたりする。なお、格子間隔ｄ１、ｄ２は、電源網の種類（ＶＤＤ、ＶＳＳなど）ごとに異なっていてもよい。
次に、プロセッサ２１は、図７に示すように、所定の格子間隔ｄ１、ｄ２に基づき、格子状にＶＤＤ電源網作成領域３６を分割して、分割ＶＤＤ電源網作成領域３７を作成する。格子間隔ｄ１、ｄ２は、例えば、検証を行う際のシミュレーション時間などを考慮して設定される。例えば、格子間隔ｄ１、ｄ２は、シミュレーション時間を考慮して、全体の格子数が５０×５０程度になるように設定されたり、１００μｍ程度になるように設定されたりする。なお、格子間隔ｄ１、ｄ２は、電源網の種類（ＶＤＤ、ＶＳＳなど）ごとに異なっていてもよい。
その後、プロセッサ２１は、分割ＶＤＤ電源網作成領域３７の格子の各辺に抵抗を配置して、ＶＤＤの電源網を作成する。このとき、プロセッサ２１は、横方向に平行な格子の各辺には、横方向シート抵抗に基づき設定される抵抗値を持つ抵抗を、縦方向に平行な格子の各辺には、縦方向シート抵抗に基づいて設定される抵抗値を持つ抵抗を配置する。配置される抵抗の抵抗値は、例えば、横方向シート抵抗×ｄ１／ｄ２（横方向に平行な格子の各辺に配置される抵抗）、縦方向シート抵抗×ｄ２／ｄ１（縦方向に平行な格子の各辺に配置される抵抗）として設定される。
図８に示すＶＤＤ電源網ＮＤＤ１は、プロセッサ２１により作成されるＶＤＤ電源網の例である。
ＶＤＤ電源網ＮＤＤ１は、プロセッサ２１により格子の各辺に配置された抵抗Ｒｄ１、Ｒｄ２、Ｒｄ３、Ｒｄ４、Ｒｄ５、Ｒｄ６・・・、Ｒｄｎ−１、Ｒｄｎを有している。格子の横方向の各辺には、横方向シート抵抗に基づき設定される抵抗値を持つ抵抗が、格子の縦方向の各辺には、縦方向シート抵抗に基づいて設定される抵抗値を持つ抵抗が配置されている。例えば、図８に示す波線３８で囲まれた領域には、横方向シート抵抗に基づいて設定される抵抗値を持つ抵抗が、波線３９で囲まれた領域には、縦方向シート抵抗に基づいて設定される抵抗値を持つ抵抗が配置されている。
ＶＤＤ電源網ＮＤＤ１は、プロセッサ２１により格子の各辺に配置された抵抗Ｒｄ１、Ｒｄ２、Ｒｄ３、Ｒｄ４、Ｒｄ５、Ｒｄ６・・・、Ｒｄｎ−１、Ｒｄｎを有している。格子の横方向の各辺には、横方向シート抵抗に基づき設定される抵抗値を持つ抵抗が、格子の縦方向の各辺には、縦方向シート抵抗に基づいて設定される抵抗値を持つ抵抗が配置されている。例えば、図８に示す波線３８で囲まれた領域には、横方向シート抵抗に基づいて設定される抵抗値を持つ抵抗が、波線３９で囲まれた領域には、縦方向シート抵抗に基づいて設定される抵抗値を持つ抵抗が配置されている。
以上のようにして、プロセッサ２１は、ＶＤＤの電源網を作成する。
また、上記と同様にして、プロセッサ２１は、ＶＳＳの電源網も作成する。
次に、プロセッサ２１は、ＶＤＤ、ＶＳＳの各電源網を、定電流源を介して接続し、簡易電源網等価回路３３ａを作成する。このとき、接続に用いる定電流源の電流値は、ステップＳ１３の処理で取得された半導体チップ３２の消費電流に基づいて設定される。
また、上記と同様にして、プロセッサ２１は、ＶＳＳの電源網も作成する。
次に、プロセッサ２１は、ＶＤＤ、ＶＳＳの各電源網を、定電流源を介して接続し、簡易電源網等価回路３３ａを作成する。このとき、接続に用いる定電流源の電流値は、ステップＳ１３の処理で取得された半導体チップ３２の消費電流に基づいて設定される。
以下、ＶＤＤ、ＶＳＳの各電源網の接続方法の一例について図９及び図１０を用いて説明する。
まず、プロセッサ２１は、前述してきた各方向（横方向及び縦方向）を基準とした座標系において、同座標となるＶＤＤ、ＶＳＳの各電源網の格子点を取得する。
まず、プロセッサ２１は、前述してきた各方向（横方向及び縦方向）を基準とした座標系において、同座標となるＶＤＤ、ＶＳＳの各電源網の格子点を取得する。
以下、同座標となるＶＤＤ、ＶＳＳの各電源網の格子点の一例を示す。
図９は、ＶＤＤ、ＶＳＳの各電源網の格子点の一例を示す図である。
図９に示すＶＤＤ電源網ＮＤＤ１、ＶＳＳ電源網ＮＳＳ１は、上記の手法によりプロセッサ２１によって作成されたＶＤＤの電源網とＶＳＳの電源網である。
図９は、ＶＤＤ、ＶＳＳの各電源網の格子点の一例を示す図である。
図９に示すＶＤＤ電源網ＮＤＤ１、ＶＳＳ電源網ＮＳＳ１は、上記の手法によりプロセッサ２１によって作成されたＶＤＤの電源網とＶＳＳの電源網である。
また、格子点Ｃｄ１、Ｃｄ２、Ｃｄ３、Ｃｄ４、Ｃｄ５、Ｃｄ６、・・・、Ｃｄｍ−２、Ｃｄｍ−１、Ｃｄｍは、ＶＤＤの電源網の格子の頂点である。また、格子点Ｃｓ１、Ｃｓ２、Ｃｓ３、Ｃｄ４、Ｃｄ５、Ｃｄ６、・・・、Ｃｓｍ−２、Ｃｓｍ−１、Ｃｓｍは、ＶＳＳの電源網の格子の頂点である。
例えば、図９に示す格子点Ｃｄ１と格子点Ｃｓ１、格子点Ｃｄ２と格子点Ｃｓ２、・・・、格子点Ｃｄｍと格子点Ｃｓｍが、横方向及び縦方向の座標系において、同座標となる格子点である。そのため、この場合、プロセッサ２１は、ＶＤＤ、ＶＳＳの各電源網の格子点において、格子点Ｃｄ１と格子点Ｃｓ１〜格子点Ｃｄｍと格子点Ｃｓｍを同座標となる格子点として取得する。
なお、例えば、ＶＤＤ、ＶＳＳの各電源網の格子点の間隔が異なることにより、横方向及び縦方向を基準とする座標系において、同座標となる格子点が存在しない場合は、近い座標を持つＶＤＤ、ＶＳＳの各電源網の格子点が取得される。
次に、プロセッサ２１は、ＶＤＤ、ＶＳＳの各電源網を、上記で取得した同座標または近い座標となる格子点に、定電流源を介して接続し、簡易電源網等価回路３３ａを作成する。
図１０は、作成される簡易電源網等価回路の一例を示す模式図である。
図１０に示す格子点Ｃｄ１と格子点Ｃｓ１、格子点Ｃｄ２と格子点Ｃｓ２、・・・、格子点Ｃｄｍと格子点Ｃｓｍは、横方向及び縦方向を基準とした座標系において、同座標の格子点である。そのため、プロセッサ２１により、定電流源Ｉ１、Ｉ２、・・・、Ｉｍ−２、Ｉｍ−１、Ｉｍを介して接続されている。
図１０に示す格子点Ｃｄ１と格子点Ｃｓ１、格子点Ｃｄ２と格子点Ｃｓ２、・・・、格子点Ｃｄｍと格子点Ｃｓｍは、横方向及び縦方向を基準とした座標系において、同座標の格子点である。そのため、プロセッサ２１により、定電流源Ｉ１、Ｉ２、・・・、Ｉｍ−２、Ｉｍ−１、Ｉｍを介して接続されている。
なお、定電流源Ｉ１〜Ｉｍの各電流値は、ステップＳ１３の処理で取得される半導体チップ３２の消費電流に基づいて設定される。例えば、定電流源の電流値は、消費電流を定電流源の総数（図７の例では、ｍ）で割るなどして求められる。
以上のようにして、簡易電源網等価回路３３ａが作成される。
続いて、プロセッサ２１は、ステップＳ１１の処理で抽出した接続情報に基づき、半導体チップ３２の電源網等価回路３２ａと半導体チップ３３の簡易電源網等価回路３３ａとを結合して電源網等価回路３０ａを作成する（ステップＳ１５）。例えば、ステップＳ１１の処理で抽出される接続情報に、電源バンプの接続先となる半導体チップ３２の電源バンプセルの配置位置、電源バンプセルに接続される電源の種類（ＶＤＤ、ＶＳＳ）が含まれているとする。この場合、電源バンプセルに接続される電源の種類がＶＤＤであれば、電源バンプセルの配置位置に一番近い簡易電源網等価回路３３ａのＶＤＤの電源網の格子点と、電源網等価回路３２ａのＶＤＤ電源バンプセルとを結合させる。
続いて、プロセッサ２１は、ステップＳ１１の処理で抽出した接続情報に基づき、半導体チップ３２の電源網等価回路３２ａと半導体チップ３３の簡易電源網等価回路３３ａとを結合して電源網等価回路３０ａを作成する（ステップＳ１５）。例えば、ステップＳ１１の処理で抽出される接続情報に、電源バンプの接続先となる半導体チップ３２の電源バンプセルの配置位置、電源バンプセルに接続される電源の種類（ＶＤＤ、ＶＳＳ）が含まれているとする。この場合、電源バンプセルに接続される電源の種類がＶＤＤであれば、電源バンプセルの配置位置に一番近い簡易電源網等価回路３３ａのＶＤＤの電源網の格子点と、電源網等価回路３２ａのＶＤＤ電源バンプセルとを結合させる。
以下では、電源バンプセルに接続される電源の種類がＶＤＤである場合の、半導体チップ３２の電源網等価回路３２ａと半導体チップ３３の簡易電源網等価回路３３ａとの結合例を、図１１を用いて説明する。
図１１は、電源バンプセルに接続される電源の種類がＶＤＤである場合の電源網等価回路と簡易電源網等価回路との結合の一例を示す図である。
半導体チップ３２の電源バンプセルＢｄ１、Ｂｄ２、Ｂｄ３が配置されている平面３２ａｄが示されている。電源バンプセルＢｄ１〜Ｂｄ３は、ＶＤＤ電源バンプセルである。
半導体チップ３２の電源バンプセルＢｄ１、Ｂｄ２、Ｂｄ３が配置されている平面３２ａｄが示されている。電源バンプセルＢｄ１〜Ｂｄ３は、ＶＤＤ電源バンプセルである。
ＶＤＤ電源網ＮＤＤ１は、半導体チップ３３の簡易電源網等価回路３３ａのＶＤＤの電源網である。また、格子点Ｃｄ１〜Ｃｄｍは、ＶＤＤの電源網の格子の頂点である。
簡易電源網等価回路３３ａのＶＤＤ電源網ＮＤＤ１は、上記のようにシミュレーション用に簡易的に作成される。そのため、ＶＤＤ電源網ＮＤＤ１の格子点の間隔（例えば、図７のｄ１、ｄ２）は、設計情報に基づいて抽出される電源バンプセルの配置間隔と合わないことが考えられる。これは、例えば、ＶＤＤ電源網ＮＤＤ１の格子点の間隔が、シミュレーション時間などを考慮して１００μｍ程度に設定されるのに対し、電源バンプセル配置間隔は、設計情報に基づいて１０μｍ程度の単位で抽出されることが考えられるからである。
簡易電源網等価回路３３ａのＶＤＤ電源網ＮＤＤ１は、上記のようにシミュレーション用に簡易的に作成される。そのため、ＶＤＤ電源網ＮＤＤ１の格子点の間隔（例えば、図７のｄ１、ｄ２）は、設計情報に基づいて抽出される電源バンプセルの配置間隔と合わないことが考えられる。これは、例えば、ＶＤＤ電源網ＮＤＤ１の格子点の間隔が、シミュレーション時間などを考慮して１００μｍ程度に設定されるのに対し、電源バンプセル配置間隔は、設計情報に基づいて１０μｍ程度の単位で抽出されることが考えられるからである。
よって以下では、ＶＤＤ電源網ＮＤＤ１の格子点の間隔が、半導体チップ３２の電源バンプセルの配置間隔と合わないことを前提に説明する。
プロセッサ２１は、半導体チップ３２の電源バンプセル配置位置と一番近いＶＤＤ電源網ＮＤＤ１の格子点を取得し、電源網等価回路３２ａの電源バンプセルを結合する。例えば、図１１に示す電源バンプセルＢｄ１と一番近いＶＤＤ電源網ＮＤＤ１の格子点は、Ｃｄ５である。よって、この場合、プロセッサ２１は、Ｃｄ５と電源網等価回路３２ａの電源バンプセルＢｄ１を結合する。同様にして、各電源バンプセルの配置位置において、電源網等価回路３２ａの電源バンプセルと、簡易電源網等価回路３３ａのＶＤＤ電源網ＮＤＤ１の格子点を結合させる。
プロセッサ２１は、半導体チップ３２の電源バンプセル配置位置と一番近いＶＤＤ電源網ＮＤＤ１の格子点を取得し、電源網等価回路３２ａの電源バンプセルを結合する。例えば、図１１に示す電源バンプセルＢｄ１と一番近いＶＤＤ電源網ＮＤＤ１の格子点は、Ｃｄ５である。よって、この場合、プロセッサ２１は、Ｃｄ５と電源網等価回路３２ａの電源バンプセルＢｄ１を結合する。同様にして、各電源バンプセルの配置位置において、電源網等価回路３２ａの電源バンプセルと、簡易電源網等価回路３３ａのＶＤＤ電源網ＮＤＤ１の格子点を結合させる。
なお、半導体チップ３２と半導体チップ３３を接続する電源バンプの抵抗を考慮したい場合には、バンプの抵抗を介し上記結合を行うことも可能である。
また、プロセッサ２１は、上記と同様にして、電源バンプセルの電源種類がＶＳＳである場合の電源網等価回路３２ａと簡易電源網等価回路３３ａとの結合も行う。
また、プロセッサ２１は、上記と同様にして、電源バンプセルの電源種類がＶＳＳである場合の電源網等価回路３２ａと簡易電源網等価回路３３ａとの結合も行う。
以上のように、プロセッサ２１は、ステップＳ１１の処理で抽出した接続情報に基づいて、電源網等価回路３２ａと簡易電源網等価回路３３ａとの結合を行う。
その後、プロセッサ２１は、ステップＳ１５の処理で作成した電源網等価回路に対して回路シミュレーションを行い、半導体チップ３２における電圧ドロップを解析する（ステップＳ１６）。例えば、回路シミュレーションは、ＳＰＩＣＥを用いて実行される。プロセッサ２１は、回路シミュレーション結果に基づき、例えば、電圧ドロップの情報を含む電圧分布図などを作成し、モニタ２４ａに表示する。
その後、プロセッサ２１は、ステップＳ１５の処理で作成した電源網等価回路に対して回路シミュレーションを行い、半導体チップ３２における電圧ドロップを解析する（ステップＳ１６）。例えば、回路シミュレーションは、ＳＰＩＣＥを用いて実行される。プロセッサ２１は、回路シミュレーション結果に基づき、例えば、電圧ドロップの情報を含む電圧分布図などを作成し、モニタ２４ａに表示する。
図１２は、モニタに表示される電圧分布図の一例である。
実線３２ｃで囲まれた領域は、半導体チップ３２の平面領域を示している。また、曲線４０で囲まれた領域は、５ｍＶ以上の電圧ドロップが生じている個所であり、曲線４１で囲まれた領域は、１０ｍＶ以上の電圧ドロップが生じている個所である。また、曲線４２で囲まれた領域は、１５ｍＶ以上の電圧ドロップが生じている個所であり、曲線４３で囲まれた領域は、２０ｍＶ以上の電圧ドロップが生じている個所である。
実線３２ｃで囲まれた領域は、半導体チップ３２の平面領域を示している。また、曲線４０で囲まれた領域は、５ｍＶ以上の電圧ドロップが生じている個所であり、曲線４１で囲まれた領域は、１０ｍＶ以上の電圧ドロップが生じている個所である。また、曲線４２で囲まれた領域は、１５ｍＶ以上の電圧ドロップが生じている個所であり、曲線４３で囲まれた領域は、２０ｍＶ以上の電圧ドロップが生じている個所である。
図１２に示すような電圧分布図を参照することで、ユーザーは、半導体チップ３３が積層される半導体チップ３２において、どこで電圧ドロップが大きくなるのかなどを検証できる。
なお、半導体チップ３２の電源網等価回路を作成するステップＳ１２の処理と、半導体チップ３３の簡易電源網等価回路を作成するステップＳ１３の処理及びＳ１４の処理は、どちらを先に実行してもよい。
以上のように、第２の実施の形態の検証装置及び検証方法によれば、設計情報のない半導体チップ３３の電源網の等価回路を消費電流とシート抵抗から簡易的に作成することができる。また、半導体チップ３３の電源網の等価回路と、設計情報のある半導体チップ３２の電源網の等価回路とを結合して回路シミュレーションすることで、設計情報のない半導体チップがあっても電圧ドロップを検証できる。
さらに、半導体チップ３２の消費電流と２種類のシート抵抗を用いて半導体チップ３２の電源網の等価回路を作成することにより、より精度よく電圧ドロップ検証を行うことができる。また、電源の種類ごとのシート抵抗を用いることで、さらにより精度よく電圧ドロップ検証を行うことができる。
なお、図３及び図５において、設計情報のない半導体チップを半導体チップ３３、設計情報がある半導体チップを半導体チップ３２としたが、設計情報のない半導体チップを半導体チップ３２、設計情報のある半導体チップを半導体チップ３３としてもよい。その場合は、簡易電源網等価回路に電源モデルを接続するようにしてもよい。
簡易電源網等価回路に電源モデルを接続する一例について図１３を用いて説明する。
図１３は、電源モデルが接続された簡易電源網等価回路の一例を示す模式図である。
簡易電源網等価回路３２ｂは、電源Ｖ１、ＶＤＤ電源網ＮＤＤ２、ＶＳＳ電源網ＮＳＳ２を有する。また、簡易電源網等価回路３２ｂ、ＶＤＤ電源網ＮＤＤ２、ＶＳＳ電源網ＮＳＳ２は、上記の手法と同様にして、作成されるものである。
図１３は、電源モデルが接続された簡易電源網等価回路の一例を示す模式図である。
簡易電源網等価回路３２ｂは、電源Ｖ１、ＶＤＤ電源網ＮＤＤ２、ＶＳＳ電源網ＮＳＳ２を有する。また、簡易電源網等価回路３２ｂ、ＶＤＤ電源網ＮＤＤ２、ＶＳＳ電源網ＮＳＳ２は、上記の手法と同様にして、作成されるものである。
電源Ｖ１は、設計情報がない半導体チップを半導体チップ３２とした場合に接続される電源モデルである。電源Ｖ１は、例えば、レアウトデータなどを参照して、実際に電源が接続される位置に近いＶＤＤ電源網ＮＤＤ２とＶＳＳ電源網ＮＳＳ２の格子点に接続される。
なお、検証対象となる半導体装置は、上記の例に限定されるものではない。以下に、第２の実施の形態の検証対象となる半導体装置の変形例を図１４に示す。
（変形例）
図１４は、検証対象となる半導体装置の変形例を示す断面図である。
（変形例）
図１４は、検証対象となる半導体装置の変形例を示す断面図である。
図１４に示す半導体装置５０は、実装基板５１、半導体チップ５２、半導体チップ５３を有する。
実装基板５１は、例えば、パッケージ基板などであり、半導体チップ５２は、実装基板５１上に搭載されている。
実装基板５１は、例えば、パッケージ基板などであり、半導体チップ５２は、実装基板５１上に搭載されている。
半導体チップ５２は、バンプ５４によって、実装基板５１と電気的に接続されている。
半導体チップ５３は、ＴＳＶ（Through Silicon Via）５５及びバンプ５６によって、半導体チップ５２と電気的に接続されている。
半導体チップ５３は、ＴＳＶ（Through Silicon Via）５５及びバンプ５６によって、半導体チップ５２と電気的に接続されている。
また、バンプ５４及びバンプ５６には、電源供給に用いる電源バンプや、信号の入出力に用いる信号バンプなどが含まれる。
この場合、上記のように、半導体チップ５２、５３のどちらの半導体チップも電圧ドロップ解析の対象とすることができる。
この場合、上記のように、半導体チップ５２、５３のどちらの半導体チップも電圧ドロップ解析の対象とすることができる。
例えば、半導体チップ５２を電圧ドロップ解析の対象とする場合、すなわち、半導体チップ５２が設計情報のある半導体チップで、半導体チップ５３が設計情報のない半導体チップとなる場合を説明する。このとき、図４のステップＳ１１の処理による接続情報抽出は、半導体チップ５２の設計情報から抽出される。例えば、半導体チップ５２のレイアウトデータから、電源バンプ（バンプ５６）がスタックされる電源バンプセルの配置位置、電源バンプセルに接続される電源の種類、ＴＳＶに接続される電源の種類を抽出することにより接続情報の抽出が行われる。また、図４のステップＳ１５の処理では、上記ステップＳ１１の処理で抽出された接続情報に基づき、半導体チップ５２の電源網等価回路と半導体チップ５３の簡易電源網等価回路とが結合される。
また、例えば、半導体チップ５３が電圧ドロップ解析の対象となる場合、すなわち、半導体チップ５３が設計情報のある半導体チップで、半導体チップ５２が設計情報のない半導体チップの場合を説明する。このとき、図４のステップＳ１１の処理による接続情報抽出は、半導体チップ５３の設計情報から抽出される。例えば、半導体チップ５３のレイアウトデータから、電源バンプ（バンプ５６）がスタックされる電源バンプセルの配置位置、電源バンプセルに接続される電源の種類を抽出することにより、接続情報の抽出が行われる。また、図４のステップＳ１５の処理では、上記ステップＳ１１の処理で抽出された接続情報に基づき、半導体チップ５３の電源網等価回路と半導体チップ５２の簡易電源網等価回路とが結合される。
（第３の実施の形態）
第２の実施の形態は、設計情報のある半導体チップと設計情報のない半導体チップを積層させた半導体装置を検証対象として扱うものであった。一方、以下に示す第３の実施の形態では、設計情報のない回路ブロックを含む半導体チップを検証対象の半導体装置として扱うものである。
第２の実施の形態は、設計情報のある半導体チップと設計情報のない半導体チップを積層させた半導体装置を検証対象として扱うものであった。一方、以下に示す第３の実施の形態では、設計情報のない回路ブロックを含む半導体チップを検証対象の半導体装置として扱うものである。
なお、検証装置は、第２の実施の形態に係る検証装置の一例（図２）を用いることができる。よって、ここでは、説明を省略する。
図１５は、検証対象となる半導体チップの一例の平面図である。
図１５は、検証対象となる半導体チップの一例の平面図である。
図１５に示す半導体チップ６０は、回路基板６１、回路ブロック６２、６３、６４、６５、６６、６７を有する。回路ブロック６２〜６７は、図示を省略しているが、例えば、回路基板６１の電源パッドを介して電源に接続され、また、信号パッドを介して信号が入力される。また、回路ブロック６２〜６７は、例えば、信号配線や電源配線を介して互いに電気的に接続されている。
辺６０１，６０２は、平面上における半導体チップ６０の異なる方向の辺である。以下の説明では、平面上において、辺６０１に平行な方向を横方向、辺６０２に平行な方向を縦方向とする。なお、第２の実施の形態と同様に、横方向及び縦方向は、半導体チップ６０において、一意的に決まればよいので、各方向の決め方は、上記に限定されない。
図１５の例では、回路ブロック６２は、設計情報がない回路ブロックを示している。設計情報は、例えば、回路ブロック６２の設計が未完了などの理由により、得られていない。
回路ブロック６３〜６７は、設計情報のある回路ブロックであり、電圧ドロップ解析の対象となる。
次に、検証を行う際に用いられる設計情報、入力情報の一例について説明する。
次に、検証を行う際に用いられる設計情報、入力情報の一例について説明する。
設計情報は、例えば、回路基板６１及び回路ブロック６３〜６７の設計情報である。設計情報は、例えば、回路基板６１及び回路ブロック６３〜６７内の回路素子及び配線情報を含むネットリスト、回路基板６１及び回路ブロック６２〜６６のレイアウトデータなどが含まれる。
入力情報は、回路ブロック６２の消費電流及びシート抵抗を含む情報である。第２の実施の形態と同様に、シート抵抗には２種類ある。また、消費電流は、アクティブ、スタンバイなどのモードに応じた回路ブロック６２の消費電流であってもよい。入力情報は、ネットリストやレイアウトデータなどの設計情報がなくても、例えば、回路ブロック６２の設計ルールやスペック値などから得ることができる。
このような、設計情報及び入力情報は、例えば、検証を行う際または前に、キーボード２５ａもしくはマウス２５ｂの操作によって、入力インタフェース２５を介して、コンピュータ２０に入力され、ＨＤＤ２３に格納される。
図１５に示したような半導体装置（半導体チップ６０）に対する検証方法の一例について、以下、図１６を用いて説明する。
図１６は、第３の実施の形態に係る検証方法の一例を説明するフローチャートである。
図１６は、第３の実施の形態に係る検証方法の一例を説明するフローチャートである。
まず、プロセッサ２１は、例えば、ＨＤＤ２３に格納された設計情報を読み出し、設計情報から回路ブロック６２と回路基板６１、回路ブロック６２と回路ブロック６３〜６７の接続情報を抽出する（ステップＳ２１）。
以下に説明する例では、回路ブロック６２は、回路基板６１の他、隣接する回路ブロック６３及び回路ブロック６７と接続しているものとする。そのため、プロセッサ２１が抽出する接続情報は、回路ブロック６２と回路基板６１、回路ブロック６２と回路ブロック６３、回路ブロック６２と回路ブロック６７の３つの接続に関するものとなる。以下に、３つの接続情報の抽出について説明する。
回路ブロック６２と回路基板６１の接続情報が抽出される場合は、例えば、回路ブロック６２が使用する電源が接続される回路基板６１の電源パッドの位置、回路基板６１の電源パッドに接続される電源の種類が接続情報として抽出される。この場合、接続情報の抽出は、例えば、回路基板６１のレイアウトデータから、電源パッドセルの配置位置、電源パッドセルに接続される電源の種類を抽出することにより行うことができる。
また、回路ブロック６２と回路ブロック６３の接続情報が抽出される場合は、例えば、回路ブロック６２と回路ブロック６３の電源配線の接続位置、電源配線に接続される電源の種類が、接続情報として抽出される。この場合、接続情報の抽出は、例えば、回路ブロック６３のレイアウトデータから、回路ブロック６２の電源配線の接続先となる回路ブロック６３の電源ピンの配置位置、電源ピンに接続される電源の種類を抽出することにより行うことができる。
また、回路ブロック６２と回路ブロック６７の接続情報が抽出される場合は、例えば、回路ブロック６２と回路ブロック６７の電源配線の接続位置、電源配線に接続される電源の種類が、接続情報として抽出される。この場合、接続情報の抽出は、例えば、回路ブロック６７のレイアウトデータから、回路ブロック６２の電源配線の接続先となる回路ブロック６７の電源ピンの配置位置、電源ピンに接続される電源の種類を抽出することにより行うことができる。
なお、上記レイアウトデータは、例えば、ＬＥＦの形式のものを用いることができる。
次に、プロセッサ２１は、設計情報を、例えば、ＨＤＤ２３から読み出し、回路基板６１及び回路ブロック６３〜６７の電源網等価回路６８ａを作成する（ステップＳ２２）。プロセッサ２１は、例えば、電源網等価回路６８ａを、回路図エディタ、論理合成ツールなどの設計ツールにより、回路基板６１及び回路ブロック６３〜６７内の回路素子及び配線の接続情報を含むネットリストとして作成することができる。
次に、プロセッサ２１は、設計情報を、例えば、ＨＤＤ２３から読み出し、回路基板６１及び回路ブロック６３〜６７の電源網等価回路６８ａを作成する（ステップＳ２２）。プロセッサ２１は、例えば、電源網等価回路６８ａを、回路図エディタ、論理合成ツールなどの設計ツールにより、回路基板６１及び回路ブロック６３〜６７内の回路素子及び配線の接続情報を含むネットリストとして作成することができる。
一方、プロセッサ２１は、例えば、ＨＤＤ２３に格納された入力情報を読み出し、入力情報から回路ブロック６２の消費電流及びシート抵抗を取得する（ステップＳ２３）。
なお、プロセッサ２１は、検証を行いたい半導体チップ６０のモード（アクティブ、スタンバイなど）に応じた回路ブロック６２の消費電流を取得してもよい。
なお、プロセッサ２１は、検証を行いたい半導体チップ６０のモード（アクティブ、スタンバイなど）に応じた回路ブロック６２の消費電流を取得してもよい。
また、プロセッサ２１は、第２の実施の形態と同様に、横方向シート抵抗と縦方向シート抵抗を取得する。また、シート抵抗は、電源の種類（ＶＤＤ、ＶＳＳなど）ごとに異なる値を用いてもよい。
その後、プロセッサ２１は、ステップＳ２３の処理で得られた消費電流及びシート抵抗（横方向シート抵抗、縦方向シート抵抗）に基づき、第２の実施の形態と同様にして、回路ブロック６２の簡易電源網等価回路６２ａを作成する（ステップＳ２４）。
続いて、プロセッサ２１は、ステップＳ２１の処理で抽出した接続情報に基づき、回路ブロック６２の簡易電源網等価回路６２ａと回路基板６１及び回路ブロック６３〜６７の電源網等価回路６８ａとを結合して電源網等価回路６０ａを作成する（ステップ２５）。
上記のように、回路ブロック６２は、回路基板６１、隣接する回路ブロック６３及び回路ブロック６７と接続しているとして、以下に３通りの結合について説明する。
例えば、ステップＳ２１の処理で抽出される接続情報に、回路基板６１の電源パッドセルの配置位置、電源パッドセルに接続される電源の種類が含まれているとする。この場合、電源パッドセルに接続される電源がＶＤＤであれば、電源パッドセルの配置位置に一番近い簡易電源網等価回路６２ａのＶＤＤの電源網の格子点と、電源網等価回路６８ａのＶＤＤ電源パッドセルが結合される。
例えば、ステップＳ２１の処理で抽出される接続情報に、回路基板６１の電源パッドセルの配置位置、電源パッドセルに接続される電源の種類が含まれているとする。この場合、電源パッドセルに接続される電源がＶＤＤであれば、電源パッドセルの配置位置に一番近い簡易電源網等価回路６２ａのＶＤＤの電源網の格子点と、電源網等価回路６８ａのＶＤＤ電源パッドセルが結合される。
また、例えば、ステップＳ２１の処理で抽出される接続情報に、回路ブロック６３の電源ピンの配置位置、電源ピンに接続される電源の種類が含まれているとする。この場合、回路ブロック６３の電源ピンに接続される電源の種類がＶＤＤであれば、電源ピンの配置位置に一番近い簡易電源網等価回路６２ａのＶＤＤの電源網の格子点と、電源網等価回路６８ａのＶＤＤ電源ピンが結合される。
また、例えば、ステップＳ２１の処理で抽出される接続情報に、回路ブロック６７の電源ピンの配置位置、電源ピンに接続される電源の種類が含まれているとする。この場合、回路ブロック６７の電源ピンに接続される電源の種類がＶＤＤであれば、電源ピンの配置位置に一番近い簡易電源網等価回路６２ａのＶＤＤの電源網の格子点と、電源網等価回路６８ａのＶＤＤ電源ピンが結合される。
以下では、電源パッドセル、回路ブロック６３、回路ブロック６７の電源ピンがＶＤＤである場合の簡易電源網等価回路６２ａと電源網等価回路６８ａとの結合例について、図１７を用いて説明する。
図１７は、電源パッドセル、回路ブロックの電源ピンに接続される電源の種類がＶＤＤである場合の簡易電源網等価回路と電源網等価回路との結合の一例を示す図である。
図１７には、回路基板６１の電源パッドセルＰｄ１、Ｐｄ２が配置されている平面６１ａｄが示されている。電源パッドセルＰｄ１、Ｐｄ２は、ＶＤＤ電源パッドセルである。
図１７には、回路基板６１の電源パッドセルＰｄ１、Ｐｄ２が配置されている平面６１ａｄが示されている。電源パッドセルＰｄ１、Ｐｄ２は、ＶＤＤ電源パッドセルである。
また、図１７には、回路ブロック６３の電源ピンＰ１、Ｐ２が配置されている平面６３ａｄが示されている。電源ピンＰ１、Ｐ２は、ＶＤＤ電源ピンである。
また、図１７には、回路ブロック６７の電源ピンＰ３、Ｐ４が配置されている平面６７ａｄが示されている。電源ピンＰ３、Ｐ４は、ＶＤＤ電源ピンである。
また、図１７には、回路ブロック６７の電源ピンＰ３、Ｐ４が配置されている平面６７ａｄが示されている。電源ピンＰ３、Ｐ４は、ＶＤＤ電源ピンである。
ＶＤＤ電源網ＮＤＤ２は、回路ブロック６２による簡易電源網等価回路６２ａのＶＤＤの電源網である。また、格子点Ｃｅ１、Ｃｅ２、Ｃｅ３、Ｃｅ４、Ｃｅ５、・・・、Ｃｅｍ−２、Ｃｅｍ−１、Ｃｅｍは、ＶＤＤの電源網の格子の頂点である。
簡易電源網等価回路６２ａのＶＤＤ電源網ＮＤＤ２は、第２の実施の形態と同様にシミュレーション用に簡易的に作成される。そのため、ＶＤＤ電源網ＮＤＤ２の格子点の間隔は、設計情報に基づいて抽出される電源パッドセルや電源ピンの配置間隔と合わないことが考えられる。これは、例えば、ＶＤＤ電源網ＮＤＤ２の格子点の間隔が、シミュレーション時間などを考慮して１００μｍ程度に設定されるのに対し、電源パッドセルや電源ピンの配置間隔は、設計情報に基づいて１０μｍ程度の単位で抽出されることが考えられるからである。
したがって、以下では、ＶＤＤ電源網ＮＤＤ２の格子点の間隔が、電源パッドセルや電源ピンの配置間隔と合わないことを前提に説明する。
プロセッサ２１は、回路基板６１の電源パッドセルに一番近いＶＤＤ電源網ＮＤＤ２の格子点を取得し、電源網等価回路６８ａのＶＤＤ電源パッドセルを結合する。例えば、図１７に示す電源パッドセルＰｄ１に一番近いＶＤＤ電源網ＮＤＤ２の格子点は、格子点Ｃｅｍ−２である。よって、この場合、格子点Ｃｅｍ−２に、電源網等価回路６８ａの電源パッドセルＰｄ１が結合される。同様にして、各電源パッドセルの配置位置において、ＶＤＤ電源網ＮＤＤ２の格子点に電源網等価回路６８ａの電源パッドセルが結合される。
プロセッサ２１は、回路基板６１の電源パッドセルに一番近いＶＤＤ電源網ＮＤＤ２の格子点を取得し、電源網等価回路６８ａのＶＤＤ電源パッドセルを結合する。例えば、図１７に示す電源パッドセルＰｄ１に一番近いＶＤＤ電源網ＮＤＤ２の格子点は、格子点Ｃｅｍ−２である。よって、この場合、格子点Ｃｅｍ−２に、電源網等価回路６８ａの電源パッドセルＰｄ１が結合される。同様にして、各電源パッドセルの配置位置において、ＶＤＤ電源網ＮＤＤ２の格子点に電源網等価回路６８ａの電源パッドセルが結合される。
なお、電源パッドの抵抗を考慮したい場合は、電源パッドの抵抗を介して、電源網等価回路６８ａの電源パッドセルを結合させるとよい。
プロセッサ２１は、回路ブロック６３の電源ピンに一番近いＶＤＤ電源網ＮＤＤ２の格子点を取得し、電源網等価回路６８ａの電源ピンと結合する。例えば、図１７に示す電源ピンＰ１と一番近いＶＤＤ電源網ＮＤＤ２の格子点は、格子点Ｃｅ３である。よって、この場合、プロセッサ２１は、格子点Ｃｅ３に、電源網等価回路６８ａの電源ピンＰ１を結合する。同様にして、回路ブロック６３の各電源ピンの配置位置において、電源網等価回路６８ａの電源ピンと簡易電源網等価回路６２ａのＶＤＤ電源網ＮＤＤ２の格子点が結合される。
プロセッサ２１は、回路ブロック６３の電源ピンに一番近いＶＤＤ電源網ＮＤＤ２の格子点を取得し、電源網等価回路６８ａの電源ピンと結合する。例えば、図１７に示す電源ピンＰ１と一番近いＶＤＤ電源網ＮＤＤ２の格子点は、格子点Ｃｅ３である。よって、この場合、プロセッサ２１は、格子点Ｃｅ３に、電源網等価回路６８ａの電源ピンＰ１を結合する。同様にして、回路ブロック６３の各電源ピンの配置位置において、電源網等価回路６８ａの電源ピンと簡易電源網等価回路６２ａのＶＤＤ電源網ＮＤＤ２の格子点が結合される。
同様に、プロセッサ２１は、回路ブロック６７の電源ピンに一番近いＶＤＤ電源網ＮＤＤ２の格子点を取得し、電源網等価回路６８ａの電源ピンと結合する。例えば、図１７に示す電源ピンＰ３と一番近いＶＤＤ電源網ＮＤＤ２の格子点は、格子点Ｃｅ２である。よって、この場合、プロセッサ２１は、格子点Ｃｅ２に、電源網等価回路６８ａの電源ピンＰ３を結合する。同様にして、回路ブロック６７の各電源ピンの配置位置において、電源網等価回路６８ａの電源ピンと簡易電源網等価回路６２ａのＶＤＤ電源網ＮＤＤ２の格子点が結合される。
また、プロセッサ２１は、上記と同様にして、電源ピンがＶＳＳに接続されている場合についても、電源パッドセル、回路ブロック６３、回路ブロック６７の電源網等価回路と簡易電源等価回路との結合を行う。
以上のように、プロセッサ２１は、ステップＳ２１で抽出した接続情報に基づいて、電源網等価回路６８ａと簡易電源網等価回路６２ａとの結合を行う。
なお、上記各処理ステップにおいて、回路ブロック６２は、隣接する回路ブロック６３及び回路ブロック６７と接続しているとして説明したが、回路ブロック６２の回路ブロック６３〜６７の接続は、上記に限定されるものではない。回路ブロック６２が、回路ブロック６３及び回路ブロック６７以外の回路ブロックと接続する場合も上記と同様の処理を行うことにより、電源網等価回路６０ａを作成できる。
なお、上記各処理ステップにおいて、回路ブロック６２は、隣接する回路ブロック６３及び回路ブロック６７と接続しているとして説明したが、回路ブロック６２の回路ブロック６３〜６７の接続は、上記に限定されるものではない。回路ブロック６２が、回路ブロック６３及び回路ブロック６７以外の回路ブロックと接続する場合も上記と同様の処理を行うことにより、電源網等価回路６０ａを作成できる。
その後、プロセッサ２１は、ステップＳ２５の処理で作成した電源網等価回路６０ａに対して回路シミュレーションを行い、回路ブロック６３〜６７における電圧ドロップを解析する（ステップＳ２６）。例えば、回路シミュレーションは、ＳＰＩＣＥを用いて実行される。プロセッサ２１は、回路シミュレーション結果に基づき、例えば、電圧ドロップの情報を含む電圧分布図などを作成し、モニタ２４ａに表示する。
なお、回路ブロック６３〜６７の電源網等価回路６８ａを作成するステップＳ２２の処理と、回路ブロック６２の簡易電源網等価回路６２ａを作成するステップＳ２３の処理及びＳ２４の処理は、どちらを先に実行してもよい。
以上のように、第３の実施の形態の検証装置及び検証方法によれば、設計情報のない回路ブロック６２の電源網の等価回路を消費電流とシート抵抗から簡易的に作成することができる。また、設計情報のない回路ブロック６２と設計情報のある回路ブロック６３〜６７の電源網の等価回路とを結合して回路シミュレーションすることで、設計情報のない回路ブロックがあっても電圧ドロップを検証できる。
さらに、回路ブロック６２の消費電流と２種類のシート抵抗を用いて回路ブロック６２の電源網の等価回路を作成することにより、より精度よく電圧ドロップ検証を行うことができる。また、電源の種類ごとのシート抵抗を用いることで、さらにより精度よく電圧ドロップ検証を行うことができる。
以上、実施の形態に基づき、本発明の検証方法、検証装置及びプログラムの一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
例えば、上記の説明では、ＶＤＤとＶＳＳの２つの電源網を、定電流源を介して接続して簡易電源網等価回路を作成する例を示したが、これに限定されない。例えば、異なる複数のＶＤＤの電源網と、複数のＶＳＳの電源網とを定電流源を介して接続して簡易電源網等価回路を作成するようにしてもよい。
例えば、上記の説明では、ＶＤＤとＶＳＳの２つの電源網を、定電流源を介して接続して簡易電源網等価回路を作成する例を示したが、これに限定されない。例えば、異なる複数のＶＤＤの電源網と、複数のＶＳＳの電源網とを定電流源を介して接続して簡易電源網等価回路を作成するようにしてもよい。
１ 検証装置
２ プロセッサ
３ 記憶部
１０ 半導体装置
１１、１２ 回路部
１１ａ、１３ 電源網等価回路
１２ａ 簡易電源網等価回路
Ｄ１ 設計情報
Ｄ２ 入力情報
２ プロセッサ
３ 記憶部
１０ 半導体装置
１１、１２ 回路部
１１ａ、１３ 電源網等価回路
１２ａ 簡易電源網等価回路
Ｄ１ 設計情報
Ｄ２ 入力情報
Claims (5)
- 検証装置が、
半導体装置の第１の回路部の設計情報に基づき、前記第１の回路部の電源網を表す第１の等価回路を作成し、
前記半導体装置の第２の回路部の消費電流及びシート抵抗に基づき、前記第２の回路部の電源網を表す第２の等価回路を作成し、
前記第１の等価回路と前記第２の等価回路とを結合して第３の等価回路を作成し、
前記第３の等価回路に対して回路シミュレーションを行い、前記第１の回路部における電源電圧の降下を解析する、
ことを特徴とする検証方法。 - 前記シート抵抗は、前記第２の回路部の同一平面内における、第１の方向に対応した第１のシート抵抗と、第２の方向に対応した第２のシート抵抗を含むことを特徴とする請求項１に記載の検証方法。
- 前記シート抵抗は、電源の種類ごとに設定される、ことを特徴とする請求項１または２に記載の検証方法。
- プロセッサを有し、
前記プロセッサは、
半導体装置の第１の回路部の設計情報に基づき、前記第１の回路部の電源網を表す第１の等価回路を作成し、
前記半導体装置の第２の回路部の消費電流及びシート抵抗に基づき、前記第２の回路部の電源網を表す第２の等価回路を作成し、
前記第１の等価回路と前記第２の等価回路とを結合して第３の等価回路を作成し、
前記第３の等価回路に対して回路シミュレーションを行い、前記第１の回路部における電源電圧の降下を解析する、
ことを特徴とする検証装置。 - 半導体装置の第１の回路部の設計情報に基づき、前記第１の回路部の電源網を表す第１の等価回路を作成し、
前記半導体装置の第２の回路部の消費電流及びシート抵抗に基づき、前記第２の回路部の電源網を表す第２の等価回路を作成し、
前記第１の等価回路と前記第２の等価回路とを結合して第３の等価回路を作成し、
前記第３の等価回路に対して回路シミュレーションを行い、前記第１の回路部における電源電圧の降下を解析する、
処理をコンピュータに実行させるプログラム。
Priority Applications (1)
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| JP2014015174A JP2015141650A (ja) | 2014-01-30 | 2014-01-30 | 検証方法、検証装置及びプログラム |
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002197139A (ja) * | 2000-12-26 | 2002-07-12 | Toshiba Corp | 電圧降下解析システム |
| JP2003256496A (ja) * | 2002-02-27 | 2003-09-12 | Nec Microsystems Ltd | マクロ内電流源情報作成方法 |
| JP2005196468A (ja) * | 2004-01-07 | 2005-07-21 | Toshiba Corp | 半導体集積回路の静電放電の解析装置および解析プログラム |
-
2014
- 2014-01-30 JP JP2014015174A patent/JP2015141650A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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Non-Patent Citations (1)
| Title |
|---|
| 松澤孝行 外２名: "電源網解析システム：ＰＯＷＥＲ", ＦＵＪＩＴＳＵ, vol. ＶＯＬ．５０，Ｎｏ．６, JPN6017039766, 10 November 1999 (1999-11-10), pages ｐｐ．３９３−３９８ * |
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