JP4983068B2 - 半導体装置の設計支援装置、半導体装置の設計支援方法及び半導体装置の設計支援プログラム - Google Patents
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Description
2)バンプセルにパタンを割り当て、GDSとして作成する。
3)ショートやスペーシングエラーが無いかチェックする。
4)2)で作成したファイルをバンプセルライブラリ(配線層ブロック)として提供する。
5)バンプセルの配置要件や特殊セルの配置要件を確認しながら、バンプセル種類の隣接する組み合わせをも見積もり、バンプ組み合わせライブラリとして作成する。
6)バンプ間パタンを作成する。
7)試験データを作成し、バンプセル内パタンとバンプセル間パタン同士にエラーが発生しないかチェックする。
8)6)で作成したファイルをバンプ間パタンライブラリとして提供する。
(付記1) コンピュータにより半導体装置の設計を行う半導体装置の設計支援装置であって、
半導体装置の複数の層にわたる電源配線層を形成するための複数の配線ブロックであって、各配線ブロックの層厚方向内部に形成された配線パタン構造が互いに異なる複数の配線ブロックの中から所定の配線ブロックをデータとして取得する配線ブロック取得部と、
前記配線ブロック取得部により取得された配線ブロックを組み合わせることにより、半導体装置の複数の層にわたる所定の電源配線層をデータにより形成する電源配線部と、
を備えてなる半導体装置の設計支援装置。
(付記2)
付記1に記載の半導体装置の設計支援装置において、
複数の配線ブロック間を接続する接続ブロックであって、接続パタン構造が互いに異なる複数の接続ブロックの中から所定の接続ブロックをデータとして取得する接続ブロック取得部を備え、
前記電源配線部は、前記接続ブロック取得部により取得された接続ブロックにより、複数の配線ブロック間を接続して電源配線層を形成することを特徴とする半導体装置の設計支援装置。
(付記3)
付記1又は付記2に記載の半導体装置の設計支援装置において、
前記配線ブロックは表面にバンプを有し、複数のサブチップを形成するローカル層上に形成されるグローバル層における電源配線層を構成することを特徴とする半導体装置の設計支援装置。
(付記4)
付記1乃至付記3のいずれかに記載の半導体装置の設計支援装置において、
前記配線ブロック取得部は、ユーザ指示に基づいて記憶部より配線ブロックを取得し、電源配線層を形成することを特徴とする半導体装置の設計支援装置。
(付記5)
付記1乃至付記4のいずれかに記載の半導体装置の設計支援装置において、
前記接続ブロック取得部は、前記配線ブロックの組み合わせに基づいて、所定の接続ブロックを記憶部から選択して取得することを特徴とする半導体装置の設計支援装置。
(付記6)
付記1乃至付記4のいずれかに記載の半導体装置の設計支援装置において、
前記配線ブロックにより構成される電源配線パタンには、グランド配線パタン、VDD電源パタンを含むことを特徴とする半導体装置の設計支援装置。
(付記7) コンピュータにより半導体装置の設計を行う半導体装置の設計支援方法であって、
半導体装置の複数の層にわたる電源配線層を形成するための複数の配線ブロックであって、各配線ブロックの層厚方向内部に形成された配線パタン構造が互いに異なる複数の配線ブロックの中から所定の配線ブロックをデータとして取得する配線ブロック取得ステップと、
前記配線ブロック取得ステップにより取得された配線ブロックを組み合わせることにより、半導体装置の複数の層にわたる所定の電源配線層をデータにより形成する電源配線ステップと、
を備えてなる半導体装置の設計支援方法。
(付記8)
付記7に記載の半導体装置の設計支援方法において、
複数の配線ブロック間を接続する接続ブロックであって、接続パタン構造が互いに異なる複数の接続ブロックの中から所定の接続ブロックをデータとして取得する接続ブロック取得ステップを備え、
前記電源配線ステップは、前記接続ブロック取得ステップにより取得された接続ブロックにより、複数の配線ブロック間を接続して電源配線層を形成することを特徴とする半導体装置の設計支援方法。
(付記9)
付記7又は付記8に記載の半導体装置の設計支援方法において、
前記配線ブロックは表面にバンプを有し、複数のサブチップを形成するローカル層上に形成されるグローバル層における電源配線層を構成することを特徴とする半導体装置の設計支援方法。
(付記10)
付記7乃至付記9のいずれかに記載の半導体装置の設計支援方法において、
前記配線ブロック取得ステップは、ユーザ指示に基づいて記憶部より配線ブロックを取得し、電源配線層を形成することを特徴とする半導体装置の設計支援方法。
(付記11)
付記7乃至付記10のいずれかに記載の半導体装置の設計支援方法において、
前記接続ブロック取得ステップは、前記配線ブロックの組み合わせに基づいて、所定の接続ブロックを記憶部から選択して取得することを特徴とする半導体装置の設計支援装置。
(付記12) コンピュータにより半導体装置の設計を行う半導体装置の設計支援プログラムであって、
半導体装置の複数の層にわたる電源配線層を形成するための複数の配線ブロックであって、各配線ブロックの層厚方向内部に形成された配線パタン構造が互いに異なる複数の配線ブロックの中から所定の配線ブロックをデータとして取得する配線ブロック取得ステップと、
前記配線ブロック取得ステップにより取得された配線ブロックを組み合わせることにより、半導体装置の複数の層にわたる所定の電源配線層をデータにより形成する電源配線ステップと、
を備えてコンピュータに実行させる半導体装置の設計支援プログラム。
(付記13)
付記12に記載の半導体装置の設計支援プログラムにおいて、
複数の配線ブロック間を接続する接続ブロックであって、接続パタン構造が互いに異なる複数の接続ブロックの中から所定の接続ブロックをデータとして取得する接続ブロック取得ステップを備え、
前記電源配線ステップは、前記接続ブロック取得ステップにより取得された接続ブロックにより、複数の配線ブロック間を接続して電源配線層を形成することを特徴とする半導体装置の設計支援プログラム。
(付記14)
付記12又は付記13に記載の半導体装置の設計支援プログラムにおいて、
前記配線ブロックは表面にバンプを有し、複数のサブチップを形成するローカル層上に形成されるグローバル層における電源配線層を構成することを特徴とする半導体装置の設計支援プログラム。
(付記15)
付記12乃至付記14のいずれかに記載の半導体装置の設計支援プログラムにおいて、
前記配線ブロック取得ステップは、ユーザ指示に基づいて記憶部より配線ブロックを取得し、電源配線層を形成することを特徴とする半導体装置の設計支援プログラム。
(付記16)
付記12乃至付記15のいずれかに記載の半導体装置の設計支援プログラムにおいて、
前記接続ブロック取得ステップは、前記配線ブロックの組み合わせに基づいて、所定の接続ブロックを記憶部から選択して取得することを特徴とする半導体装置の設計支援プログラム。
Claims (4)
- コンピュータにより半導体装置の設計を行う半導体装置の設計支援装置であって、
半導体装置の複数の層にわたる電源配線層を形成するための複数の配線ブロックであって、配線ブロックに設けられたバンプと前記電源配線層に含まれる電源配線とがビアを介して接続される第1の配線ブロックと、配線ブロックに設けられたバンプと前記電源配線層に含まれるグランド配線とがビアを介して接続される第2の配線ブロックとを含み、各配線ブロックの層厚方向内部に形成された配線パタン構造が互いに異なる前記複数の配線ブロックの中から、所定の配線ブロックをデータとして取得する配線ブロック取得部と、
複数の配線ブロック間を接続する接続ブロックであって、接続パタン構造が互いに異なる複数の接続ブロックと、前記複数の配線ブロックの組み合わせとの関連付けが定義された組み合わせライブラリに基づいて、前記複数の接続ブロックの中から、前記第1の配線ブロックどうしを接続する配線と前記第2の配線ブロックどうしを接続する配線とを含む所定の接続ブロックをデータとして取得する接続ブロック取得部と、
前記配線ブロック取得部により取得された配線ブロックと前記接続ブロック取得部により取得された接続ブロックとを接続することにより、半導体装置の複数の層にわたる所定の電源配線層をデータにより形成する電源配線部と、
を備えてなる半導体装置の設計支援装置。 - 請求項1に記載の半導体装置の設計支援装置において、
前記配線ブロック及び前記接続ブロックは、複数のサブチップを形成するローカル層上に形成されるグローバル層における電源配線層を構成することを特徴とする半導体装置の設計支援装置。 - コンピュータにより半導体装置の設計を行う半導体装置の設計支援方法であって、
前記コンピュータが、半導体装置の複数の層にわたる電源配線層を形成するための複数の配線ブロックであって、配線ブロックに設けられたバンプと前記電源配線層に含まれる電源配線とがビアを介して接続される第1の配線ブロックと、配線ブロックに設けられたバンプと前記電源配線層に含まれるグランド配線とがビアを介して接続される第2の配線ブロックとを含み、各配線ブロックの層厚方向内部に形成された配線パタン構造が互いに異なる前記複数の配線ブロックの中から、所定の配線ブロックをデータとして取得する配線ブロック取得ステップと、
前記コンピュータが、複数の配線ブロック間を接続する接続ブロックであって、接続パタン構造が互いに異なる複数の接続ブロックと、前記複数の配線ブロックの組み合わせとの関連付けが定義された組み合わせライブラリに基づいて、前記複数の接続ブロックの中から、前記第1の配線ブロックどうしを接続する配線と前記第2の配線ブロックどうしを接続する配線とを含む所定の接続ブロックをデータとして取得する接続ブロック取得ステップと、
前記コンピュータが、前記配線ブロック取得ステップにより取得された配線ブロックと前記接続ブロック取得ステップにより取得された接続ブロックとを接続することにより、半導体装置の複数の層にわたる所定の電源配線層をデータにより形成する電源配線ステップと、
を備えてなる半導体装置の設計支援方法。 - コンピュータにより半導体装置の設計を行う半導体装置の設計支援プログラムであって、
半導体装置の複数の層にわたる電源配線層を形成するための複数の配線ブロックであって、配線ブロックに設けられたバンプと前記電源配線層に含まれる電源配線とがビアを介して接続される第1の配線ブロックと、配線ブロックに設けられたバンプと前記電源配線層に含まれるグランド配線とがビアを介して接続される第2の配線ブロックとを含み、各配線ブロックの層厚方向内部に形成された配線パタン構造が互いに異なる前記複数の配線ブロックの中から、所定の配線ブロックをデータとして取得する配線ブロック取得ステップと、
複数の配線ブロック間を接続する接続ブロックであって、接続パタン構造が互いに異なる複数の接続ブロックと、前記複数の配線ブロックの組み合わせとの関連付けが定義された組み合わせライブラリに基づいて、前記複数の接続ブロックの中から、前記第1の配線ブロックどうしを接続する配線と前記第2の配線ブロックどうしを接続する配線とを含む所定の接続ブロックをデータとして取得する接続ブロック取得ステップと、
前記配線ブロック取得ステップにより取得された配線ブロックと前記接続ブロック取得ステップにより取得された接続ブロックとを接続することにより、半導体装置の複数の層にわたる所定の電源配線層をデータにより形成する電源配線ステップと、
を備えてコンピュータに実行させる半導体装置の設計支援プログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006093348A JP4983068B2 (ja) | 2006-03-30 | 2006-03-30 | 半導体装置の設計支援装置、半導体装置の設計支援方法及び半導体装置の設計支援プログラム |
US11/455,170 US20070234261A1 (en) | 2006-03-30 | 2006-06-19 | Design support device for semiconductor device, design support method for semiconductor device, and design support program for semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006093348A JP4983068B2 (ja) | 2006-03-30 | 2006-03-30 | 半導体装置の設計支援装置、半導体装置の設計支援方法及び半導体装置の設計支援プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007265363A JP2007265363A (ja) | 2007-10-11 |
JP4983068B2 true JP4983068B2 (ja) | 2012-07-25 |
Family
ID=38561009
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006093348A Expired - Fee Related JP4983068B2 (ja) | 2006-03-30 | 2006-03-30 | 半導体装置の設計支援装置、半導体装置の設計支援方法及び半導体装置の設計支援プログラム |
Country Status (2)
Country | Link |
---|---|
US (1) | US20070234261A1 (ja) |
JP (1) | JP4983068B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8239802B2 (en) * | 2009-10-07 | 2012-08-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Robust method for integration of bump cells in semiconductor device design |
JP5471872B2 (ja) * | 2010-06-18 | 2014-04-16 | 富士通株式会社 | 電源回路解析装置,電源回路解析プログラムおよび電源回路解析方法 |
US9557370B2 (en) * | 2012-02-10 | 2017-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of improving bump allocation for semiconductor devices and semiconductor devices with improved bump allocation |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2901087B2 (ja) * | 1989-10-17 | 1999-06-02 | 株式会社東芝 | 半導体集積回路の電源配線設計方法及び電源配線設計装置 |
JP3052519B2 (ja) * | 1992-01-14 | 2000-06-12 | 日本電気株式会社 | 集積回路の電源配線設計方法 |
JPH07168876A (ja) * | 1993-12-14 | 1995-07-04 | Hitachi Ltd | 配置配線方法 |
US6308307B1 (en) * | 1998-01-29 | 2001-10-23 | Texas Instruments Incorporated | Method for power routing and distribution in an integrated circuit with multiple interconnect layers |
JP3647686B2 (ja) * | 1999-09-14 | 2005-05-18 | 東芝マイクロエレクトロニクス株式会社 | 半導体集積回路の設計方法および半導体集積回路の製造方法 |
JP3372918B2 (ja) * | 1999-12-21 | 2003-02-04 | 日本電気株式会社 | 設計支援システム及びセル配置方法 |
JP2001244443A (ja) * | 2000-02-25 | 2001-09-07 | Nec Microsystems Ltd | 半導体集積回路のレイアウト方法および装置 |
JP3535804B2 (ja) * | 2000-04-28 | 2004-06-07 | Necマイクロシステム株式会社 | フリップチップ型半導体装置の設計方法 |
US6591410B1 (en) * | 2000-12-28 | 2003-07-08 | Lsi Logic Corporation | Six-to-one signal/power ratio bump and trace pattern for flip chip design |
US6502231B1 (en) * | 2001-05-31 | 2002-12-31 | Applied Micro Circuits Corporation | Integrated circuit template cell system and method |
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JP4010801B2 (ja) * | 2001-11-29 | 2007-11-21 | Necエレクトロニクス株式会社 | 半導体集積回路の自動レイアウト方法 |
JP4036688B2 (ja) * | 2002-06-18 | 2008-01-23 | 松下電器産業株式会社 | 自動配置配線用スタンダードセルライブラリ及び半導体集積装置 |
JP2004192569A (ja) * | 2002-12-13 | 2004-07-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路設計装置および半導体集積回路設計方法 |
US6969952B2 (en) * | 2003-08-01 | 2005-11-29 | Hewlett-Packard Development Company, L.P. | System and method for automatically routing power for an integrated circuit |
JP4620942B2 (ja) * | 2003-08-21 | 2011-01-26 | 川崎マイクロエレクトロニクス株式会社 | 半導体集積回路のレイアウト方法、そのレイアウト構造、およびフォトマスク |
US7131094B2 (en) * | 2003-12-12 | 2006-10-31 | Hewlett-Packard Development Company, Lp. | Method and system for automatically extracting data from a textual bump map |
JP2005208473A (ja) * | 2004-01-26 | 2005-08-04 | Toshiba Corp | 自動設計装置,自動設計方法,及びこれらを用いて製造可能なレチクルセット,半導体集積回路 |
JP4628709B2 (ja) * | 2004-07-07 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体集積回路のレイアウト設計方法 |
JP2006049782A (ja) * | 2004-08-09 | 2006-02-16 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置のレイアウト方法 |
-
2006
- 2006-03-30 JP JP2006093348A patent/JP4983068B2/ja not_active Expired - Fee Related
- 2006-06-19 US US11/455,170 patent/US20070234261A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
JP2007265363A (ja) | 2007-10-11 |
US20070234261A1 (en) | 2007-10-04 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080818 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110201 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
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A521 | Written amendment |
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|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20111117 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120124 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120229 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |