JP2901087B2 - 半導体集積回路の電源配線設計方法及び電源配線設計装置 - Google Patents

半導体集積回路の電源配線設計方法及び電源配線設計装置

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、コンピュータを用いた半導体集積回路の
電源配線設計方法及び電源配線設計装置に関する。
（従来の技術） 大規模集積回路のレイアウト設計には、コンピュータ
を用いたレイアウトシステムが広く利用されている。そ
して、従来用いられているレイアウトシステムにおいて
は、レイアウト処理の手順はフロアプランによってチッ
プ上の概略レイアウトを決定し、電源線やクロック等の
特種配線の経路を決定し、それらのフロアプランに従っ
て一般のセルの配置の詳細を決定し、配線を行なうよう
にしている。
従来より一般配線については、各種の自動配線アルゴ
リズムが提案され利用されている。しかしながら、電源
配線に関しては、一般信号と異なり、各部分によって流
れる電流が異なり、配線幅を変化させる等の必要がある
ために自動設計化するのが難しく、提案されている電源
配線設計方法は数少ないが、流れる電流量に応じて配線
幅を変化させる電源配線を行なう例として、（VLSI 85:
Proc.IFIP TC10/WG10.5 INT′L CONF.on VLSI,pp.389−
399,Tokyo JAPAN,Aug.1985）にUlrich Lautherにより提
案されている、“CHANNEL ROUTING IN A CELL ENVIROME
NT"と題された報告がある。
この報告の中では、金属一層配線が前提とされ、電源
・グランド配線の構造について特別なツリー構造を考
え、相互にショートを発生しないように決められてい
る。また、配線幅については、その電源・グランド配線
に流れる電流を予測して決定する方式が提案されてい
る。
これに対して、ゲートアレイ等においては、上記の方
式とは異なった電源・グランド配線方式が採用されてい
る。第３図に示すようなゲートアレイによく利用される
電源・グランド配線の方式は、マクロセルと呼ばれる、
あらかじめ設計された単位機能の要素を列状または行状
に配列し、その上に電源線、グランド線を通す方式であ
る。そして、スタンダードセル方式の場合にはマクロセ
ル上に電源線、グランド線が作り付けられており、マク
ロセルを側面を接して並べるだけで電源・グランド配線
が完成するように工夫されていることもある。
このようなゲートアレイやスタンダードセル方式の半
導体集積回路の製造においてはほとんどの場合、２層以
上の金属配線層が利用されるために電源・グランド配線
においても垂直方向を第１配線層、水平方向を第２配線
層等と分けて利用する場合が多い。
ところで、ゲートアレイやスタンダードセル方式の集
積回路の設計においては、配線に利用できるスペースが
少ないために電源・グランド配線の幅もできる限り狭く
することが望ましい。しかし、配線の幅があまり狭くな
ると、エレクトロマイグレーションの危険等のために十
分な電流を流せない問題や、電源・グランド電位の変動
が配線抵抗により起こる問題があった。
このような問題を避けるためには、第13図に示すよう
な本来の電源・グランド配線44,45に垂直に他の層の配
線46,47で電源補強を行なう手法が利用されている。し
かしながら、このような電源補強も配線のためのスペー
スを必要とするので、特性上も信頼性上も問題のない範
囲で最少限にする必要があり、自動化の困難な設計上の
ステップとなっており、このために、多くの場合、設計
者がグラフィックエディタ等を利用して人手により配線
設計を行なわなければならなかった。
ところで、半導体集積回路の消費電力、電源線に流れ
る電流量はチップ内の各領域において変動があるので、
そのチップ内での消費電力分布に従って電源補強を行な
うことができれば、配線に利用できるスペースの有効活
用ができる。
このような消費電力情報を負荷容量やトランジスタの
寸法、スイッチングの頻度等から正確に予測する手法に
ついては、昭和60年度の電子通信学会、半導体・材料部
門全国大会の２−67で、堀親宏らが発表した「論理回路
のスイッチング確率」や、Carver Meadらの著書“Intro
duction to VLSI systems"Addison−Wesley 1980の340
頁等に一部その手法の原理が紹介されているが、これら
の原理をCADシステムとして統合し、設計者が容易に利
用できるようにするには種々の技術的困難があった。
このため、実際には、このような予測手段が設計に利
用されることは少なく、多くの場合、設計者が人手によ
り論理回路の各部分の消費電力を計算して電源・グラン
ド配線の幅を決定していた。しかも、ゲートアレイ、ス
タンダートセル方式の半導体集積回路の設計において
は、自動レイアウトをかなり利用するために、論理回路
の各部分とレイアウトされた部分との相互関係が不明確
となり、人手により配線設計、電源・グランド配線の幅
の決定を行なう場合にはレイアウトの各部分の消費電力
推定が難しくなり、設計上の失敗が起こりやすく、この
ような失敗を恐れてできる限り多数の電源補強を配線後
に行なうようにしているが、この効果は必ずしも定量的
に検証されたものではなかった。
さらに、従来より半導体集積回路の最適化手法として
Donald A.Calahanの著作である“Computer−Aided Netw
ork Design",McGraw−Hill,USA（1972）の第６章に見ら
れるように、非線形最適化技法等を使用した手法が提案
されているが、これらは電源線やグランド線を対象とす
るものではなく、主として回路の処理対象となる信号に
着目して最適化を行なうものであった。また回路の接続
構造を変化させ、つまり新しく電源線を追加する等の変
更により補強するような手法は考えられていなかった。
このため、現実的な電源線の最適化としては不十分なも
のであった。
（発明が解決しようとする課題） 以上のように従来の半導体集積回路の電源配線設計手
法では、ASIC等のレイアウト設計においては、チップ上
の消費電力の分布の偏在性に着目してチップ上での配線
スペースを考慮して最適な配線、つまり必要以上に電源
線、グランド線を張らずに、しかも電気的特性や寿命に
十分対応できる電源・グランド配線経路を決定するのは
困難である問題点があった。
そこで、このような問題点を解決するためには、チッ
プ上の各領域の消費電力、最大電流量を精度良く計算す
る手法、この各領域の消費電力、電流量から必要な電源
・グランド配線の形態を決定して自動的にレイアウトに
実現する手法や装置、さらには設計者が独自に判断でき
るようにインタラクティブ装置によく理解できるように
表示する手法や装置の開発が求められていた。
この発明は、このような従来の技術的な課題を解決す
るためになされたもので、チップ上の各領域の消費電
力、最大電流量を精度良く計算することにより電源・グ
ランド配線の最適化のための情報を設計者に与えること
ができ、また半導体基板上の各部分領域の消費電力や最
大電流量を精度良く推測評価し、それらの電気的な量の
半導体基板上での分布に対応して自動的に最適な電源・
グランド配線を求めることができる半導体集積回路の電
源配線設計方法及び電源配線設計装置を提供することを
目的とする。
［発明の構成］ （課題を解決するための手段） この本発明の半導体集積回路の電源配線設計方法は、
あらかじめ設計された単位機能の回路素子を配置してな
る半導体集積回路において最適な電源配線を求めるため
の方法であって、半導体基板上の設計対象チップ領域に
対して、仮想的な格子を設定して、チップ母体の下地の
素子を途中で切断しないように複数の領域に分割し、こ
の格子により分割される前記半導体基板の各部分領域毎
の電気的特性を抽出し、得られた電気的特性を基に前記
各部分領域毎に、前記各部分領域内の電位が一定である
と仮定して前記各部分領域における電位及び前記各部分
領域を流れる電流を求めてこれらを表示し、この表示さ
れた結果を基に設計対象チップ領域の電源配線の抵抗お
よび配線経路を変化させることで前記電源配線の設計を
行うものである。また、この発明の半導体集積回路の電
源配線設計装置は、あらかじめ設計された単位機能の回
路素子を配置してなる半導体集積回路において最適な電
源配線を求めるための装置であって、半導体基板上の設
計対象チップ領域に対して、仮想的な格子を設定して、
チップ母体の下地の素子を途中で切断しないように複数
の領域に分割する格子設定手段と、この格子により分割
される前記半導体基板の各部分領域毎の電気的特性を抽
出する電気的特性抽出手段と、この電気的特性抽出手段
により抽出された電気的特性を基に前記各部分領域毎
に、前記各部分領域内の電位が一定であると仮定して前
記各部分領域における電位及び前記各部分領域を流れる
電流を求める解析手段と、この解析手段により求められ
た解析結果を表示する表示手段とを備えたものである。
更に、本発明の他の半導体集積回路の電源配線設計方法
は、あらかじめ設計された単位機能の回路素子を配置し
てなる半導体集積回路において最適な電源配線を求める
ための方法であって、電源配線が配置された第一の試行
回路を生成する第１のステップと、前記第一の試行回路
に対し、仮想的な格子を設定して、チップ母体の下地の
素子を途中で切断しないように複数の領域に分割する第
２のステップと、この格子により分割される前記第一の
試行回路の各部分領域毎の電気的特性を抽出し、得られ
た電気的特性を基に前記第一の試行回路の前記各部分領
域毎に、前記各部分領域内の電位が一定であると仮定し
て前記各部分領域における電位及び前記各部分領域を流
れる電流を解析する第３のステップと、前記第３のステ
ップで求めた解析結果に基いて、前記第一の試行回路に
対して前記電源配線を補強する改善方策を決定すること
により、第二の試行回路を生成する第４のステップと、
前記第二の試行回路に対し、仮想的な格子を設定して、
チップ母体の下地の素子を途中で切断しないように複数
の領域に分割する第５のステップと、この格子により分
割される前記第二の試行回路の各部分領域毎の電気的特
性を抽出し、得られた電気的特性を基に前記第二の試行
回路の前記各部分領域毎に、前記各部分領域内の電位が
一定であると仮定して前記各部分領域における電位及び
前記各部分領域を流れる電流を解析する第６のステップ
と、前記第一の試行回路の解析結果と前記第二の試行回
路の解析結果とを比較し、前記改善方策によって改善さ
れていれば前記第二の試行回路を改善された回路として
受け入れ、それ以外の場合には前記改善方策を修正し、
該修正された改善方策に基いて前記第一の試行回路から
第二の試行回路を生成する第７のステップとからなり、
前記第５乃至第７のステップを繰り返すことにより電源
配線の最適化を行うものである。
（作用） この発明の半導体集積回路の電源配線設計装置では、
格子設定手段により半導体基板の領域を複数の部分領域
に分割し、各部分領域毎にそこに含まれるゲートの数、
トランジスタの寸法、ゲートの負荷容量、部分領域のゲ
ートに関連するクロック周波数等の電気的特性を電気的
特性抽出手段により抽出する。
そしてこの電気的特性抽出手段の抽出した電気的特性
を基にして、回路特性演算手段により各部分領域毎に電
源線電位、電源電流、消費電力、発熱量等の回路特性を
求め、電力電流演算手段によりそこを流れる消費電力ま
たは電流値を求める。
そしてさらに、表示手段により、前記回路特性演算手
段の求めた各部分領域毎の演算結果、または前記演算結
果を前記半導体基板上の横列毎、縦列毎に積算し、前記
半導体基板上の位置と対応させて表示する。
そして、この表示手段の表示する演算結果を基に電源
配線の接続構造を変化させることで前記電源配線の設計
を行う。
また、この発明の半導体集積回路の電源配線設計装置
では、格子設定手段により半導体基板上に仮想的な格子
を設定し、電気的特性抽出手段により格子により分割さ
れる前記半導体基板の各部分領域毎の電気的特性を抽出
する。そして、回路特性演算手段により電気的特性抽出
手段にて抽出された前記各部分領域の回路特性を求め
る。
次に、電源配線回路発生手段において、回路特性演算
手段にて算出された演算結果に応じて電源配線の接続構
造を変化させることにより電源・グランド配線の回路モ
デルを試行的に生成し、若しくは、与えられた改善方策
に応じて回路モデルの接続構造に改善を加えて新たな回
路モデルを生成し、解析手段にてこの生成された回路モ
デルの各部分領域毎の電気的特性を解析を行い、比較手
段にて前回生成した回路モデルに対する前記解析手段に
よる電気的特性の解析結果とを比較して評価をし、比較
手段の比較評価結果に従い、改善方策生成手段にて回路
モデルを所望の目的に向くように改善する方策情報を生
成して前記電源配線回路発生手段に与える。
こうして、この試行手順を何度か繰り返すことによ
り、電源・グランド配線の最適化設計を行なう。
（実施例） 以下、この発明の実施例を図に基づいて詳説する。
一般に半導体基板のチップ領域を複数の部分領域に分
割することによってチップ上での消費電力、電源電流の
分布の局所性を容易に表現できる。また部分領域におけ
る消費電力、電源電流の計算には、その部分領域に含ま
れるゲートの数やトランジスタの大きさ、各配線の負荷
容量等の電気的特性パラメータが必要であるが、レイア
ウト設計用CAD装置では配置された素子の位置からその
ような電子回路情報が容易に検索できるようにデータベ
ースに格納されているために、この電子回路情報を検索
することにより電気的特性パラメータを容易に知ること
ができる。またCMOS回路技術においては、クロック周波
数に比例して消費電力が増加するために部分領域に含ま
れるゲートに対応するクロックの周波数を知ることが大
切であるが、それも容易に行なえる。そして、これらの
電気的特性パラメータを基にして各部分領域の消費電
力、電源電流は容易に計算することができる。
さらに、得られた各部分領域毎の消費電力、電源電流
を直接チップ上の位置と対応させることができることも
電源・グランド配線の最適化設計を行なう上で大きな効
果がある。そして、多くのゲートアレイ・レイアウトLS
Iのように電源線、グランド線をチップに垂直、水平に
格子状に配線する場合は、チップに対して水平軸、垂直
軸の部分区間を辺として対向するチップ辺までのスリッ
ト状の領域の消費電力、電源電流を知ることができた方
が、そのスリット状領域に電力を供給する電源線との関
連が明らかになり、便利であり、チップとの対応をとっ
ての処理も容易である。
このような理由から、この発明の実施例ではチップの
水平辺、垂直辺に対して設定された部分区間を積算して
消費電力、最大電流量、電源・グランドの電位変化をそ
の部分区間との対応において知ることができるようにす
る。
さらに、上記のようにチップ上の各部分領域に供給さ
れる電力、電流を特定の形状の電源・グランド配線から
供給する場合を考えると、各部分領域の電圧−電流特性
を表現する素子と配線の抵抗を考えれば回路方程式を容
易に記述でき、配線上の電位、電流密度を容易に知るこ
とができる。したがって、これらの情報から許容電流密
度、電圧降下を指定すれば、電源線の本数や配線幅、つ
まり配線の抵抗をどのように設定すればよいか決定する
ことができる。ただし、各部分領域の電圧−電流特性を
表現する素子の非線形性等のために繰り返し改良による
処理が必要であり、また終了判断を行なう必要がある。
ところが、各部分領域における電源電圧と電源電流と
の関係は、大局的に見るならば非線形な素子特性となっ
てしまう。このために、回路方程式を解こうとすると非
線形性のために解の収束性等で問題が起こる可能性が大
きくなる。
しかしながら、この問題においては、元来、電源の配
線を扱っており、回路の状態によって各点の電位がそう
大きく変化するとは考えられないので、近似的に別の方
法で想定した各部分領域の電位から計算した部分領域を
通過する電流と等価な電流源で置き換えて回路方程式を
立てることにより、容易に解析することができるように
なる。
そして、正確な解析を行なうためには、逐次的な解析
により繰り返し計算における前回の各点の電位から部分
領域を通過する電流と等価な電流源を作って線形化した
解析を行なうことによって誤差を少なくしていくことが
でき、このように線形化して等価電流源で置き換えるこ
とにより解析が非常に容易となる。
こうして得られた電位、電流分布を解析し、許容電圧
降下、エレクトロマイグレーションを考慮した許容電流
密度と解析結果の電位、電流分布の差から電源回路の配
線の抵抗値を変化させ、また新しい配線径路を生成して
所定の範囲に入れる必要があり、回路レイアウト設計に
当ってはこの操作を繰り返し行ない、最適な電源配線設
計を行なうのである。
上記の繰り返し操作の中では、抵抗値を変化させた
り、新しい電源配線径路を生成したりする必要がある。
このためには、どの部分の配線抵抗を変化させたり、新
しい配線を追加したりすれば問題となっている部分、つ
まり電源電位の降下が所定の値より大きい部分や、電源
配線の電流密度が所定値より大きい部分等の電位や電流
密度を最も効果的に改善できるかという問題を解く必要
がある。なお、この部分で作られた試行的な改善案は後
で受け入れられるどうか評価されることになる。
第１図はこのような考察の下に案出したこの発明の半
導体集積回路の電源配線設計装置の一実施例を示すブロ
ック図であり、必要な情報を入力する入力部１と、設計
対象となるチップ上に仮想的な格子を設定して複数の部
分領域に分割する格子設定部２と、各部分領域毎にゲー
トの数、トランジスタの寸法、ゲートの負荷容量、部分
領域のゲートに関連するクロック周波数等の電気的特性
パラメータを抽出する電気的特性抽出部３とを備えてい
る。また、電源線電位、電源電流、消費電力または発熱
量を求めるための回路方程式を作成する回路方程式作成
部４と、この回路方程式を解くための回路方程式解析部
５と、得られた演算結果を出力する出力部６と、演算結
果または求められたチップ上の縦横各列の全体的な積算
値を基に電源配線を設計する電源配線設計部７と、さら
に各部分領域毎の演算結果、さらにはチップ上に想定さ
れた縦横各列の全体的な積算値をチップ上の位置座標と
対応させて表示するグラフィック表示部８とを備えてい
る。
次に、上記の構成の半導体集積回路の電源配線設計装
置の動作について説明する。なお、この実施例の半導体
集積回路の電源配線設計装置の動作は、この発明の半導
体集積回路の電源配線設計方法の一実施例の説明ともな
るものである。
第２図は第１図に示す半導体集積回路の電源配線設計
装置の動作を示すフローチャートであり、第３図は電源
配線設計を行なう半導体集積回路（チップ）９を示して
いる。
まず、ステップS1において、入力部１から電源配線設
計に必要な情報を入力し、格子設定部２により設計対象
チップの領域に対して縦横の仮想的な格子10,10を設定
して複数の部分領域に分割する。
ここで、部分領域への分割は、チップ母体の下地のト
ランジスタを途中で切断せず、かつできる限り論理ゲー
トを含むように設定することが望ましい。また格子によ
り分割された部分領域内に含まれる電源線の電位が一様
とみなせる程度の大きさの格子により分割するのが望ま
しい。
次にステップS2において、格子10,10により分割され
た各部分領域11に含まれている論理ゲート、トランジス
タを抽出する。
ここで抽出された論理ゲート、トランジスタは部分領
域毎に分類しておく。このように、格子10,10により分
割される各部分領域11に含まれるトランジスタ等を抽出
する操作は、このようなゲートアレイレイアウトシステ
ムがトランジスタ等を座標で分類された形でデータベー
ス内に保持しているために、比較的容易に実施できる。
次にステップS3において、各部分領域内の論理ゲート
の負荷を算出する。
この論理ゲートを流れる電流は、負荷の大きさに大き
く依存している。ただし、CMOS技術を利用した場合に
は、配線の浮遊容量、及び負荷の容量が重要である。こ
こで、抽出された負荷の大きさは電流計算のステップで
利用される。
次にステップS4において、平均スイッチング確率を計
算する。つまり、CMOSゲートアレイの場合、消費電力は
スイッチング確率に比例するため、所定の部分領域に含
まれる論理ゲートの平均的なスイッチング確率を計算し
ておく必要がある。このスイッチング確率の計算方法と
しては、最も直接的な方法として論理シュミレータを利
用する方法がある。この方法では、所定のテスト系列を
論理シュミレータにかけ、すべてのゲートについてシュ
ミレーションにおいて発生するイベントの数を記録して
おく。
このようにしてシュミレーションをある時間続けてい
くことにより、各ゲート毎の所定時間内に起こったイベ
ントの数を知ることができる。そして、次には、着目し
た格子に含まれるゲートすべてのイベント数の総和をと
り、評価した時間で割ることにより平均イベント数が分
かり、スイッチング確率が計算できる。
これとは別に、部分領域に含まれる論理ゲートに信号
を供給しているフリップフロップのクロック信号の周波
数等から論理ゲートの平均スイッチング確率を計算する
こともできる。
次にステップS5において、次の電流計算のステップで
利用するためにすべての部分領域についてゲートを整理
し、電流計算用のパラメータのテーブルを準備する。
そして、以上のステップS3〜S5は、すべての部分領域
11についての平均スイッチング確率の計算が完了するま
で繰り返し実行される（ステップS6）。
なお、ここまでのステップS2〜S6は電気的特性抽出部
３により実行される。
次のステップS7〜S11では各部分領域11を流れる電源
電流を計算し、各部分領域の電位、電源線を流れる電流
について回路方程式（節点方程式）を立てて、解析処理
する。ただし、ステップS11で繰り返し解析するように
なっているが、これは各部分領域を流れる電流の電流−
電圧特性が必ずしもよく分かっていない場合でも計算で
きるように繰り返し収束計算を行なうためである。な
お、これらの処理は、回路方程式作成部４及び回路方程
式解析部５により実行される。
まず、ステップS7で各部分領域11に対して電力消費を
計算するには、集積回路を構成するデバイス技術固有の
性質を利用する必要がある。例えば、CMOS技術において
は、ゲートがスイッチすることによる電力消費は、次の
ように計算される。Neil H.E.Weste等の著書“Principl
es of CMOS VLSI Design:A Systems Perspective"AT＆T
Bell Laboratories Inc.1985によれば、電力消費Pdは
次の式で表わされる。
Pd＝CL・VDD 2・fP …（１） ただし、CLは負荷容量であり、VDDは電源電圧、fPは
入力方形波の反復周波数である。そして、これらのパラ
メータはステップS3ないしステップS4で計算されている
ために容易に各ゲートの消費電力が計算できる。そして
部分領域11のすべてのゲートについて消費電力を計算し
て総和をとることにより、部分領域内の消費電力及び電
流を計算できる。
ここで、VDDにどのような電位を仮定するかは、次の
ようにして行なうことができる。つまり、まず最初の繰
り返し計算においては、対象VLSIの電源電圧を仮定す
る。一般にチップに与えられる電源電圧とチップ内の電
圧降下により発生する内部での電源電位は近いので、初
期値としてチップに与えられる電源電圧を利用するのが
計算効率及び収束性において有利である。
なお、次回からの計算においては、前回の計算から分
かった電源線の電圧降下を含めた電位を仮定する。
続くステップS8では、回路方程式を作る。つまり、第
４図の等価回路に示したように各部分領域11の４辺を横
切る電源線12の抵抗値を電源線幅及び抵抗率等により算
出して決定する。ここで、電源線12の形式としては、チ
ップ９上をグリッド状に覆う形式の場合を考えたが、必
ずしもこの形式に限られるわけではない。また見やすく
るためにグランド側の配線については表示しなかった
が、同様の回路構成となる。そして、各電流源13の値
は、前記ステップS7により得られた電流値を用いる。
このステップS8で作成された回路方程式は、第５図に
示すような第４図の回路各部に対して、第４図の部分領
域11の座標を（i,j）、ただし、１≦ｉ≦N,1≦ｊ≦Ｍで
あり、N,Mは縦横の格子分割とし、Iijを各部分領域11を
流れる電流とし、さらに節点の電位をVijとし、各部分
領域11の４辺に対応する抵抗のアドミッタンスをｙ
ｉ−1,j,i,j,;yi,j−1,i,j;yｉ＋1,j,i,j;yi,j＋1,i,j
として節点方程式を立てると、次の（２）式のようにな
る。
YV＝Ｉ …（２） ただし、Ｖは節点電位Vijのベクトルであり、Ｉは枝
を流れる電流Iijのベクトルである。Ｙマトリクスは各
抵抗のアドミッタンスから構成されるアドミッタンス行
列である。
次のステップS9では、回路方程式（２）を解くことに
なるが、ここで（２）式の行列を整理すると、次の式
（３）のようになる。
ただし、V1は回路の周辺部の節点の電位に対応する電
位ベクトルであり、周辺部の抵抗がないとすれば電源電
位Ｅである。これに対応する電流ベクトルI1は周辺部の
節点からグランドに流入する電流であるが、この場合に
は０である。V2は周辺部以外の節点の電位ベクトルであ
り、抵抗による電圧降下のためにＥより低い電位とな
る。また、I2は各節点からグランドに流れるステップS7
で仮定した電流の大きさであり、第４図では電流源13と
して表現されているものである。
上記の（３）式をV2について解くと、次のようにな
る。
V2＝Y22 -1I2−Y22 -1Y21V1 …（４） この（４）式によって電源の電位V1と各部分領域11を
グランドに向かって流れる電流I2を与えると、各節点の
電位V2を計算することができる。また周辺部から電源線
12を介して回路内に流入する電流Ｉ0,0,i,j（ただし、
１≦ｉ≦Ｎかつ、ｊ＝ｉまたはＭであるか、または、ｉ
＝１またはＮかつ、１≦ｊ≦Ｍである）は、次のように
表現される。
Ｉ0,0,i,j＝ｙ0,0,i,j（Ｖ0,0−Ｖi,j） …（５） 次にステップS10において、ステップS9で計算された
電位V2を各部分領域11を流れる電流を計算するステップ
S7の仮定した節点電位に代入する。
そして、ステップS11において、繰り返しを停止して
もよいかどうか判定し、前回に計算した電位V1と今回の
計算による電位V1との差の２乗和が所定誤差以下になっ
た場合に繰り返し計算を終了する。
次のステップS12では、結果をグラフィック表示部８
に表示するが、前記（５）式によって電源から第４図の
等価回路に流入する電流を各周辺領域14毎に知ることが
でき、この電流値を第６図に示したようにチップの概略
表示の周辺にグラフ表示する。
次にステップS13では、ステップS9,S10で求められた
演算結果またはこれと共にチップ９上の縦横各列の全体
的な積算値を基に電源配線を設計する。
第６図に示すものは、チップ９の概略表示の周辺４辺
にグラフの軸15を記入し、ここに（５）式で算出した電
流値Ｉを曲線16のようにグラフ化して表示したものであ
る。このチップ９の概略図には、単純化のために電源側
の配線のみを表示し、入出力セル上を第６図の太い線で
示す電源線17がリング状に回っており、そこから細い電
源線18がチップ９の内部に電流を供給するように表示し
ている。
この表示態様は上記のものに限定されず、第２の表示
方法としては、エレクトロマイグレーション等から決ま
る電源線の許容電流量と計算上決まる流入する電流量と
の差を表示して設計者に第６図と同様な方法で知らせる
表示態様をとることもできる。
さらには、第３の表示方法としては、チップ９の内部
での電源電圧の降下を各部分領域11毎に示すものがあ
り、第７図に示すようにチップ９の概略形状に重ねて各
部分領域11の電圧降下を色調をもって示すこともでき
る。なお、各部分領域11での電圧降下は式（４）を計算
することにより容易に得られる。
なお、演算結果としては、ステップS9,S10で求められ
た電源線電位、電源電流の他に消費電力、発熱量等も考
えられる。
このようにして、この実施例では、チップ領域を仮想
的な格子により複数の部分領域に分割して、各々の部分
領域の電気的特性パラメータを求め、各部分領域におけ
る電源線とグランド線との間を流れる電流−電圧特性及
び電源電位より回路方程式を立ててこれを解き、チップ
の周辺４辺から流れ込む電流を表示するようにしている
ため、チップの分割された水平方向、垂直方向のいずれ
の位置の電源線を太くしなければならないかを容易に識
別することができる。
また、以上述べてきた電源配線設計方法とチップ内の
素子の集合であるセルの概略配置を決定するフロアプラ
ンとを組み合わせることにより、局所的発熱を抑え、チ
ップ９内の発熱を均一化することが可能となる。
すなわち、電力消費の大きな回路方式、例えばECL等
においては、チップ９上の局所的な電力消費によって起
こる発熱を避ける必要がある。そのために、この発明に
よって得られたチップ９上の各部分領域の消費電力ない
しはこの消費電力より所定の計算式を用いて求められた
発熱量の分布をグラフィック表示部８で表示し、設計者
がその表示を見ながらセルの配置を変更してチップ９全
体の消費電力あるいは発熱量の分布を均一化することが
できる。
さらに、この電源配線設計方法とセルの概略配置を計
算機を用いて自動的に決定する自動フロアプラン演算装
置を組み合わせることにより、同様にチップ９内の発熱
量を均一化することが可能となる。
すなわち、消費電力を算出するステップによって求め
た消費電力あるいはこれを用いて求められた発熱量の分
布から局所的に発熱の集中した領域からセルを取り出し
て比較的発熱の少ない領域のセルと交換またはセルを移
動するステップをその発熱が所定の許容範囲になるまで
繰り返し、発熱の均一化を図ることができる。
第８図はこの発明の他の実施例のブロック図であり、
初期配線状態および前回の配線状態からの改善方策をあ
らかじめチップ種類等毎に定められた生成ルール、制約
ルールに従って生成する改善方策生成部24と、改善方策
および入力したレイアウトデータ、前回に生成した回路
モデルをもとに、新たに回路モデルを作成する試行回路
発生部22と、発生した回路モデルを格納する試行回路モ
デル格納部23と、初期モデルや前回の回路モデルを格納
する回路モデル格納部24と、試行回路モデル格納部23と
回路モデル格納部24との間でデータの転送を制御するた
めの転送器25とを備えている。
また、与えられた回路を解析して電位、電流を求める
解析部26と、試行回路のデータを解析するか、保存して
ある回路モデルのデータを解析するかを切り替えるスイ
ッチ27と、これに対応して解析結果を格納する場所を切
り替えるスイッチ28と、試行回路解析結果を格納する試
行回路解析結果格納部29と、参照用回路及び元の状態の
回路の解析結果を格納するための回路解析結果格納部21
0と、両格納部29,210の間でデータ転送する転送器211
と、改善方策を施した回路と以前の回路との間で改善が
あったどうかを評価する比較部212と、比較のための制
約条件等のルールを格納する制約ルール格納部213と、
改善方策生成に必要な生成ルールを格納する生成ルール
格納部214をも備えている。
また、この装置全体の処理の順序、データの流れを制
御する制御部215と、得られた最小結果をレイアウトデ
ータの形式に変換する実レイアウトデータ生成部216
と、必要な情報を入力するレイアウトデータ入力格納部
217をも備えている。
次に、上記構成の第２実施例の半導体集積回路の電源
配線設計装置の動作について説明する。
第９図は第２実施例の半導体集積回路の電源配線設計
装置の動作を示すフローチャートであり、まずステップ
S21でレイアウトデータ入力部217から電源配線設計に必
要な情報を入力し、以下に続く処理に適した構造にして
データを格納しておく。
次に、ステップS22において初期配線を生成する。初
期配線の生成は、第８図の生成ルール格納部214に格納
されたチップ形状等により決められたルールに従って配
線を発生する。第10図はこのような初期配線の例であ
り、チップ９の周辺部に入出力パッド41が並べられ、そ
の上に太い電源線42、グランド線43が規則的に走り、セ
ルの電源端子上に細い電源線44、グランド線45を規則的
に置き、各セルに電源を供給するようになっている。そ
こで、生成ルール格納部214にはこのような初期配線の
発生手順を格納しておき、対象とする母体によって改善
方策生成部１に初期配線生成を指示して初期配線回路を
発生させるのである。
この初期回路の生成結果は、試行回路発生部22におい
て取り扱いやすい回路解析用モデルに変換され、試行モ
デル格納部23に格納される。
この初期配線モデル生成手順の詳しい流れは第11図に
示してある。
まず、対象チップ９の領域に対して第３図に示すよう
な仮想的な縦横の格子10を設定して複数の部分領域11に
分割する（ステップS31）。ここで、部分領域11への分
割は、下地であるチップ母体９のトランジスタを途中で
切断せず、かつできる限り論理ゲートを含むように設定
することが望ましい。また格子10により分割された部分
領域11内に含まれる電源線の電位が一様とみなせる程度
の大きさの格子により分割するのが望ましい。
次に、格子10,10で分割された各部分領域11内に含ま
れている論理ゲート、トランジスタを抽出する（ステッ
プS32）。ここで抽出された論理ゲート、トランジスタ
は格子毎に分類しておく。このように、格子により分割
される各部分領域に含まれるトランジスタ等を抽出する
操作は、このようなゲートアレイレイアウトシステムが
トランジスタ等を座標で分類された形でデータベース内
に保持しているために、比較的容易に実施できる。
次にステップS33において、各部分領域11内の論理ゲ
ートの負荷を算出する。
この論理ゲートを流れる電流は、負荷の大きさに大き
く依存している。ただし、CMOS技術を利用した場合に
は、配線の浮遊容量、及び負荷の容量が重要である。こ
こで、抽出された負荷の大きさは電流計算のステップで
利用される。
次にステップS34において、平均スイッチング確率を
計算する。つまり、CMOSゲートアレイの場合、消費電力
はスイッチング確率に比例するため、所定の部分領域に
含まれる論理ゲートの平均的なスイッチング確率を計算
しておく必要がある。このスイッチング確率の計算方法
としては、最も直接的な方法として論理シュミレータを
利用する方法がある。この方法では、所定のテスト系列
を論理シュミレータにかけ、すべてのゲートについてシ
ュミレーションにおいて発生するイベントの数を記録し
ておく。
このようにしてシュミレーションをある時間続けてい
くことにより、各ゲート毎の所定時間内に起こったイベ
ントの数を知ることができる。そして、次には、着目し
た格子に含まれるゲートすべてのイベント数の総和をと
り、評価した時間で割ることにより平均イベント数が分
かり、スイッチング確率が計算できる。
これとは別に、部分領域に含まれる論理ゲートに信号
を供給しているフリップフロップのクロック信号の周波
数等から論理ゲートの平均スイッチング確率を計算する
こともできる。
次にステップS35において、次の電流計算のステップ
で利用するためにすべての部分領域についてゲートを整
理し、電流計算用のパラメータのテーブルを準備する。
そして、以上のステップS33〜S35は、すべての部分領
域11についての平均スイッチング確率の計算が完了する
まで繰り返し実行される（ステップS36）。
なお、ここまでのステップS32〜S36は電気的特性抽出
部３により実行される。
こうして、回路解析モデルへの変換が行われ、試行モ
デル各の23に格納された後、第９図に示すフローチャー
トにおける次のステップS23で、初期配線によって与え
られる電気的な特性を解析が解析部26において実行され
る。
この解析部26における電気的特性の解析の詳しい手順
は第12図のフローチャートに示されている。
ステップS311〜S314では各部分領域11を流れる電源電
流を計算し、各部分領域11の電位、電源線を流れる電流
について回路方程式（節点方程式）を立てて、解析処理
する。ただし、ステップS315で終了判定を行ない、繰り
返し解析するようになっているが、これは各部分領域11
を流れる電流の電流−電圧特性が必ずしもよく分かって
いない場合でも計算できるように繰り返し収束計算を行
なうためである。
まず、ステップS311で各部分領域11に対して電力消費
を計算する。
この電力消費を計算するには、集積回路を構成するデ
バイス技術固有の性質を利用する必要がある。例えば、
CMOS技術においては、ゲートがスイッチすることによる
電力消費は、次のように計算される。Neil H.E.Weste等
の著書“Principles of CMOS VLSI Design:A Systems P
erspective"AT＆T Bell Laboratories Inc.1985によれ
ば、電力消費Pdは次の式で表わされる。
Pd＝CL・VDD 2・fP …（１） ただし、CLは負荷容量であり、VDDは電源電圧、fPは
入力方形波の反復周波数である。そして、これらのパラ
メータは第11図のステップS33ないしステップS34で計算
されているために容易に各ゲートの消費電力が計算でき
る。そして部分領域11のすべてのゲートについて消費電
力を計算して総和をとることにより、部分領域内の消費
電力及び電流を計算できる。
ここで、VDDにどのような電位を仮定するかは、次の
ようにして行なうことができる。つまり、まず最初の繰
り返し計算においては、対象VLSIの電源電圧を仮定す
る。一般にチップに与えられる電源電圧とチップ内の電
圧降下により発生する内部での電源電位は近いので、初
期値としてチップに与えられる電源電位を利用するのが
計算効率及び収束性において有利である。
なお、次回からの計算においては、前回の計算から分
かった電源線の電圧降下を含めた電位を仮定する。
続くステップS312では、回路方程式を作る。つまり、
第４図の等価回路に示したように各部分領域11の４辺を
横切る電源線12の抵抗値を電源線幅及び抵抗率等により
算出して決定する。ここで、電源線12の形式としては、
チップ９上をグリッド状に覆う形式の場合を考えたが、
必ずしもこの形式に限られるわけではない。また見やく
るためにグランド側の配線については表示しなかった
が、同様の回路構成となる。そして、各電流源13の値
は、前記ステップS311により得られた電流値を用いる。
このステップS312で作成された回路方程式は、第５図
に示すような第４図の回路各部に対して、第４図の部分
領域11の座標を（i,j）、ただし、１≦ｉ≦N,1≦ｊ≦Ｍ
であり、N,Mは縦横の格子分割とし、Iijを各部分領域11
を流れる電流とし、さらに節点の電位をVijとし、各部
分領域11の４辺に対応する抵抗のアドミッタンスをｙ
ｉ−1,j,i,j;yi,j−1,i,j;yｉ＋1,j,i,j;yi,j＋1,i,jと
して節点方程式を立てると、次の（２）式のようにな
る。
YV＝Ｉ …（２） ただし、Ｖは節点電位Vijのベクトルであり、Ｉは枝
を流れる電流Iijのベクトルである。Ｙマトリクスは各
抵抗のアドミッタンスから構成されるアドミッタンス行
列である。
次のステップS313では、回路方程式（２）を解くこと
になるが、ここで（２）式の行列を整理すると、次の式
（３）のようになる。
ただし、V1は回路の周辺部の節点の電位に対応する電
位ベクトルであり、周辺部の抵抗がないとすれば電源電
位Ｅである。これに対応する電流ベクトルI1は周辺部の
節点からグランドに流入する電流であるが、この場合に
は０である。V2は周辺部以外の節点の電位ベクトルであ
り、抵抗による電圧降下のためにＥより低い電位とな
る。また、I2は各節点からグランドに流れるステップS3
11で仮定した電流の大きさであり、第４図では電流源13
として表現されているものである。
上記の（３）式をV2について解くと、次のようにな
る。
V2＝Y22 -1I2−Y22 -1Y21V1 …（４） この（４）式によって電源の電位V1と各部分領域11を
グランドに向かって流れる電流I2を与えると、各節点の
電位V2を計算することができる。また周辺部から電源線
12を介して回路内に流入する電流Ｉ0,0,i,j（ただし、
１≦ｉ≦Ｎかつ、ｊ＝ｉまたはＭであるか、あるいは、
ｉ＝１またはｉ＝Ｎかつ、１≦ｊ≦Ｍである）は、次の
ように表現される。
Ｉ0,0,i,j＝ｙ0,0,i,j（Ｖ0,0−Ｖi,j） …（５） 次にステップS314において、ステップS313で計算され
た電位V2を、各部分領域11を流れる電流を計算するステ
ップS311の仮定した節点電位に代入する。
そして、ステップS315において、繰り返しを停止して
もよいかどうか判定し、前回に計算した電位V1と今回の
計算による電位V1との差の２乗和が所定誤差以下になっ
た場合に繰り返し計算を終了する。
次に第９図におけるステップS24の改善方策生成で
は、第８図の解析部26で解析した結果の格納されている
回路解析結果格納部211から取り出せるデータと、制約
ルール格納部213に格納されている制約条件、生成ルー
ル格納部214に格納されている改善方策生成ルール等を
基にして、改善方策生成部21がどのような電源配線の補
強をすればよいかを決定する。
このステップS24で取り扱う問題を定式化すると、次
のような最適化問題となる。
第１の制約条件として金属配線のエレクトロマイグレ
ーションに対する耐性を考慮してすべての電源・グラン
ド配線を流れる電流ｉは所定の電流密度Imax以下でなけ
ればならない。
つまり、１≦ｉ≦M,1≦ｊ≦Ｎなる（i,j）に対して、 ｉｉ−1,j,i,j＜ｗｉ−1,j,i,j＊Imax， ｉi,j−1,i,j＜ｗi,j−1,i,j＊Imax となる。ただし、ｗｉ−1,j,i,j,wi,j−1,i,jは電源線
等の配線幅である。
また第２の制約条件としては、電源・グランド配線の
抵抗により発生する電圧降下をあらかじめ規定された値
以下にする必要がある。
つまり、１≦ｉ≦M,1≦ｊ≦Ｎなる（i,j）に対して、 Ｖ−ｖi,j≦ΔVmax， ０−ｖi,j≦ΔVmax となる。ただし、Ｖは電源電圧、ΔVmaxは許容される電
位変化、ｖi,jは各格子に対応する節点の電位である。
次に最適化の目的関数としては、一般配線に利用でき
る配線リソースを確保するためにすべての電源配線の幅
の総和と、ビア数を最小化することになる。つまり、 α＊Σｗ＊ｌ＋電源に関するビア数 を最小化することである。なおここで、αは２つの評価
関数の重さを調整するパラメータであり、Σｗ＊ｌは電
源に使用されている総配線面積である。
このような最適化問題を解く手法は次のようなもので
ある。まず第10図に示したように、電源・グランド配線
のモデルはチップ９周辺のIOセル41,41,…上に太い配線
42,43が周回し、そこからチップのコア部の各セルに対
して電源が供給できるように垂直に配線44,45が設けら
れている。これが基本の電源配線であるが、さらに第13
図に示すように、チップ９内の消費電力の位置的な分布
により水平方向に電源補強線46,47を張り、配線44,45と
の交点にビア48,49を発生することにより電源配線を補
強する。したがって、最適化問題は最小の電源補強線お
よびビア数でいかに制約条件を満足するかということに
なる。
そこでこの実施例では、制約条件に対する違反箇所を
数えてその数の多いところを補強できるように電源補強
線を引くことにする。この手順は第14図のフローチャー
トに従う。
まず、エレクトロマイグレーションを考慮した制約条
件１について、初期配線として与えられる電源配線につ
いて違反箇所、つまり規定以上に電流の流れている箇所
を数える。この作業をすべての電源線について行い、各
電源線に対して違反数を記録したリストLCVVを作成す
る。ここで、この違反数の多い電源線は電源幅に対して
電流が多いことになる（ステップS41）。
続いて、これから張る電源補強線に対応して水平方向
に並ぶ仮想的に作った部分領域の列ごとに制約条件２、
つまり電源電位の変動が規定委以上の部分の数を計算
し、すべての水平の部分領域に対してその数を記録した
リストLCVHを作成する（ステップ42）。
続いて、補強すべき点を調べる。つまり、前記LCVHが
最大の線とLCVVが最大の線とを求めるのである（ステッ
プS43）。この実施例では、電源補強を水平方向の配線
で行なうので、水平方向に積算した値が重要である。ま
た電源補強用の水平方向の配線から垂直な電源線へ電流
を供給するためのビアはLCVVが最大の点に供給する必要
がある。
続いて、ステップS43で求めた点を目標に補強の方策
を作る（ステップS44）。そのためにまず、すでに敷設
されている電源補助線が活用できないかどうかを調べ
る。つまり、maxLCVHに近い位置に電源補助線があれば
それを利用する。これは配線リソースを有効活用するた
めである。もし適当な近傍に電源補助線がないときに
は、新たに補助線を発生することを方策とする。次に、
maxLCVVの点をビア発生点とする方策を取る。
こうして、電源補強処理が終了すると、次には、第９
図のフローチャートにおけるステップS25の処理に移
り、第８図の試行回路発生部22を利用して試行回路モデ
ルを作成する。ただし、その前に作られていたモデルは
参照のために保存しておく必要があるので、必要な場合
には転送器25を使って回路モデル格納部24に待避してお
く。この試行回路モデル生成の手順は前記ステップS22
の手順と同じである。しかしながら、平均スイッチング
確率等は変化せず、補強配線を行なったことにより若干
回路構造が変化したわけであるから、一般には補強に対
応する抵抗および接続を追加すればよい。
第９図における次のステップS26では、修正した試行
回路モデルの電流、電圧の状態を解析するのであるが、
その手法は第９図のステップS23とほとんど同じであ
る。つまり、第８図のスイッチ27により試行回路モデル
を選択し、解析部26で解析を行なう。この結果は、スイ
ッチ28によって試行回路解析結果格納部29に格納され
る。ただし、それ以前の結果も保存しておくために、必
要な場合には転送器211を使用して第８図の回路解析結
果格納部210に保存する。
続くステップS27では、改善方策によって生成された
回路の特性が改良されたかどうかを判断する。第８図の
試行回路解析結果格納部29に格納されている解析結果と
解析結果格納部210に格納されている解析結果とを比較
部212で比較する。
ここで、比較項目は前述の第１の制約条件、第２の制
約条件等であるが、比較項目に対する違反件数だけで比
較するのではなく、違反の度合いを大小として評価する
ことによって、より計算効率を上げることができる場合
が多い。第８図の比較部212は、比較結果を制御部215に
信号として送り、処理の流れ及びデータの流れを制御す
ることになる。
第９図の次のステップS28は、ステップS27の判断で受
け入れられる方策、つまり改善があったと判断されなか
った時にその試行配線結果をキャンセルする処理であ
り、この場合には、第９図の試行回路モデルを回路モデ
ル格納部24に転送したり、試行回路解析結果を回路解析
結果格納部210に転送する処理を行なわないことにな
る。
次のステップS29では、ステップS24で生成した改善方
策に若干の修正を行なうことにより改善できる可能性が
あるので、先の改善方策の小修正を行ない、再度改善の
可能性を試みる。
ここで行なう方策修正の方向は、原則的に改善方策を
少なくする方向であり、このように少なくする方向に動
かすことにより、最終的には元の状態まで戻ることにな
り、必ずステップS27から抜けることができ、無限ルー
プとなる恐れはない。
次のステップS210は、改善のあった試行配線結果を改
善された回路として受け入れるステップである。つま
り、第８図において試行回路モデルを回路モデル格納部
24に転送したり、試行回路解析結果を回路解析結果格納
部210に転送する処理を行なう。
続くステップS211において、改良が十分に行われ、制
約条件が満足されたかどうかを調べる。この処理は、第
８図の比較部212によって行われる。ここで制約条件
は、第８図の制約ルール格納部213に格納された制約ル
ールを使って行なう。
こうして、制約条件を満たす改善された試行回路が見
出だされれば、次のステップS212で回路モデル格納部24
に格納された電源・グランド配線の抽象レベルのデータ
を実際のパターン用のポリゴンデータに変換する。
このようにして、第２実施例の半導体集積回路の電源
配線設計装置では、試行回路発生部22により半導体集積
回路の電源・グランド配線の回路モデルを試行的に生成
し、この試行回路発生部22の生成した回路モデルの各部
分領域毎の電気的特性を、解析部26によって解析する。
そして、試行回路発生部22が前回生成した回路モデルに
対する解析部26による電気的特性の解析結果と今回生成
した回路モデルに対する解析部26による電気的特性の解
析結果とを比較部212によって比較評価し、この比較評
価結果に従って、改善方策生成部24が回路モデルを所望
の目的に向くように改善する方策情報を生成して試行回
路発生部22に与える。
こうして、この試行手順を何度か繰り返すことによ
り、電源・グランド配線の最適化設計を行な以上最適な
電源・グランド配線を求める方法の一実施例を第９図乃
至第14図を用いて説明したが、電源・グランド配線の最
適化は、上述の方法とは別に第15図乃至第19図に示す方
法でも可能である。改善方策生成方法の別の実施例とし
ては、非線形の電流源を線形化したモデルの上で最適な
電源補強線挿入位置と電源ビア発生位置とを決定する方
法がある。第15図はこのような改善方策生成問題を解く
ためのモデルを示していて、第４図および第５図の解析
用の回路モデルに対して電源補強可能な位置に電源補強
線の候補1,2,…,j,…,nを暫定的に引き、配線抵抗をモ
デルとして組込み、さらに基本的な電源線1,2,…,i,…,
mの各節点と電源補強線の対応する節点間にスイッチsw
ijを入れて接続・開放が概念上できるようにしている。
このモデルの上では、最適方策生成の問題、つまり電
源線の電流密度制約と電源電位変動の制約とを守りつ
つ、配線リソース利用を最小化する問題は各スイッチsw
ijを動かして最小の補強線数でかつ最小のスイッチオ
ン、つまり最小の電源ビア数で両制約条件を満足するス
イッチ接続の組み合わせを発見することである。
第16図および第17図のフローチャートに従ってこの処
理は実行され、挿入する電源補強線の位置決めと、その
電源補強線上で作るべきビアの位置決めとがなされる。
この両手順は共に評価関数の微係数を求めることができ
ないために、評価関数を直接計算して探索区間を順次縮
小する方法、例えば、Calahanの“Computer−Aided Net
work Design",McGraw−Hill,1972の第11章に書かれてい
るFibonacci探索のような手順によって行なうことがで
きる。
１つの電源補強線の位置決定は、第16図に記述されて
いるような手順で行われる。ただし、ここで最良の電源
補強線位置が内部にあるものとして取り扱う。
第16図のフローチャートにおいて、ステップS51では
電源補強線の挿入位置の両端、第13図では最下端の水平
電源補強線について各々スイッチを閉じたと仮定した時
の改善を評価し、PL，PRとして記憶する。
次のステップS52では、例えばFibonacci探索を利用す
るならば、その手法で決定される位置の近くの電源補強
線について、スイッチを閉じたと仮定したときの改善を
評価し、PM1として記憶する。
続くステップS53では、探索法で決まる別の内点の近
くの電源補強線について、すべてのスイッチを閉じたと
きの改善を評価し、PM2とする。
次に、最適値を探索する範囲を決定するステップS54
を行なう。ここではPL，PR，PM1，PM2の位置が第18図の
ように並んだとすると、 PLの位置＜PM1の位置 ＜PM2の位置＜PRの位置 である。また、第18図のようにPM1＞PM2であるとすれ
ば、最小値の探索の場合には、次の探索区間は（PM1の
位置，PRの位置）となり、PM2は再利用できる。したが
って、次のように位置情報および値を更新する。
PL←PM1；PM1←PM2；PR←PR また第19図に示すようにPM1＜PM2であれば、次のよう
に位置情報および値を更新する。
PL←PL；PM1←PM2；PR←PM2 このようにすることにより、順次探索区間を狭くする
ことができる。ここで、ステップS55で補強位置を確定
するのに十分に区間が狭まれば、処理のループを終わり
にし、補強位置を確定することができる。
続いて、第17図に示すフローチャートに従って、確定
した電源補強線に対してどのようにビアを作成して電源
を供給すればよいのかを決定する手順を示している。こ
の第17図で取り扱う問題は、第15図の等価回路におい
て、第16図の処理手順により決定された電源補強位置ｊ
に対してどのスイッチswijを、しかもなるべく少ない数
のスイッチを閉じれば最適な電源補強ができるかを決定
する問題である。もちろん、ここですべての可能な位置
にビアを開ければ最大の電流供給ができることになるの
であるが、ビアを多数開けなければならないことは配線
リソース上は不利になる。
この処理も、第16図の処理手順と同じく区間探索手法
を基礎としている。ただし、ここで最良のビア発生位置
が区間の両端ではない場合を想定して取扱いを説明する
と、まず電源補強線のビア発生位置の両端、つまり第15
図で所定の水平電源補強線の左右端のスイッチを閉じた
と仮定した時の改善を評価し、VL，VRとして記憶する
（ステップS61）。
次に、例えばFibonacci探索を利用するならば、その
手法で決定される位置の近くのビアについてスイッチを
閉じたと仮定した時の改善を評価し、VM1として記憶す
る（ステップS62）。
次のステップ63では、探索法で決まる別の内点の近く
のビアのスイッチを閉じたときの改善を評価し、VM2と
する。
ついで、次に最適値を探索する範囲を決定するステッ
プS64に移る。ここでは、VL，VR，VM1，VM2の位置が次
のように並んだとする。
VLの位置＜VM1の位置 ＜VM2の位置＜VLの位置 さらに、VM1＞VM2であるとすると、最小値の探索の場
合には、次の探索区間は（VM1の位置，VRの位置）とな
り、VM2は再利用できる。したがって、次のように位置
情報および値を更新する。
VL←VM1；VM1←VM2；VR←VR また、VM1＜VM2であるとすれば、次のように位置情報
および値を更新する。
VL←VL；VM1←VM2；VR←VM2 このようにすることにより、順次探索区間を狭くする
ことができる。ここで、ステップS65でビア位置を確定
するのに十分に区間が狭まれば、処理の内側のループを
終了する。
次に、ステップS66で、確定したビア位置を登録して
以後の解析に組み込む。さらに、ビアを発生できる指定
の場合には、次のビア発生位置探索の準備に移る。
次に、ステップS67で、特定の電源補強線でのビア生
成の終了条件に達したかどうかを判断する。この終了条
件は場合によって異なり、指定回数行うことにより終了
したり、改善がある程度以上効果を出さなくなった時点
で終了するなどの方法がある。
こうして、第16図の手順と第17図の手順との組み合わ
せにより電源補強すべき位置を見出だし、その電源補強
を行うことができるのである。なおここで、補強を試行
してスイッチを閉じたときの回路の状態を解析するに
は、一般的な直流回路の解析手法を利用することができ
る。
［発明の効果］ 以上のようにこの発明によれば、半導体基板上に設定
した仮想的な格子により複数の部分領域に分割して、各
部分領域毎の電気的特性パラメータを求め、そこを流れ
る電流、消費電力、発熱量等の回路特性をを求め、これ
を各格子に沿った水平方向（横方向）、垂直方向（縦方
向）に一方の辺から他方の辺まで積算し、縦横各列で消
費する電力、発熱量、そこを流れる最大電流量等を求め
るので、半導体基板上のどの位置においてどれくらいの
電流が流れ、電力消費がなされ、あるいは発熱があるの
かを把握することができ、電源配線設計に役立てること
ができる。
また、計算結果を半導体基板上の位置との対応におい
て表示するようにしているために、設計者は表示を見な
がら設計することができ、電源配線設計を容易なものと
することができる。
さらに、この発明によれば、電源・グランド配線の試
行回路モデルを自らを生成して、これに改善を加えなが
らな最適な電源・グランド配線モデルを得ることがで
き、電源・グランド配線の自動設計が容易に行なえる。
【図面の簡単な説明】
第１図はこの発明の第１実施例のブロック図、第２図は
上記の実施例の動作を示すフローチャート、第３図は上
記の実施例におけるチップの領域分割方法を示す説明
図、第４図は上記の実施例における電源配線設計対象と
なるチップの等価回路図、第５図は上記の実施例の１つ
の部分領域の等価回路の拡大図、第６図はチップ上の各
部分領域の縦横各列に流れる電流を示すグラフ表示する
表示例を示す説明図、第７図はチップ状に被せる電位降
下の大小を色調表示した表示例を示す説明図、第８図は
この発明の第２実施例のブロック図、第９図は上記実施
例の動作を示すフローチャート、第10図は上記実施例で
用いるチップ上の電源・グランド線の配置パターンの一
例を示す説明図、第11図は上記実施例における仮想格子
を設定して各格子ごとの電気的特性を解析する処理を示
すフローチャート、第12図は上記実施例における仮想格
子毎の回路特性を求める処理を示すフローチャート、第
13図は上記実施例で電源補強を行なうチップの説明図、
第14図は上記実施例における回路モデルの改善方策生成
処理のフローチャート、第15図はこの発明の第３実施例
における改善方策手法の原理を説明するための等化回路
図、第16図は上記実施例においてどの電源線を補強する
かを決定する処理のフローチャート、第17図は上記実施
例においてどの位置にビアを開けるかを決定する処理の
フローチャート、第18図はどの電源線について補強処理
の行うかを決定する原理を説明する説明図、第19図はど
の位置にビアを開けるかを決定する原理を説明する説明
図である。 １……入力部、２……格子設定部 ３……電気的特性抽出部 ４……回路方程式作成部 ５……回路方程式解析部 ６……出力部 ７……電源配線設計部 ８……グラフィック表示部 21……改善方策生成部 22……試行回路発生部 23……試行回路モデル格納部 24……回路モデル格納部 25……転送器、26……解析部 27……スイッチ、28……スイッチ 29……試行回路解析結果格納部 210……回路解析結果格納部 211……転送器、212……比較部 213……制約ルール格納部 214……生成ルール格納部 215……制御部 216……実レイアウトデータ生成部 217……レイアウトデータ入力格納部

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】あらかじめ設計された単位機能の回路素子
    を配置してなる半導体集積回路において最適な電源配線
    を求めるための方法であって、 半導体基板上の設計対象チップ領域に対して、仮想的な
    格子を設定して、チップ母体の下地の素子を途中で切断
    しないように複数の領域に分割し、 この格子により分割される前記半導体基板の各部分領域
    毎の電気的特性を抽出し、得られた電気的特性を基に前
    記各部分領域毎に、前記各部分領域内の電位が一定であ
    ると仮定して前記各部分領域における電位及び前記各部
    分領域を流れる電流を求めてこれらを表示し、 この表示された結果を基に設計対象チップ領域の電源配
    線の抵抗および配線経路を変化させることで前記電源配
    線の設計を行うことを特徴とする半導体集積回路の電源
    配線設計方法。
  2. 【請求項２】あらかじめ設計された単位機能の回路素子
    を配置してなる半導体集積回路において最適な電源配線
    を求めるための装置であって、 半導体基板上の設計対象チップ領域に対して、仮想的な
    格子を設定して、チップ母体の下地の素子を途中で切断
    しないように複数の領域に分割する格子設定手段と、 この格子により分割される前記半導体基板の各部分領域
    毎の電気的特性を抽出する電気的特性抽出手段と、 この電気的特性抽出手段により抽出された電気的特性を
    基に前記各部分領域毎に、前記各部分領域内の電位が一
    定であると仮定して前記各部分領域における電位及び前
    記各部分領域を流れる電流を求める解析手段と、 この解析手段により求められた解析結果を表示する表示
    手段と、 を備えることを特徴とする半導体集積回路の電源配線設
    計装置。
  3. 【請求項３】あらかじめ設計された単位機能の回路素子
    を配置してなる半導体集積回路において最適な電源配線
    を求めるための方法であって、 電源配線が配置された第一の試行回路を生成する第１の
    ステップと、 前記第一の試行回路に対し、仮想的な格子を設定して、
    チップ母体の下地の素子を途中で切断しないように複数
    の領域に分割する第２のステップと、 この格子により分割される前記第一の試行回路の各部分
    領域毎の電気的特性を抽出し、得られた電気的特性を基
    に前記第一の試行回路の前記各部分領域毎に、前記各部
    分領域内の電位が一定であると仮定して前記各部分領域
    における電位及び前記各部分領域を流れる電流を解析す
    る第３のステップと、 前記第３のステップで求めた解析結果に基いて、前記第
    一の試行回路に対して前記電源配線を補強する改善方策
    を決定することにより、第二の試行回路を生成する第４
    のステップと、 前記第二の試行回路に対し、仮想的な格子を設定して、
    チップ母体の下地の素子を途中で切断しないように複数
    の領域に分割する第５のステップと、 この格子により分割される前記第二の試行回路の各部分
    領域毎の電気的特性を抽出し、得られた電気的特性を基
    に前記第二の試行回路の前記各部分領域毎に、前記各部
    分領域内の電位が一定であると仮定して前記各部分領域
    における電位及び前記各部分領域を流れる電流を解析す
    る第６のステップと、 前記第一の試行回路の解析結果と前記第二の試行回路の
    解析結果とを比較し、前記改善方策によって改善されて
    いれば前記第二の試行回路を改善された回路として受け
    入れ、それ以外の場合には前記改善方策を修正し、該修
    正された改善方策に基いて前記第一の試行回路から第二
    の試行回路を生成する第７のステップとからなり、 前記第５乃至第７のステップを繰り返すことにより電源
    配線の最適化を行うことを特徴とする半導体集積回路の
    電源配線設計方法。
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