JP2000099561A - 半導体装置の電源電圧変動解析装置 - Google Patents

Abstract

(57)【要約】 【課題】 テストパターンを用いることなくセル単位で
ＬＳＩ全体の電源配線の検証を可能にする電源電圧変動
解析装置を提供する。 【解決手段】 ネットリスト格納手段１１と、配置配線
情報格納手段１２と、セル・ディレイ・ライブラリ１３
との出力に基づいて、論理回路の各インスタンスの動作
時間を静的に算出する動作時間算出部１４と、セル・パ
ワー・ライブラリ１５、動作時間算出部１４、ネットリ
スト格納手段１１、配置配線情報格納手段１２、及びセ
ルパワーライブラリ１５の出力に基づいて、論理回路全
体で最大消費電流の時刻、値、及び位置を算出する最大
消費電流値算出部１６と、論理回路内の電源配線上での
電圧降下を、最大消費電流値算出部１６の出力に基づい
て解析及び検証する電源電圧変動解析部１７とを備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、大規模集積回路
（ＬＳＩ）の電源配線の設計に際して、静的に電源電圧
降下を解析することによりテストパターンの作成を不要
とした、ＬＳＩ等の半導体装置の電源電圧変動解析装置
に関する。電源設計によりＬＳＩ内の配線を流れる電流
密度を押さえるとともに、ＬＳＩの最大消費電流より決
まる電源電圧変動を最小にする必要がある。なぜなら
ば、電源電圧降下が起こることにより遅延時間の増加を
まねき、動作周波数の低下や、最悪の場合、ＬＳＩの誤
動作につながるからである。ＬＳＩの大規模化、高集積
化、高速化により消費電力の増大とともにこの電源設計
の難易度が増加している。

【０００２】

【従来の技術】ＬＳＩは、複数のトランジスタからなる
セルを多数集積して構成されている。従来、ＬＳＩの設
計時におけるＬＳＩの電源配線の検証方法として、ＬＳ
Ｉを構成するセルを単位に行う方法と、セルをトランジ
スタレベルまで分解してトランジスタを単位に行う方法
とがある。

【０００３】従来のセルを単位とする検証方法によれ
ば、テストパターンを解析対象ＬＳＩの外部より入力し
てそのＬＳＩの動作をシミュレートすることによりＬＳ
Ｉの動作状態を検出し、その平均消費電流を算出し、算
出した平均消費電流に対して電源配線が既定の電流密度
を満たしているかを解析していた。そして、既定の電流
密度を満たすように電源配線トポロジーおよび電源配線
幅を決定していた。この方法では、最大消費電流を求め
るためには長時間の測定と膨大なデータ量を必要とする
ので、最大消費電流による電源電圧変動を電源設計の時
点で考慮することはない。

【０００４】従来のトランジスタを単位とする検証方法
によれば、テストパターンを解析対象ＬＳＩの外部より
入力してそのＬＳＩの動作のシミュレーションをするこ
とにより、そのＬＳＩの電源配線の電流密度のみならず
電源電圧変動をも算出し解析できる。しかしながら、ト
ランジスタ単位の検証をＬＳＩのチップ全体に対して行
うことは、回路規模が大きすぎて不可能である。

【０００５】

【発明が解決しようとする課題】上記の従来のセルを単
位とする検証方法では、ＬＳＩの外部から与えた入力動
作パターン（テストパターン）をシミュレーションする
ことでＬＳＩの消費電力を算出する。この場合、ＬＳＩ
の動作状態は入力されたテストパターンに依存して決定
される。テストパターンによる解析対象ＬＳＩの動作が
そのＬＳＩの実際の動作に近い場合は、妥当な消費電力
が算出される。

【０００６】しかしながら、ＬＳＩの実際の動作に近い
動作をさせるテストパターンを作成することは困難であ
る。例えば、ＬＳＩの動作保証のためだけのテストパタ
ーンなどでは、ＬＳＩ全体の実際の動作ではなくてＬＳ
Ｉの一部しか動作しない場合も多く、このような場合に
はＬＳＩの全体の消費電力を算出することが困難である
という課題がある。

【０００７】また、入力テストパターンによるＬＳＩの
動作が実際のＬＳＩの動作に近くなるようにテストパタ
ーンを作成した場合は、平均消費電力はＬＳＩの動作全
体の時間についてＬＳＩを流れる電流を積分することに
より比較的簡単に求めることができるが、ＬＳＩの最大
消費電流値を算出するためには、部分的な電流波形を時
間軸に沿って重ね合わせる必要がある。この重ね合わせ
処理のためには、大規模な装置と長時間の処理が必要で
ある。したがって、ＬＳＩの最大消費電流値を算出する
ためには、膨大な処理時間と計算機資源を消費するとい
う課題がある。ＬＳＩの回路規模が増大する現在、その
処理時間と計算機資源の規模は現実的には不可能な処理
規模となっている。

【０００８】さらに、回路をトランジスタレベルまで分
解してシミュレーションをすることにより、最も高い精
度で解析できるが、上記のようにＬＳＩのチップ全体に
対して行うことは、回路規模が大きすぎて不可能である
という課題がある。本発明の目的は、上記従来技術にお
ける課題に鑑み、テストパターンを用いることなくセル
単位でＬＳＩ全体の電源配線の検証を可能にすることに
ある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の一態様により提供されるものは、解析対象
装置の論理回路を構成する素子の間の接続関係を規定す
るネットリストを格納するネットリスト格納手段と、該
素子の各々を該論理回路のチップ上に配置して形成され
るインスタンスの各々の位置情報とインスタンス間の接
続情報とからなる配置配線情報を格納する配置配線情報
格納手段と、論理回路を構成する１つ以上の素子からな
るセル毎の遅延時間を格納するセル・ディレイ・ライブ
ラリと、該ネットリスト格納手段との出力に基づいてイ
ンスタンスの動作時間を静的に算出する動作時間算出部
と、論理回路を構成するセルの動作状態での予め算出さ
れた消費電流パラメータを格納するセル・パワー・ライ
ブラリと、ネットリスト格納手段の出力と、配置配線情
報格納手段の出力と、動作時間算出部の出力に得られた
静的に算出された各インスタンスの動作時間と、セル・
パワー・ライブラリの出力に得られる消費電流パラメー
タとに基づいて、論理回路全体で最も電流が消費される
時刻、最大消費電流値、及び最大電流消費位置を算出す
る最大消費電流値算出部と、論理回路内の電源配線上で
の電圧降下を、最大消費電流値算出部の出力に基づいて
解析・検証する電源電圧変動解析部と、を備える半導体
装置の電源電圧変動解析装置である。

【００１０】本発明の第二の態様によれば、上記論理回
路はクロック伝播回路であり、上記動作時間算出部は、
クロック伝播回路の動作時間を静的に算出するものであ
る。本発明の第三の態様によれば、上記論理回路は、同
時に動作する複数のセルを有しており、セルは同一の電
源配線を共有しており、動作時間算出部が算出する最大
消費電流値は、複数のセルにより共有される電源配線に
おいて消費される電流の最大値である。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態を添付
の図面を参照しながら詳細に記載する。図１は本発明の
第一の実施の形態による半導体装置の電源電圧変動解析
装置を示すブロック図である。図において、この電源電
圧変動解析装置は、論理回路ネットリスト格納部１１
と、回路配置配線情報格納部１２と、セル・ディレイ・
ライブラリ１３と、動作時間演算部１４と、セル・パワ
ー・ライブラリ１５と、最大消費電流値算出部１６と、
電源電圧変動解析部１７とを備えている。

【００１２】論理回路ネットリスト格納部１１は、解析
対象である論理回路を構成する素子の間の接続関係を既
定するネットリストを格納する。回路配置配線情報格納
部１２は、上記論理回路のチップ上に配置された各素子
（インスタンスという）の配置位置および配線に関する
情報を格納する。セル・ディレイ・ライブラリ１３は、
論理回路を構成する各素子の入出力間の遅延時間を格納
する。

【００１３】動作時間算出部１４は、論理回路ネットリ
スト格納部１１と、回路配置配線情報格納部１２と、セ
ル・ディレイ・ライブラリ１３とに格納されている内容
に基づいて、各インスタンスの動作時間を静的に算出す
る。セル・パワー・ライブラリ１５は、各セルの入出力
端子における最大消費電流値、入出力端子における電圧
変化に応じて最大電流が流れる時刻及び電流変化の開始
時刻と終了時刻よりなる。したがって、セル・パワー・
ライブラリ１５の内容を読むことにより、各セルの消費
電力パラメータがわかる。

【００１４】最大消費電流値算出部１６は、動作時間算
出部１４の出力に得られた静的に算出された各インスタ
ンスの動作時間と、論理回路ネットリスト格納部１１の
出力と、回路配置配線情報格納部１２の出力と、セルパ
ワーライブラリ１５の出力に得られる消費電流パラメー
タに基づいて、論理回路全体で最も電流が消費される時
刻、最大消費電流値、及び最大電流消費位置を算出す
る。より詳細には、回路配置配線情報格納部１２の出力
から各インスタンスの配置情報と電源配線情報を得て、
その情報から複数のインスタンスが共有する電源配線を
認識し、その電源配線における各インスタンスの最大消
費電流を時間軸に沿って重ね合わせてその電源配線にお
ける最大消費電流値を算出し、複数の電源配線における
最大消費電流値を算出する。

【００１５】電源電圧変動解析部１７は最大消費電流値
算出部１６の出力を利用して、各電源配線に最大電流が
流れた時の電源電圧変動の解析及び検証をする。図２は
図１の装置の動作を説明するフローチャートである。図
１および図２において、動作時間算出部１４はステップ
Ｓ２１からステップＳ２３による動作時間算出の計算を
行う。まず、ステップＳ２１で、解析対象である論理回
路のネットリスト格納部１１内のネットリストと、回路
配置配線情報格納部１２内の回路配置配線情報と、セル
・ディレイ・ライブラリ１３に格納されている情報に基
づいて、解析対象である論理回路の各インスタンスの動
作時間（インスタンス・ディレイ）を静的に算出する。
次いでステップＳ２２で、同じくネットリスト格納部１
１内のネットリストと、回路配置配線情報格納部１２内
の回路配置配線情報と、セル・ディレイ・ライブラリ１
３に格納されている情報に基づいて、且つステップＳ２
１で計算した各インスタンスのインスタンス・ディレイ
に基づいて、インスタンスの間のネットにおける遅延で
あるネット・ディレイの計算をする。次いでステップＳ
２３で、同じくネットリスト格納部１１内のネットリス
トと、回路配置配線情報格納部１２内の回路配置配線情
報と、セル・ディレイ・ライブラリ１３に格納されてい
る情報に基づいて、且つステップＳ２２で計算したネッ
トディレイに基づいて、始点のインスタンスから複数の
インスタンスを経て終点のインスタンスに達する間の全
インスタンスを通るパスの遅延時間を、始点と終点を通
り得る全パスについて行う。このパスの遅延時間はパス
・ディレイ解析結果ファイル２０１に格納しておく。

【００１６】次いでステップＳ２４にて、回路配線配置
情報格納部１２に格納されている回路配置配線情報に基
づいて、解析対象である論理回路においてインスタンス
が共有する電源配線網（図７参照）を抽出する。抽出し
た電源配線網は電源配線網ファイル２０２に格納してお
く。次いで最大消費電流値算出部１６はステップＳ２５
及びステップＳ２６からなる最大消費電流値の算出を行
う。即ち、ステップＳ２５にて、ネットリスト格納部１
１内のネットリストと、パス・ディレイ解析結果ファイ
ル２０１の内容と、電源配線網ファイル２０２の内容
と、セル・パワー・ライブラリ１５の内容とに基づい
て、各インスタンスの入出力端における消費電流を時間
軸に沿って計算する。次いでステップＳ２６にて、上記
消費電流を重ね合わせることにより、各パスの最大消費
電流値を算出する。これにより、各インスタンスがとり
うる最大の消費電流値とその時間と位置とを求める。

【００１７】次いでステップＳ２７にて、ステップＳ２
６で算出した最大消費電流値に基づいて、その電源配線
に最大消費電流が流れた時の電源電圧変動を解析し検証
する。ステップＳ２５からステップＳ２８の処理を、電
源配線トポロジーに沿って論理回路の大きな部分に拡大
して繰り返すことにより、解析対象であるＬＳＩ全体の
電源電圧変動の解析を、テストパターンを入力すること
なく行うことができる。

【００１８】ステップＳ２８の解析結果でＯＫであれば
解析処理を終了し、ＮＧであればＬＳＩの再レイアウト
をすることになる。図３は図１に示した論理回路ネット
リスト格納部の内容の一例を示す図である。図におい
て、第一行目の"buffd1"はセルの名称であり、"I18798"
はそのセルの論理回路上でのインスタンス名であり、"I
(w2[31])”はそのインスタンスの入力端子名であり、
"z" はそのインスタンスの出力端子名であり、"N18798"
はその出力端子に接続されたネット名である。第２行目
以降も同様である。このようにして、論理回路上の全て
のセルと、それに対応するインスタンス名、入力端子
名、出力端子名、出力端子に接続されるネット名が記述
されている。したがって、図１の動作時間算出部１４及
び最大消費電流値算出部１６はそれぞれ、論理回路ネッ
トリスト１１内のセル名を指定することにより、そのセ
ルに対応するインスタンス名、入力端子名、出力端子
名、出力端子に接続されるネット名を読み出すことがで
きる。入力端子と出力端子との距離から、そのインスタ
ンス内での遅延時間がテストパターンを論理回路に入
力しなくても計算できる。

【００１９】図４は図１に示した回路配置配線情報格納
部１２の内容の一例を示す図である。図において、第一
行目の"I6586" は接続元のインスタンス名であり、"I"
はそのインスタンスの入力端子名であり、"I6063" は接
続先のインスタンス名であり、"Z" はそのインスタンス
の出力端子名であり、"N22503"は接続元のインスタンス
と接続先のインスタンスとの間のネット名である。実際
には、接続元のインスタンスに関する(I6586 I) と接続
先のインスタンスに関する(I6063 Z) との記述の間に、
ネットの経由点の座標も記述される。ネットの経由点の
座標を読み出すことにより、そのネットに付随している
負荷容量を計算でき、その負荷容量を有するネットによ
る遅延時間がテストパターンを論理回路に入力しなく
ても計算できる。

【００２０】図５は図１に示したセル・ディレイ・ライ
ブラリ１３の内容の一例を示す図である。一般にセル内
における遅延時間は、接続される負荷の大きさに応じて
変化する。セル・ディレイ・ライブラリ１３の内容はこ
の負荷の大きさとセル内の遅延時間との関係を規定して
いる。即ち、図５において、Ｔ０＝５００、Ｔ０＝９０
０等はインスタンスの出力負荷がゼロの時の遅延時間を
表しており、ＫＣＬ＝１００、ＫＣＬ＝３００等は出力
負荷に応じて変化するインスタンスディレイの度合いを
表している。例えば、図５の下方に示すグラフからわか
るように、インスタンスの出力負荷がＣのときに、ＫＣ
Ｌ＝１００のインスタンスではインスタンス・ディレイ
はｔ１であり、ＫＣＬ＝３００のインスタンスではイン
スタンス・ディレイはｔ２である。

【００２１】図６は図１に示したセル・パワーライブラ
リ１５の内容の一例を示す図である。一般にセルに入力
される信号の波形が出力に現れる場合の出力波形の立ち
上がり時間はそのセルの出力負荷の大きさによって変化
する。セル・パワー・ライブラリ１３には、各インスタ
ンスに対応するセルの動作状態での予め算出された消費
電力パラメータが格納されている。この消費電力パラメ
ータは、各セルの端子の各状態における最大消費電流値
と、端子の電圧変化に対する最大電流をとる時間と、電
流変化の開始時間及び終了時間とよりなる。つまり、セ
ル・パワー・ライブラリ１３の内容はこの出力負荷の大
きさと出力波形の立ち上がり時間との関係を規定してい
る。即ち、図６において、出力波形の立ち上がり時間が
２０、２００、２０００の場合がそれぞれ示されてお
り、立ち上がり時間が２０の場合は、出力負荷が０の時
の最大電流値は３００であるのに対し、出力負荷が１０
になると最大電流値は４００になっている。また、立ち
上がり時間が２００の場合は、出力負荷が０の時の最大
電流値は６００であるのに対し、出力負荷が１０になる
と最大電流値は７００になっている。

【００２２】図７はＬＳＩチップ表面のレイアウトを示
す図である。図７の下方に示すように、図示例のＬＳＩ
チップ７０は４つのレイアウト・ブロック７１〜７４を
含む。太線７５は電源配線を示している。レイアウト・
ブロック７１内に、電流源７６と回路ブロック７８と、
その回路ブロック７８を貫通する電源配線７９とが示さ
れている。他のレイアウト・ブロック７２〜７４の各々
も、図示は省略してあるが、レイアウト・ブロック７１
と同様の構成を有する。

【００２３】図７の上方には、レイアウト・ブロック７
１内の回路ブロック７８を拡大して示してある。図示の
ように、回路ブロック７８は複数のインスタンス８０を
含んでおり、インスタンス８０の各々は電流源８１と等
価で電源配線７９に接続されている。図７の上部に示し
た配置について、図２のステップＳ２５〜Ｓ２７を実行
し、次いで他の配置についてステップＳ２５〜Ｓ２７を
実行する、という処理を繰り返すことにより、ＬＳＩ全
体についての電源電圧変動の解析が行われ、それにより
最適な電源配線が設計される。

【００２４】図８は図７の上部に示した回路ブロックの
一例の詳細なブロック図である。図において、クロック
・バッファ８３の出力と、フリップフロップ（ＦＦ３）
８７との間に、第１の電源配線９０（パス１）と第２の
電源配線９１（パス２）とが接続されている。第１の電
源配線９０には、第１のフリップフロップ（ＦＦ１）８
４と、第１の組み合わせ回路（Ｃｅｌｌ１）８５と、第
２の組み合わせ回路（Ｃｅｌｌ２）８６と、第３のフリ
ップフロップ（ＦＦ３）８７とが直列接続されている。
第２の電源配線９１には、第２のフリップフロップ（Ｆ
Ｆ２）８９と、第１の組み合わせ回路（Ｃｅｌｌ１）８
５と、第２の組み合わせ回路（Ｃｅｌｌ２）８６と、第
３のフリップフロップ（ＦＦ３）８７とが直列接続され
ている。

【００２５】各フリップフロップ及び組み合わせ回路の
入力と出力との間の電源配線９０上の信号の遅延は、
論理回路ネットリスト格納部１１の内容を読み出すこと
により得られる。クロック・バッファ８３の出力とフリ
ップフロップ８４の入力との間の電源配線９０上の遅延
、フリップフロップ８４の出力と組み合わせ回路８５
の入力との間の電源配線９０上の信号の遅延、組み合
わせ回路８５の出力と組み合わせ回路８６の入力との間
の電源配線９０上の信号の遅延、及び組み合わせ回路
８６の出力とフリップフロップ８７の入力との間の電源
配線９０上の信号の遅延は、回路配置配線情報格納部
１２の内容から得られる。

【００２６】クロック・バッファ８３の出力とフリップ
フロップ８７の入力との間の電源配線９０上の信号の遅
延は、図２のステップＳ２３で求めたパス・ディレイ
であって、上記遅延及びに対して、セル・ディレイ
・ライブラリ１３の内容に基づく出力負荷容量を考慮し
て計算される。図９は、図８のクロック・バッファ８３
にクロック信号ＣＫ１を入力したと仮定した場合の、各
フリップフロップ及び組み合わせ回路の出力動作のタイ
ミングと、消費電流の大きさを示すグラフである。図示
のグラフは、上記遅延時間の計算の過程で得られる。
図９において、時刻ｔ１で立ち上がるクロック信号ＣＫ
１をクロック・バッファ８３に入力したとすると、時刻
ｔ２でフリップフロップ８４の入力が立ち上がり、時刻
ｔ３でその出力が変化し、時刻ｔ４で組み合わせ回路８
５の出力が変化し、時刻ｔ５で組み合わせ回路８６の出
力が変化し、時刻ｔ６でフリップフロップ８７の入力か
変化するということが計算できる。これらの時刻は、上
記遅延時間及びにより得られる。また、各インスタ
ンスにおける消費電流は、論理回路ネットリスト格納部
１１の内容と回路配置配線情報格納部１２の内容に基づ
いて得られる各インスタンスの出力負荷と、セル・パワ
ー・ライブラリ１５の内容とに基づいて、得られる。

【００２７】パス１についてのこれらの消費電流値を重
ね合わせると図９の最下部に示すグラフとなる。このグ
ラフから、パス１における最大電流値は時刻ｔ１とｔ２
の間であって、その大きさはＡ１であることがわかる。
図１０は図８の回路における電源配線９１が通るパス２
について、図９と同様の手法で得られたグラフである。
このグラフから、パス２における最大電流値も時刻ｔ１
とｔ２の間であって、その大きさはＡ２であることがわ
かる。

【００２８】図９に示した第１のパス９０における最大
電流値と第２のパス９１における最大電流値とを比較す
ると、図示例では第２のパス９１の最大電流値Ａ２のほ
うがパス９０の最大電流値Ａ１より大きいので、第２の
パス９１の最大電流値Ａ２を回路ブロック７８（図７）
の最大電流値として採用する。図１１は本発明の第二の
実施の形態による電源電圧変動解析方法を示すフローチ
ャートである。図１１と図２との相違点は、図２におい
ては解析対象の論理回路は例えば図８に示した組み合わ
せ回路を含む任意の論理回路であったが、図１１では解
析対象となる回路はクロック伝播回路である点である。

【００２９】同期設計を行った論理回路においては、ク
ロック伝播回路が消費電力の大部分を占める。ますます
高速化が進みつつある現在、クロック伝播回路はその動
作時間をできるだけ合わせ、タイミング設計を少しでも
容易にするような手法をとる場合が多い。このため、ク
ロック伝播回路だけに着目すれば、回路の大部分を占め
る消費電力が、ほぼ同じ動作時間で動作していることが
わかり、電源電圧変動を算出するための最大消費電流値
とその消費時間もクロック伝播回路の遅延情報のみから
算出できる。消費電力を削減するため回路動作に合わせ
て、クロック伝播回路を止めるような論理設計がなされ
る場合もあるが、クロック伝播回路は、入力動作パター
ンに依存することなく、動作しているか動作していない
かを判断することが容易であるので、そのようなＬＳＩ
にいても、最大消費電流値とその時間を静的に算出する
ことが可能である。このような考察に基づいて、クロッ
ク伝播回路に着目して電源配線に対する最大電流が流れ
た時の電源電圧変動を解析し検証する。

【００３０】即ち、ステップＳ１１１では、論理回路ネ
ットリスト１１、回路配置配線情報ファイル１２、及び
セル・ディレイ・ライブラリ１３の内容に基づいてクロ
ック伝播回路の抽出をする。この抽出されたクロック伝
播回路に対して、ステップＳ１１２〜ステップＳ１１５
で、図２に示したステップＳ２３〜ステップＳ２７と同
様の計算を行って、電源電圧変動の解析を行う。

【００３１】図１２はクロック伝播回路の一例を示す回
路図である。図示例においては、クロックバッファＣＬ
１０の出力は、１段目のクロックバッファＣＬ１０、Ｃ
Ｌ１１、・・・ＣＬ１ｎに入力されている。その１段目
のなかの１つのクロックバッファＣＬ１０の出力は３段
目のクロックバッファＣＬ３０、ＣＬ３１・・・、ＣＬ
３ｍに入力されている。以下同様にして、末端のフリッ
プフロップまで、順次クロックバッファが接続されてい
る。末端にはフリップフロップＦＦ０〜ＦＦｎ〜ＦＦｘ
が存在しており、前段のクロックバッファにより駆動さ
れる。このような回路構成においては、各段のクロック
バッファにおけるクロック信号のスキュー、及び末端の
フリップフロップにおけるクロック信号のスキューをで
きる限り小さくするように設計される。したがって、同
一の段に属するクロックバッファやフリップフロップは
ほぼ同じタイミングで動作すると考えられるので、各段
のおける最大消費電流値及びその時刻の算出が容易にな
る。

【００３２】図１３は図１２の回路にクロック信号ＣＬ
を入力したと仮定したときの各段の入力波形を示す図で
ある。１段目のクロックバッファＣＬ０の入力電流は図
１３の（１）のように変化することが、図１１のフロー
チャートに示す処理を行うことにより計算される。同様
に、２段目のクロックバッファＣＬ２０の入力、３段目
のクロックバッファ（図示せず）の入力、末端のフリッ
プフロップＦＦ０の入力電流は、それぞれ図１３の
（２）、（３）、（４）に示すように変化することが計
算される。

【００３３】１段目の他のクロックバッファＣＬ１１〜
ＣＬｎのそれぞれの入力電流も図１３の（１）とほぼ同
じようにして変化すると考えられる。２段目の他のクロ
ックバッファＣＬ２１〜Ｃ２ｍのそれぞれの入力電流も
図１３の（１）とほぼ同じようにして変化すると考えら
れる。他の段も同様である。ただし、各クロックバッフ
ァ又はフリップフロップの入力における電流の変化のタ
イミング及び電流の大きさは、実施の形態１と同様に、
その素子に接続される配線の配線長、その素子の中を通
過するゲート遅延時間により定まるので、格段における
素子の入力電流の最大値及び変化時刻は微妙に異なる。

【００３４】図１３の（５）は１段目のすべてのクロッ
クバッファの入力電流を加算した場合の入力電流の変化
を示している。同様に図１３の（６）は２段目のすべて
のクロックバッファの入力電流を加算した場合の入力電
流の変化を示しており、図１３の（７）は３段目のすべ
てのクロックバッファの入力電流を加算した場合の入力
電流の変化を示しており、図１３の（８）は末端のすべ
てのフリップフロップの入力電流と加算した場合の入力
電流の変化を示している。図１３の（９）は（５）から
（８）までに示した電流値を重ね合わせた場合を示して
いる。図示例では、重ね合わせた電流の中で時刻ｔ３に
おいて電流値が最大値Ａ３となっている。半導体チップ
内のすべてのクロック抽出回路について同様の解析を行
い、それらの回路の中で最大の電流値が、半導体チップ
の最大電力に対応すると考えられる。こうして、テスト
パターンを入力することなく、静的に電源電圧変動を解
析することができる。

【００３５】このように、同期設計を行った論理回路に
おいては、クロック伝播回路だけに着目し、静的な動作
時間から最大消費電流値を算出することにより、電源電
圧変動を解析・検証することができる。クロック伝播回
路のみに着目すると算出対象のインスタンス及び電源配
線をともに大幅に削減できるため処理規模及び処理時間
ともに有利に解析と検証ができる。

【００３６】図１４は本発明の第三の実施の形態による
電源電圧解析の対象である論理回路の配線パターンを示
す図である。クロック伝播回路以外に大きな電源電圧変
動をもたらすのは、組み合わせ回路のうち電源配線を共
有しているインスタンスがほぼ同一のタイミングで動作
する場合である。このような回路は、演算器のように規
則性が高く、同一の演算を複数ビットに対して行うよう
な場合に設計される。これらの回路も通常、同期設計さ
れているため、あるクロックサイクルで、各組み合わせ
回路のインスタンスが動作するタイミングを静的に算出
することができる。したがって第一の実施形態と同様な
装置を用いて、静的に算出した動作時間に各インスタン
スの最大消費電流値を重ね合わせることにより、電源電
圧変動を検証し解析することができる。

【００３７】図１４において、１４１〜１４６は第一の
回路パターン上のインスタンスを示し、１５１、１５
２、…は第二の回路パターン上のインスタンスを示す。
１６１は第一の回路パターンを通る電源配線、１６２は
第二の回路パターンを通る電源配線を示す。第一の回路
パターンと第二の回路パターンとを含む点線で示した部
分１６０の中の電源電圧変動の解析をする。第一の回路
パターン内のインスタンス１４１は第二の回路パターン
内のインスタンス１５１及び１５２に信号線１６３によ
り接続されている。同様に第一の回路パターン内のイン
スタンス１４２は第二の回路パターン内のインスタンス
１５３及び１５４に信号線１６４により接続されてい
る。第一の回路パターン内の他のインスタンスも、第二
の回路パターン内の対応するインスタンスに同様の信号
線により接続されている。このように、同種類のインス
タンスがほとんど同じ経路を通って接続される回路の例
としては、前述したクロック抽出回路の外に、データバ
スや、加算器や、乗算器や、ＡＬＵ等がある。

【００３８】このような回路においては、同一電源配線
に接続されるそれぞれのインスタンスが動作するタイミ
ングもほぼ同時となる。したがって、電源配線１６１に
接続されるインスタンス１４１〜１４６が動作するタイ
ミングがほぼ同一であり、ある種の入信号をインスタン
ス１４１〜１４６に並列に入力した場合の電源配線１６
１における最大電流値と時刻が計算できる。同様に、電
源配線１６２における最大電流値と時刻も計算できる。
これらの最大電流値を図９に示したのと同じようにして
重ね合わせることにより、部分１６０内での最大電流値
と時刻がわかる。

【００３９】同様にして、他の部分についても最大電流
値と時刻とが計算できるので、回路全体の最大電流値と
時刻がわかる。これにより、この論理回路の電源電圧変
動を解析することができる。このように、クロック伝播
回路以外の大きな電源電圧変動をもたらす回路に対して
は、組み合わせ回路のうち電源配線を共有しているイン
スタンスがほぼ同一のタイミングで動作する場合を、第
一又は第二の実施の形態と同様の手法を用いて解析する
ことにより局所的な電源電圧変動の解析及び検証ができ
る。

【００４０】

【発明の効果】以上の説明から明らかなように、本発明
により、解析対象の論理回路に対して、動作パターンを
入力してシミュレーションをすることなく最大消費電流
値を静的に算出することが可能になり、各電源配線に対
する最大電流が流れた時のワーストケースの電源電圧変
動の解析及び検証をすることが可能になる。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態による半導体装置の
電源電圧変動解析装置を示すブロック図である。

【図２】図１の装置の動作を説明するフローチャートで
ある。

【図３】図１に示した論理回路ネットリスト格納部の内
容の一例を示す図である。

【図４】図１に示した回路配置配線情報格納部１２の内
容の一例を示す図である。

【図５】図１に示したセル・ディレイ・ライブラリ１３
の内容の一例を示す図である。

【図６】図１に示したセル・パワーライブラリ１５の内
容の一例を示す図である。

【図７】ＬＳＩチップ表面のレイアウトを示す図であ
る。

【図８】図７の上部に示した回路ブロックの一例の詳細
なブロック図である。

【図９】図８の各フリップフロップ及び組み合わせ回路
の出力動作のタイミングと、消費電流の大きさを示すグ
ラフである。

【図１０】図８の回路における電源配線９１が通るパス
２について、図９と同様の手法で得られたグラフであ
る。

【図１１】本発明の第二の実施の形態による電源電圧変
動解析方法を示すフローチャートである。

【図１２】クロック伝播回路の一例を示す回路図であ
る。

【図１３】図１２の回路にクロック信号ＣＬを入力した
と仮定したときの各段の入力波形を示す図である。

【図１４】本発明の第三の実施の形態による電源電圧解
析の対象である論理回路の配線パターンを示す図であ
る。

【符号の説明】

１１…ネットリスト格納手段 １２…回路配線情報格納手段 １３…セル・ディレイ・ライブラリ １４…動作時間算出部 １５…セル・パワー・ライブラリ １６…最大消費電流値 １７…電源電圧変動解析部 ７９…電源配線 ８０…インスタンス １４１〜１４６，１５１，１５２…インスタンス １６１，１６２…電源配線

フロントページの続き (72)発明者 平山 章生 神奈川県川崎市高津区坂戸３丁目２番１号 富士通エルエスアイテクノロジ株式会社 内 Ｆターム(参考） 5B046 AA08 BA03 DA04 JA03 JA07 KA06 5F064 EE52 EE54 HH06 HH10 HH12

Claims (3)

【特許請求の範囲】
1. 【請求項１】 解析対象装置の論理回路を構成する素子
   の間の接続関係を規定するネットリストを格納するネッ
   トリスト格納手段と、 該素子の各々を該論理回路のチップ上に配置して形成さ
   れるインスタンスの各々の位置情報と該インスタンス間
   の接続情報とからなる配置配線情報を格納する配置配線
   情報格納手段と、 該論理回路を構成する１つ以上の該素子からなるセル毎
   の遅延時間を格納するセル・ディレイ・ライブラリと、 前記ネットリスト格納手段及び前記セル・ディレイ・ラ
   イブラリの出力に基づいて、前記インスタンスの動作時
   間を静的に算出する動作時間算出部と、 該論理回路を構成するセルの動作状態での予め算出され
   た消費電流パラメータを格納するセル・パワー・ライブ
   ラリと、 前記動作時間算出部の出力に得られた静的に算出された
   各インスタンスの動作時間と、前記ネットリスト格納手
   段の出力と、前記配置配線情報格納手段の出力と、前記
   セルパワーライブラリの出力に得られる消費電流パラメ
   ータとに基づいて、前記論理回路全体で最も電流が消費
   される時刻、最大消費電流値、及び最大電流消費位置を
   算出する最大消費電流値算出部と、 前記論理回路内の電源配線上での電圧降下を、前記最大
   消費電流値算出部の出力に基づいて解析・検証する電源
   電圧変動解析部と、を備える、半導体装置の電源電圧変
   動解析装置。
2. 【請求項２】 前記論理回路はクロック伝播回路であ
   り、 前記動作時間算出部は、該クロック伝播回路の動作時間
   を静的に算出するものである、請求項１に記載の電源電
   圧変動解析装置。
3. 【請求項３】 前記論理回路は、同時に動作する複数の
   セルを有しており、該セルは同一の電源配線を共有して
   おり、前記動作時間算出部が算出する前記最大消費電流
   値は、該複数のセルにより共有される電源配線において
   消費される電流の最大値である、請求項１に記載の電源
   電圧変動解析装置。