JP4548985B2 - 回路解析装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路の電源配線や接地配線の電圧降下等を求める回路解析装置に関するものである。
【０００２】
【従来の技術】
近年のプロセスの微細化に伴って、電源配線や接地配線の抵抗成分による電圧降下や、配線幅が狭いことによる高い電流密度などの影響が大きくなってきている。
従来の回路解析装置では、電源配線又は接地配線に接続された各トランジスタに流れる電流値と配線抵抗に基づいて電圧降下を計算するとともに、配線幅に基づいて電流密度を計算する。
【０００３】
各トランジスタに流れる電流値を求める手段としては、動的解析手法と静的解析手法がある。
従来の動的な回路解析装置は、計算機資源や計算時間が多くかかる回路シミュレーションを実行することにより回路全体を解析するので、回路が大規模化すると、ノード数が膨大になって計算機資源や計算時間が限界に達し、解析が困難である。
【０００４】
そこで、回路を分割して分割回路毎に解析を行うと、その分割回路の電圧降下や電流密度を求めることができるが、上位階層セルの電源配線や接地配線の解析を行うことができないので、回路全体の電圧降下や電流密度を求めることができない。
他方、従来の静的な回路解析装置は、実動作に基づいたピーク電流を評価することができないので、解析精度が不十分であった。
【０００５】
【発明が解決しようとする課題】
従来の回路解析装置は以上のように構成されているので、動的解析手法を採用する場合、大規模な回路の解析を実施することができず、静的解析手法を採用する場合、実動作に基づいたピーク電流を評価することができないために解析精度が不十分になる課題があった。
【０００６】
この発明は上記のような課題を解決するためになされたもので、大規模な回路の解析を精度よく実施することができる回路解析装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る回路解析装置は、抽出手段により抽出された素子の接続情報から下位階層セルの解析用モデルを生成し、その解析用モデルとテストパターンを用いて下位階層セルに対する回路シミュレーションを実行する下位階層シミュレーション手段と、その下位階層シミュレーション手段のシミュレーション結果を参照して上位階層セルの解析用モデルを生成し、その解析用モデルを用いて上位階層セルに対する回路シミュレーションを実行する上位階層シミュレーション手段とを設けたものである。
【０００８】
この発明に係る回路解析装置は、下位階層シミュレーション手段により上位階層セルと下位階層セルを接続する配線の節点の電流波形がシミュレーションされている場合、上位階層シミュレーション手段が、その下位階層セルを当該電流波形の電流発生源とみなして、その上位階層セルの解析用モデルを生成するようにしたものである。
【０００９】
この発明に係る回路解析装置は、上位階層セルが複数の下位階層セルから構成されている場合、上位階層シミュレーション手段が各下位階層セル間の遅延時間を考慮して、その上位階層セルの解析用モデルを生成するようにしたものである。
【００１０】
この発明に係る回路解析装置は、上位階層セルが複数の下位階層セルから構成されている場合、複数の計算機を用いて下位階層シミュレーション手段を構成し、各計算機が各下位階層セルに対する回路シミュレーションを並列的に実行するようにしたものである。
【００１１】
この発明に係る回路解析装置は、下位階層シミュレーション手段が外部から論理シミュレーション結果を入力すると、その論理シミュレーション結果を電圧波形で表したテストパターンに変換するようにしたものである。
【００１２】
この発明に係る回路解析装置は、上位階層シミュレーション手段が上位階層セルに対する回路シミュレーションを実行することにより、半導体集積回路の配線部の電圧降下又は電流密度を求めるようにしたものである。
【００１３】
この発明に係る回路解析装置は、上位階層シミュレーション手段が上位階層セルに対する回路シミュレーションを実行する代わりに、下位階層シミュレーション手段によりシミュレーションされた各下位階層セルの電流波形を重ね合わせて上位階層セルのピーク電流を求め、そのピーク電流から半導体集積回路の配線部の電圧降下又は電流密度を求めるようにしたものである。
【００１４】
この発明に係る回路解析装置は、下位階層シミュレーション手段のシミュレーション結果をライブラリ化するライブラリ手段を設けたものである。
【００１５】
この発明に係る回路解析装置は、下位階層シミュレーション手段が上位階層シミュレーション手段によりシミュレーションされた上位階層セルの電圧降下を参照して、下位階層セルに対する回路シミュレーションを実行するようにしたものである。
【００１６】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による回路解析装置を示す構成図であり、図において、１は半導体集積回路のマスクパターンのデータをレイアウト情報として記憶するレイアウト情報記憶部、２はレイアウト情報記憶部１に記憶されているレイアウト情報から素子の接続情報を抽出する素子接続情報抽出部（抽出手段）、３はレイアウトに実現されたトランジスタや、配線に係る寄生抵抗についての素子情報と、各素子間の電気的な接続関係に係る情報として与えられる素子接続情報とを記憶する素子接続情報記憶部である。
【００１７】
４は素子接続情報記憶部３に記憶されている素子接続情報から下位階層セルの解析用モデルを生成するとともに、電流値観測箇所（上位階層セルと下位階層セルを接続する電源配線／接地配線の節点）を求めるモデル生成部、５はモデル生成部４により生成された解析用モデルとテストパターンを用いて下位階層セルに対する回路シミュレーションを実行することにより、電源配線／接地配線の節点の電流波形を計算する下位階層シミュレーション部である。なお、モデル生成部４及び下位階層シミュレーション部５から下位階層シミュレーション手段が構成されている。
【００１８】
６は各下位階層セル間の遅延時間を格納する遅延データベース、７は下位階層セルを下位階層シミュレーション部５により計算された電流波形の電流発生源とみなして、上位階層セルの解析用モデルを生成する解析用回路データ作成部であり、解析用回路データ作成部７は各下位階層セル間の遅延時間を考慮して、上位階層セルの解析用モデルを生成する。８は解析用回路データ作成部７により生成された解析用モデルを用いて上位階層セルに対する回路シミュレーションを実行することにより、電源配線／接地配線の電圧降下と電流密度を計算する上位階層シミュレーション部である。なお、遅延データベース６，解析用回路データ作成部７及び上位階層シミュレーション部８から上位階層シミュレーション手段が構成されている。９は上位階層シミュレーション部８により計算された電圧降下や電流密度等の解析結果を記憶する解析結果記憶部、１０は解析結果記憶部９に記憶されている解析結果を表示する結果表示部である。
【００１９】
次に動作について説明する。
レイアウト情報記憶部１には、半導体集積回路のマスクパターンのデータがレイアウト情報として記憶されている。図２は半導体集積回路のレイアウトの一例を示しており、大規模回路のレイアウトは図３に示すように階層的に構成されることがよくある。即ち、まず基本となるセル（下位階層セル）を作成したのち、各下位階層セルを適宜配置して信号線や電源線等を配線することにより上位階層セルが作成される。
【００２０】
素子接続情報抽出部２は、レイアウト情報記憶部１に記憶されているレイアウト情報から素子接続情報を抽出し、その素子接続情報を素子接続情報記憶部３に格納する。
図４は素子接続情報の一例を示している。
【００２１】
モデル生成部４は、素子接続情報記憶部３に記憶されている素子接続情報から下位階層セルの解析用モデル（ネットリスト）を生成するとともに、電流値観測箇所（上位階層セルと下位階層セルを接続する電源配線／接地配線の節点）を求める。
下位階層シミュレーション部５は、モデル生成部４が解析用モデルを生成すると、その解析用モデルと外部入力したテストパターンを用いて下位階層セルに対する回路シミュレーションを実行することにより、電源配線／接地配線の節点の電流波形を計算する。
【００２２】
解析用回路データ作成部７は、下位階層シミュレーション部５が電源配線／接地配線の節点の電流波形を計算すると、図５に示すように、下位階層セルを下位階層シミュレーション部５により計算された電流波形の電流発生源とみなして、上位階層セルの解析用モデルを生成する。その際、複数の下位階層セルから上位階層セルが構成されている場合、各下位階層セル間で信号遅延が発生するので、遅延データベース６に格納されている各下位階層セル間の遅延時間を考慮して、上位階層セルの解析用モデルを生成する。
【００２３】
上位階層シミュレーション部８は、解析用回路データ作成部７が解析用モデルを生成すると、その解析用モデルを用いて上位階層セルに対する回路シミュレーションを実行することにより、電源配線／接地配線の電圧降下や電流密度を計算し、その電圧降下や電流密度等の解析結果を解析結果記憶部９に格納する。また、電源配線／接地配線／信号線の電圧／電流波形も解析結果記憶部９に格納する。
結果表示部１０は、解析結果記憶部９に記憶されている解析結果を表示する。
【００２４】
以上で明らかなように、この実施の形態１によれば、素子接続情報から下位階層セルの解析用モデルを生成し、その解析用モデルとテストパターンを用いて下位階層セルに対する回路シミュレーションを実行する一方、下位階層セルに対する回路シミュレーションの結果を参照して上位階層セルの解析用モデルを生成し、その解析用モデルを用いて上位階層セルに対する回路シミュレーションを実行するように構成したので、従来であれば、計算機資源や計算時間の面から動的な解析が困難な大規模回路に対しても、動的な解析が可能になり、その結果、大規模な回路の解析を精度よく実施することができる効果を奏する。
【００２５】
実施の形態２．
上記実施の形態１では、特に言及していないが、上位階層セルが複数の下位階層セルから構成されている場合、複数の計算機を用いて下位階層シミュレーション部５を構成し、各計算機が各下位階層セルに対する回路シミュレーションを並列的に実行するようにしてもよい。
これにより、下位階層セルに対する回路シミュレーションの実行時間を短縮することができる効果を奏する。
【００２６】
実施の形態３．
図６はこの発明の実施の形態３による回路解析装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
１１はモデル生成部４と同様の機能を有し、外部から論理シミュレーションによる信号線の論理値パターンを入力すると、その論理値パターンを電圧波形で表したテストパターンに変換して下位階層シミュレーション部５に出力するモデル生成部（下位階層シミュレーション手段）である。
【００２７】
次に動作について説明する。
論理シミュレーションによる信号線の論理値パターンは、図７に示すように、“１”または“０”の論理値で表されている。したがって、その論理値パターン自体をテストパターンとして下位階層シミュレーション部５に与えることはできない。
【００２８】
そこで、この実施の形態３では、モデル生成部１１が外部から論理シミュレーションによる信号線の論理値パターンを入力すると、図８に示すように、論理値パターンの波形になまりを加えることにより、その論理値パターンを電圧波形で表したテストパターンに変換し、そのテストパターンを下位階層シミュレーション部５に出力するようにする。
これにより、論理値パターンから電圧波形で表したテストパターンに変換する変換手段が外部に設けられていない場合でも、下位階層セルに対する回路シミュレーションを実行することができる効果を奏する。
【００２９】
実施の形態４．
図９はこの発明の実施の形態４による回路解析装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
１２は下位階層シミュレーション部５により計算された各下位階層セルの電流波形を重ね合わせて上位階層セルのピーク電流を求め、そのピーク電流から半導体集積回路の電源配線／接地配線の電圧降下又は電流密度を求める電圧降下計算部である。
【００３０】
次に動作について説明する。
上記実施の形態１〜３では、上位階層シミュレーション部８が回路シミュレーションを実行することにより、電源配線／接地配線の電圧降下又は電流密度を求めるものについて示したが、回路シミュレーションを実行せずに、電源配線／接地配線の電圧降下又は電流密度を求めるようにしてもよい。
【００３１】
即ち、電圧降下計算部１２は、下位階層シミュレーション部５が各下位階層セルの電流波形を計算すると、図１０に示すように、各下位階層セルに到達するまでの信号の遅延時間を考慮して、各下位階層セルの電流波形を重ね合わせることにより、上位階層セルのピーク電流を求める。
そして、電圧降下計算部１２は、上位階層セルのピーク電流と電源配線／接地配線の抵抗値から電圧降下値を計算し、上位階層セルのピーク電流と配線幅から電流密度値を計算する。
この実施の形態４によれば、回路シミュレーションを実行することなく、電源配線／接地配線の電圧降下又は電流密度を求めることができるので、実行時間を短縮することができる効果を奏する。
【００３２】
実施の形態５．
図１１はこの発明の実施の形態５による回路解析装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
１３は下位階層シミュレーション部５の回路シミュレーションの実行を制御する電流波形ライブラリ作成制御部、１４は下位階層シミュレーション部５のシミュレーション結果を保存する電流波形ライブラリである。なお、電流波形ライブラリ作成制御部１３及び電流波形ライブラリ１４からライブラリ手段が構成されている。
【００３３】
次に動作について説明する。
上記実施の形態１〜４では、モデル生成部４が下位階層セルの解析用モデルを生成すると、下位階層シミュレーション部５が下位階層セルの解析用モデルとテストパターンを用いて下位階層セルに対する回路シミュレーションを実行するものについて示したが、この実施の形態５では、下位階層シミュレーション部５が過去に実行した回路シミュレーションで用いている解析用モデル及びテストパターンと同一の解析用モデル及びテストパターンが新たに入力された場合には、電流波形ライブラリ作成制御部１３が下位階層シミュレーション部５の回路シミュレーションの実行を停止させる。即ち、解析用モデル及びテストパターンの組み合せが新規である場合のみ、下位階層シミュレーション部５の回路シミュレーションを実行させるようにする。
【００３４】
下位階層シミュレーション部５が回路シミュレーションを実行した場合には、そのシミュレーション結果が電流波形ライブラリ１４に保存されるので、解析用回路データ作成部７は、電流波形ライブラリ１４からシミュレーション結果を読み込んで、上位階層セルの解析用モデルを生成する。
なお、図１２の例では、同一の下位階層セルＧが３つ存在し、そのうち１つの下位階層セルＧにはテストパターンＡが入力され、他の２つの下位階層セルＧにはテストパターンＢが入力されているので、電流波形ライブラリ１４から電流波形Ａと電流波形Ｂが読み出されている。
【００３５】
以上で明らかなように、この実施の形態５によれば、下位階層シミュレーション部５のシミュレーション結果をライブラリ化するように構成したので、例えば、メモリブロックのように同一セルが繰り返し配置されるような回路に対しては、下位階層セルに対する回路シミュレーションの実行回数を削減することができ、全体の実行時間を短縮することができる効果を奏する。
【００３６】
実施の形態６．
図１３はこの発明の実施の形態６による回路解析装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
１５は解析結果記憶部９に記憶されている上位階層セルの電圧降下に応じて下位階層シミュレーション部５に与える上位階層セルの電源電圧波形を更新する電源電圧値変換部（下位階層シミュレーション手段）である。
【００３７】
次に動作について説明する。
上記実施の形態１〜５では、特に言及していないが、下位階層シミュレーション部５が回路シミュレーションを実行する際、電源電圧値が電圧降下のない理想電圧値として実行している。これに対して、この実施の形態６では、回路シミュレーションの解析精度を高めるため、上位階層セルの電圧降下に応じて下位階層シミュレーション部５に与える電源電圧値を更新するようにする。
例えば、図１４に示すように、いくつかのタイムステップに切った直前のステップにおける上位階層セルの電圧値の平均値を電源電圧値として下位階層シミュレーション部５に与えるようにする。
【００３８】
これにより、下位階層シミュレーション部５が電源電圧値を用いて回路シミュレーションを再実行することになるので、例えば、長い配線の引き回しや細い配線のために電圧降下が大きい回路に対して、精度よく電圧降下や電流密度の解析を行うことができる効果を奏する。
【００３９】
実施の形態７．
上記実施の形態１〜６では、電圧降下や電流密度を解析するものについて示したが、これに限るものではなく、例えば、電圧／電流波形を観測することにより、電圧変動によるノイズ、電圧降下が起こった後の電圧の回復時間等を解析するようにしてもよい。
また、上記実施の形態１〜６では、電源配線や接地配線の節点を観測対象にするものについて示したが、これに限るものではなく、例えば、各セル間の信号線を観測対象にしてもよい。
【００４０】
【発明の効果】
以上のように、この発明によれば、抽出手段により抽出された素子の接続情報から下位階層セルの解析用モデルを生成し、その解析用モデルとテストパターンを用いて下位階層セルに対する回路シミュレーションを実行する下位階層シミュレーション手段と、その下位階層シミュレーション手段のシミュレーション結果を参照して上位階層セルの解析用モデルを生成し、その解析用モデルを用いて上位階層セルに対する回路シミュレーションを実行する上位階層シミュレーション手段とを設けるように構成したので、大規模な回路の解析を精度よく実施することができる効果がある。
【００４１】
この発明によれば、下位階層シミュレーション手段により上位階層セルと下位階層セルを接続する配線の節点の電流波形がシミュレーションされている場合、上位階層シミュレーション手段が、その下位階層セルを当該電流波形の電流発生源とみなして、その上位階層セルの解析用モデルを生成するように構成したので、簡単に上位階層セルの解析用モデルを生成することができる効果がある。
【００４２】
この発明によれば、上位階層セルが複数の下位階層セルから構成されている場合、上位階層シミュレーション手段が各下位階層セル間の遅延時間を考慮して、その上位階層セルの解析用モデルを生成するように構成したので、精度よく上位階層セルの解析用モデルを生成することができる効果がある。
【００４３】
この発明によれば、上位階層セルが複数の下位階層セルから構成されている場合、複数の計算機を用いて下位階層シミュレーション手段を構成し、各計算機が各下位階層セルに対する回路シミュレーションを並列的に実行するように構成したので、下位階層セルに対する回路シミュレーションの実行時間を短縮することができる効果がある。
【００４４】
この発明によれば、下位階層シミュレーション手段が外部から論理シミュレーション結果を入力すると、その論理シミュレーション結果を電圧波形で表したテストパターンに変換するように構成したので、論理値パターンから電圧波形で表したテストパターンに変換する変換手段が外部に設けられていない場合でも、下位階層セルに対する回路シミュレーションを実行することができる効果がある。
【００４５】
この発明によれば、上位階層シミュレーション手段が上位階層セルに対する回路シミュレーションを実行することにより、半導体集積回路の配線部の電圧降下又は電流密度を求めるように構成したので、精度よく電圧降下又は電流密度を求めることができる効果がある。
【００４６】
この発明によれば、上位階層シミュレーション手段が上位階層セルに対する回路シミュレーションを実行する代わりに、下位階層シミュレーション手段によりシミュレーションされた各下位階層セルの電流波形を重ね合わせて上位階層セルのピーク電流を求め、そのピーク電流から半導体集積回路の配線部の電圧降下又は電流密度を求めるように構成したので、実行時間を短縮することができる効果がある。
【００４７】
この発明によれば、下位階層シミュレーション手段のシミュレーション結果をライブラリ化するライブラリ手段を設けるように構成したので、実行時間を短縮することができる効果がある。
【００４８】
この発明によれば、下位階層シミュレーション手段が上位階層シミュレーション手段によりシミュレーションされた上位階層セルの電圧降下を参照して、下位階層セルに対する回路シミュレーションを実行するように構成したので、例えば、長い配線の引き回しや細い配線のために電圧降下が大きい回路に対して、精度よく電圧降下や電流密度の解析を行うことができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による回路解析装置を示す構成図である。
【図２】 半導体集積回路のレイアウトの一例を示すレイアウト図である。
【図３】 上位階層セルを示す説明図である。
【図４】 素子接続情報の一例を示す説明図である。
【図５】 上位階層セルの解析用モデルを示す説明図である。
【図６】 この発明の実施の形態３による回路解析装置を示す構成図である。
【図７】 論理値パターンを示す説明図である。
【図８】 電圧波形で表したテストパターンを示す説明図である。
【図９】 この発明の実施の形態４による回路解析装置を示す構成図である。
【図１０】 電流波形の重ね合わせを説明する説明図である。
【図１１】 この発明の実施の形態５による回路解析装置を示す構成図である。
【図１２】 テストパターンに対応する電流波形を示す説明図である。
【図１３】 この発明の実施の形態６による回路解析装置を示す構成図である。
【図１４】 電源電圧値の更新を示す説明図である。
【符号の説明】
１ レイアウト情報記憶部、２ 素子接続情報抽出部（抽出手段）、３ 素子接続情報記憶部、４ モデル生成部（下位階層シミュレーション手段）、５ 下位階層シミュレーション部（下位階層シミュレーション手段）、６ 遅延データベース（上位階層シミュレーション手段）、７ 解析用回路データ作成部（上位階層シミュレーション手段）、８ 上位階層シミュレーション部（上位階層シミュレーション手段）、９ 解析結果記憶部、１０ 結果表示部、１１ モデル生成部（下位階層シミュレーション手段）、１２ 電圧降下計算部、１３ 電流波形ライブラリ作成制御部（ライブラリ手段）、１４ 電流波形ライブラリ（ライブラリ手段）、１５ 電源電圧値変換部（下位階層シミュレーション手段）。
【発明の属する技術分野】
この発明は、半導体集積回路の電源配線や接地配線の電圧降下等を求める回路解析装置に関するものである。
【０００２】
【従来の技術】
近年のプロセスの微細化に伴って、電源配線や接地配線の抵抗成分による電圧降下や、配線幅が狭いことによる高い電流密度などの影響が大きくなってきている。
従来の回路解析装置では、電源配線又は接地配線に接続された各トランジスタに流れる電流値と配線抵抗に基づいて電圧降下を計算するとともに、配線幅に基づいて電流密度を計算する。
【０００３】
各トランジスタに流れる電流値を求める手段としては、動的解析手法と静的解析手法がある。
従来の動的な回路解析装置は、計算機資源や計算時間が多くかかる回路シミュレーションを実行することにより回路全体を解析するので、回路が大規模化すると、ノード数が膨大になって計算機資源や計算時間が限界に達し、解析が困難である。
【０００４】
そこで、回路を分割して分割回路毎に解析を行うと、その分割回路の電圧降下や電流密度を求めることができるが、上位階層セルの電源配線や接地配線の解析を行うことができないので、回路全体の電圧降下や電流密度を求めることができない。
他方、従来の静的な回路解析装置は、実動作に基づいたピーク電流を評価することができないので、解析精度が不十分であった。
【０００５】
【発明が解決しようとする課題】
従来の回路解析装置は以上のように構成されているので、動的解析手法を採用する場合、大規模な回路の解析を実施することができず、静的解析手法を採用する場合、実動作に基づいたピーク電流を評価することができないために解析精度が不十分になる課題があった。
【０００６】
この発明は上記のような課題を解決するためになされたもので、大規模な回路の解析を精度よく実施することができる回路解析装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る回路解析装置は、抽出手段により抽出された素子の接続情報から下位階層セルの解析用モデルを生成し、その解析用モデルとテストパターンを用いて下位階層セルに対する回路シミュレーションを実行する下位階層シミュレーション手段と、その下位階層シミュレーション手段のシミュレーション結果を参照して上位階層セルの解析用モデルを生成し、その解析用モデルを用いて上位階層セルに対する回路シミュレーションを実行する上位階層シミュレーション手段とを設けたものである。
【０００８】
この発明に係る回路解析装置は、下位階層シミュレーション手段により上位階層セルと下位階層セルを接続する配線の節点の電流波形がシミュレーションされている場合、上位階層シミュレーション手段が、その下位階層セルを当該電流波形の電流発生源とみなして、その上位階層セルの解析用モデルを生成するようにしたものである。
【０００９】
この発明に係る回路解析装置は、上位階層セルが複数の下位階層セルから構成されている場合、上位階層シミュレーション手段が各下位階層セル間の遅延時間を考慮して、その上位階層セルの解析用モデルを生成するようにしたものである。
【００１０】
この発明に係る回路解析装置は、上位階層セルが複数の下位階層セルから構成されている場合、複数の計算機を用いて下位階層シミュレーション手段を構成し、各計算機が各下位階層セルに対する回路シミュレーションを並列的に実行するようにしたものである。
【００１１】
この発明に係る回路解析装置は、下位階層シミュレーション手段が外部から論理シミュレーション結果を入力すると、その論理シミュレーション結果を電圧波形で表したテストパターンに変換するようにしたものである。
【００１２】
この発明に係る回路解析装置は、上位階層シミュレーション手段が上位階層セルに対する回路シミュレーションを実行することにより、半導体集積回路の配線部の電圧降下又は電流密度を求めるようにしたものである。
【００１３】
この発明に係る回路解析装置は、上位階層シミュレーション手段が上位階層セルに対する回路シミュレーションを実行する代わりに、下位階層シミュレーション手段によりシミュレーションされた各下位階層セルの電流波形を重ね合わせて上位階層セルのピーク電流を求め、そのピーク電流から半導体集積回路の配線部の電圧降下又は電流密度を求めるようにしたものである。
【００１４】
この発明に係る回路解析装置は、下位階層シミュレーション手段のシミュレーション結果をライブラリ化するライブラリ手段を設けたものである。
【００１５】
この発明に係る回路解析装置は、下位階層シミュレーション手段が上位階層シミュレーション手段によりシミュレーションされた上位階層セルの電圧降下を参照して、下位階層セルに対する回路シミュレーションを実行するようにしたものである。
【００１６】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による回路解析装置を示す構成図であり、図において、１は半導体集積回路のマスクパターンのデータをレイアウト情報として記憶するレイアウト情報記憶部、２はレイアウト情報記憶部１に記憶されているレイアウト情報から素子の接続情報を抽出する素子接続情報抽出部（抽出手段）、３はレイアウトに実現されたトランジスタや、配線に係る寄生抵抗についての素子情報と、各素子間の電気的な接続関係に係る情報として与えられる素子接続情報とを記憶する素子接続情報記憶部である。
【００１７】
４は素子接続情報記憶部３に記憶されている素子接続情報から下位階層セルの解析用モデルを生成するとともに、電流値観測箇所（上位階層セルと下位階層セルを接続する電源配線／接地配線の節点）を求めるモデル生成部、５はモデル生成部４により生成された解析用モデルとテストパターンを用いて下位階層セルに対する回路シミュレーションを実行することにより、電源配線／接地配線の節点の電流波形を計算する下位階層シミュレーション部である。なお、モデル生成部４及び下位階層シミュレーション部５から下位階層シミュレーション手段が構成されている。
【００１８】
６は各下位階層セル間の遅延時間を格納する遅延データベース、７は下位階層セルを下位階層シミュレーション部５により計算された電流波形の電流発生源とみなして、上位階層セルの解析用モデルを生成する解析用回路データ作成部であり、解析用回路データ作成部７は各下位階層セル間の遅延時間を考慮して、上位階層セルの解析用モデルを生成する。８は解析用回路データ作成部７により生成された解析用モデルを用いて上位階層セルに対する回路シミュレーションを実行することにより、電源配線／接地配線の電圧降下と電流密度を計算する上位階層シミュレーション部である。なお、遅延データベース６，解析用回路データ作成部７及び上位階層シミュレーション部８から上位階層シミュレーション手段が構成されている。９は上位階層シミュレーション部８により計算された電圧降下や電流密度等の解析結果を記憶する解析結果記憶部、１０は解析結果記憶部９に記憶されている解析結果を表示する結果表示部である。
【００１９】
次に動作について説明する。
レイアウト情報記憶部１には、半導体集積回路のマスクパターンのデータがレイアウト情報として記憶されている。図２は半導体集積回路のレイアウトの一例を示しており、大規模回路のレイアウトは図３に示すように階層的に構成されることがよくある。即ち、まず基本となるセル（下位階層セル）を作成したのち、各下位階層セルを適宜配置して信号線や電源線等を配線することにより上位階層セルが作成される。
【００２０】
素子接続情報抽出部２は、レイアウト情報記憶部１に記憶されているレイアウト情報から素子接続情報を抽出し、その素子接続情報を素子接続情報記憶部３に格納する。
図４は素子接続情報の一例を示している。
【００２１】
モデル生成部４は、素子接続情報記憶部３に記憶されている素子接続情報から下位階層セルの解析用モデル（ネットリスト）を生成するとともに、電流値観測箇所（上位階層セルと下位階層セルを接続する電源配線／接地配線の節点）を求める。
下位階層シミュレーション部５は、モデル生成部４が解析用モデルを生成すると、その解析用モデルと外部入力したテストパターンを用いて下位階層セルに対する回路シミュレーションを実行することにより、電源配線／接地配線の節点の電流波形を計算する。
【００２２】
解析用回路データ作成部７は、下位階層シミュレーション部５が電源配線／接地配線の節点の電流波形を計算すると、図５に示すように、下位階層セルを下位階層シミュレーション部５により計算された電流波形の電流発生源とみなして、上位階層セルの解析用モデルを生成する。その際、複数の下位階層セルから上位階層セルが構成されている場合、各下位階層セル間で信号遅延が発生するので、遅延データベース６に格納されている各下位階層セル間の遅延時間を考慮して、上位階層セルの解析用モデルを生成する。
【００２３】
上位階層シミュレーション部８は、解析用回路データ作成部７が解析用モデルを生成すると、その解析用モデルを用いて上位階層セルに対する回路シミュレーションを実行することにより、電源配線／接地配線の電圧降下や電流密度を計算し、その電圧降下や電流密度等の解析結果を解析結果記憶部９に格納する。また、電源配線／接地配線／信号線の電圧／電流波形も解析結果記憶部９に格納する。
結果表示部１０は、解析結果記憶部９に記憶されている解析結果を表示する。
【００２４】
以上で明らかなように、この実施の形態１によれば、素子接続情報から下位階層セルの解析用モデルを生成し、その解析用モデルとテストパターンを用いて下位階層セルに対する回路シミュレーションを実行する一方、下位階層セルに対する回路シミュレーションの結果を参照して上位階層セルの解析用モデルを生成し、その解析用モデルを用いて上位階層セルに対する回路シミュレーションを実行するように構成したので、従来であれば、計算機資源や計算時間の面から動的な解析が困難な大規模回路に対しても、動的な解析が可能になり、その結果、大規模な回路の解析を精度よく実施することができる効果を奏する。
【００２５】
実施の形態２．
上記実施の形態１では、特に言及していないが、上位階層セルが複数の下位階層セルから構成されている場合、複数の計算機を用いて下位階層シミュレーション部５を構成し、各計算機が各下位階層セルに対する回路シミュレーションを並列的に実行するようにしてもよい。
これにより、下位階層セルに対する回路シミュレーションの実行時間を短縮することができる効果を奏する。
【００２６】
実施の形態３．
図６はこの発明の実施の形態３による回路解析装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
１１はモデル生成部４と同様の機能を有し、外部から論理シミュレーションによる信号線の論理値パターンを入力すると、その論理値パターンを電圧波形で表したテストパターンに変換して下位階層シミュレーション部５に出力するモデル生成部（下位階層シミュレーション手段）である。
【００２７】
次に動作について説明する。
論理シミュレーションによる信号線の論理値パターンは、図７に示すように、“１”または“０”の論理値で表されている。したがって、その論理値パターン自体をテストパターンとして下位階層シミュレーション部５に与えることはできない。
【００２８】
そこで、この実施の形態３では、モデル生成部１１が外部から論理シミュレーションによる信号線の論理値パターンを入力すると、図８に示すように、論理値パターンの波形になまりを加えることにより、その論理値パターンを電圧波形で表したテストパターンに変換し、そのテストパターンを下位階層シミュレーション部５に出力するようにする。
これにより、論理値パターンから電圧波形で表したテストパターンに変換する変換手段が外部に設けられていない場合でも、下位階層セルに対する回路シミュレーションを実行することができる効果を奏する。
【００２９】
実施の形態４．
図９はこの発明の実施の形態４による回路解析装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
１２は下位階層シミュレーション部５により計算された各下位階層セルの電流波形を重ね合わせて上位階層セルのピーク電流を求め、そのピーク電流から半導体集積回路の電源配線／接地配線の電圧降下又は電流密度を求める電圧降下計算部である。
【００３０】
次に動作について説明する。
上記実施の形態１〜３では、上位階層シミュレーション部８が回路シミュレーションを実行することにより、電源配線／接地配線の電圧降下又は電流密度を求めるものについて示したが、回路シミュレーションを実行せずに、電源配線／接地配線の電圧降下又は電流密度を求めるようにしてもよい。
【００３１】
即ち、電圧降下計算部１２は、下位階層シミュレーション部５が各下位階層セルの電流波形を計算すると、図１０に示すように、各下位階層セルに到達するまでの信号の遅延時間を考慮して、各下位階層セルの電流波形を重ね合わせることにより、上位階層セルのピーク電流を求める。
そして、電圧降下計算部１２は、上位階層セルのピーク電流と電源配線／接地配線の抵抗値から電圧降下値を計算し、上位階層セルのピーク電流と配線幅から電流密度値を計算する。
この実施の形態４によれば、回路シミュレーションを実行することなく、電源配線／接地配線の電圧降下又は電流密度を求めることができるので、実行時間を短縮することができる効果を奏する。
【００３２】
実施の形態５．
図１１はこの発明の実施の形態５による回路解析装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
１３は下位階層シミュレーション部５の回路シミュレーションの実行を制御する電流波形ライブラリ作成制御部、１４は下位階層シミュレーション部５のシミュレーション結果を保存する電流波形ライブラリである。なお、電流波形ライブラリ作成制御部１３及び電流波形ライブラリ１４からライブラリ手段が構成されている。
【００３３】
次に動作について説明する。
上記実施の形態１〜４では、モデル生成部４が下位階層セルの解析用モデルを生成すると、下位階層シミュレーション部５が下位階層セルの解析用モデルとテストパターンを用いて下位階層セルに対する回路シミュレーションを実行するものについて示したが、この実施の形態５では、下位階層シミュレーション部５が過去に実行した回路シミュレーションで用いている解析用モデル及びテストパターンと同一の解析用モデル及びテストパターンが新たに入力された場合には、電流波形ライブラリ作成制御部１３が下位階層シミュレーション部５の回路シミュレーションの実行を停止させる。即ち、解析用モデル及びテストパターンの組み合せが新規である場合のみ、下位階層シミュレーション部５の回路シミュレーションを実行させるようにする。
【００３４】
下位階層シミュレーション部５が回路シミュレーションを実行した場合には、そのシミュレーション結果が電流波形ライブラリ１４に保存されるので、解析用回路データ作成部７は、電流波形ライブラリ１４からシミュレーション結果を読み込んで、上位階層セルの解析用モデルを生成する。
なお、図１２の例では、同一の下位階層セルＧが３つ存在し、そのうち１つの下位階層セルＧにはテストパターンＡが入力され、他の２つの下位階層セルＧにはテストパターンＢが入力されているので、電流波形ライブラリ１４から電流波形Ａと電流波形Ｂが読み出されている。
【００３５】
以上で明らかなように、この実施の形態５によれば、下位階層シミュレーション部５のシミュレーション結果をライブラリ化するように構成したので、例えば、メモリブロックのように同一セルが繰り返し配置されるような回路に対しては、下位階層セルに対する回路シミュレーションの実行回数を削減することができ、全体の実行時間を短縮することができる効果を奏する。
【００３６】
実施の形態６．
図１３はこの発明の実施の形態６による回路解析装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
１５は解析結果記憶部９に記憶されている上位階層セルの電圧降下に応じて下位階層シミュレーション部５に与える上位階層セルの電源電圧波形を更新する電源電圧値変換部（下位階層シミュレーション手段）である。
【００３７】
次に動作について説明する。
上記実施の形態１〜５では、特に言及していないが、下位階層シミュレーション部５が回路シミュレーションを実行する際、電源電圧値が電圧降下のない理想電圧値として実行している。これに対して、この実施の形態６では、回路シミュレーションの解析精度を高めるため、上位階層セルの電圧降下に応じて下位階層シミュレーション部５に与える電源電圧値を更新するようにする。
例えば、図１４に示すように、いくつかのタイムステップに切った直前のステップにおける上位階層セルの電圧値の平均値を電源電圧値として下位階層シミュレーション部５に与えるようにする。
【００３８】
これにより、下位階層シミュレーション部５が電源電圧値を用いて回路シミュレーションを再実行することになるので、例えば、長い配線の引き回しや細い配線のために電圧降下が大きい回路に対して、精度よく電圧降下や電流密度の解析を行うことができる効果を奏する。
【００３９】
実施の形態７．
上記実施の形態１〜６では、電圧降下や電流密度を解析するものについて示したが、これに限るものではなく、例えば、電圧／電流波形を観測することにより、電圧変動によるノイズ、電圧降下が起こった後の電圧の回復時間等を解析するようにしてもよい。
また、上記実施の形態１〜６では、電源配線や接地配線の節点を観測対象にするものについて示したが、これに限るものではなく、例えば、各セル間の信号線を観測対象にしてもよい。
【００４０】
【発明の効果】
以上のように、この発明によれば、抽出手段により抽出された素子の接続情報から下位階層セルの解析用モデルを生成し、その解析用モデルとテストパターンを用いて下位階層セルに対する回路シミュレーションを実行する下位階層シミュレーション手段と、その下位階層シミュレーション手段のシミュレーション結果を参照して上位階層セルの解析用モデルを生成し、その解析用モデルを用いて上位階層セルに対する回路シミュレーションを実行する上位階層シミュレーション手段とを設けるように構成したので、大規模な回路の解析を精度よく実施することができる効果がある。
【００４１】
この発明によれば、下位階層シミュレーション手段により上位階層セルと下位階層セルを接続する配線の節点の電流波形がシミュレーションされている場合、上位階層シミュレーション手段が、その下位階層セルを当該電流波形の電流発生源とみなして、その上位階層セルの解析用モデルを生成するように構成したので、簡単に上位階層セルの解析用モデルを生成することができる効果がある。
【００４２】
この発明によれば、上位階層セルが複数の下位階層セルから構成されている場合、上位階層シミュレーション手段が各下位階層セル間の遅延時間を考慮して、その上位階層セルの解析用モデルを生成するように構成したので、精度よく上位階層セルの解析用モデルを生成することができる効果がある。
【００４３】
この発明によれば、上位階層セルが複数の下位階層セルから構成されている場合、複数の計算機を用いて下位階層シミュレーション手段を構成し、各計算機が各下位階層セルに対する回路シミュレーションを並列的に実行するように構成したので、下位階層セルに対する回路シミュレーションの実行時間を短縮することができる効果がある。
【００４４】
この発明によれば、下位階層シミュレーション手段が外部から論理シミュレーション結果を入力すると、その論理シミュレーション結果を電圧波形で表したテストパターンに変換するように構成したので、論理値パターンから電圧波形で表したテストパターンに変換する変換手段が外部に設けられていない場合でも、下位階層セルに対する回路シミュレーションを実行することができる効果がある。
【００４５】
この発明によれば、上位階層シミュレーション手段が上位階層セルに対する回路シミュレーションを実行することにより、半導体集積回路の配線部の電圧降下又は電流密度を求めるように構成したので、精度よく電圧降下又は電流密度を求めることができる効果がある。
【００４６】
この発明によれば、上位階層シミュレーション手段が上位階層セルに対する回路シミュレーションを実行する代わりに、下位階層シミュレーション手段によりシミュレーションされた各下位階層セルの電流波形を重ね合わせて上位階層セルのピーク電流を求め、そのピーク電流から半導体集積回路の配線部の電圧降下又は電流密度を求めるように構成したので、実行時間を短縮することができる効果がある。
【００４７】
この発明によれば、下位階層シミュレーション手段のシミュレーション結果をライブラリ化するライブラリ手段を設けるように構成したので、実行時間を短縮することができる効果がある。
【００４８】
この発明によれば、下位階層シミュレーション手段が上位階層シミュレーション手段によりシミュレーションされた上位階層セルの電圧降下を参照して、下位階層セルに対する回路シミュレーションを実行するように構成したので、例えば、長い配線の引き回しや細い配線のために電圧降下が大きい回路に対して、精度よく電圧降下や電流密度の解析を行うことができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による回路解析装置を示す構成図である。
【図２】 半導体集積回路のレイアウトの一例を示すレイアウト図である。
【図３】 上位階層セルを示す説明図である。
【図４】 素子接続情報の一例を示す説明図である。
【図５】 上位階層セルの解析用モデルを示す説明図である。
【図６】 この発明の実施の形態３による回路解析装置を示す構成図である。
【図７】 論理値パターンを示す説明図である。
【図８】 電圧波形で表したテストパターンを示す説明図である。
【図９】 この発明の実施の形態４による回路解析装置を示す構成図である。
【図１０】 電流波形の重ね合わせを説明する説明図である。
【図１１】 この発明の実施の形態５による回路解析装置を示す構成図である。
【図１２】 テストパターンに対応する電流波形を示す説明図である。
【図１３】 この発明の実施の形態６による回路解析装置を示す構成図である。
【図１４】 電源電圧値の更新を示す説明図である。
【符号の説明】
１ レイアウト情報記憶部、２ 素子接続情報抽出部（抽出手段）、３ 素子接続情報記憶部、４ モデル生成部（下位階層シミュレーション手段）、５ 下位階層シミュレーション部（下位階層シミュレーション手段）、６ 遅延データベース（上位階層シミュレーション手段）、７ 解析用回路データ作成部（上位階層シミュレーション手段）、８ 上位階層シミュレーション部（上位階層シミュレーション手段）、９ 解析結果記憶部、１０ 結果表示部、１１ モデル生成部（下位階層シミュレーション手段）、１２ 電圧降下計算部、１３ 電流波形ライブラリ作成制御部（ライブラリ手段）、１４ 電流波形ライブラリ（ライブラリ手段）、１５ 電源電圧値変換部（下位階層シミュレーション手段）。
Claims (8)
- 半導体集積回路のレイアウト情報から素子の接続情報を抽出する抽出手段と、
上記抽出手段により抽出された素子の接続情報から下位階層セルの解析用モデルを生成し、その解析用モデルとテストパターンを用いて当該下位階層セルに対する回路シミュレーションを実行する下位階層シミュレーション手段と、
上記下位階層シミュレーション手段のシミュレーション結果を参照して上位階層セルの解析用モデルを生成し、その解析用モデルを用いて当該上位階層セルに対する回路シミュレーションを実行する上位階層シミュレーション手段とを備え、
下位階層シミュレーション手段は、上位階層シミュレーション手段によりシミュレーションされた上位階層セルの電圧降下を参照して、下位階層セルに対する回路シミュレーションを実行する、回路解析装置。 - 上位階層シミュレーション手段は、下位階層シミュレーション手段により上位階層セルと下位階層セルを接続する配線の節点の電流波形がシミュレーションされている場合、その下位階層セルを当該電流波形の電流発生源とみなして、その上位階層セルの解析用モデルを生成することを特徴とする請求項１記載の回路解析装置。
- 上位階層シミュレーション手段は、上位階層セルが複数の下位階層セルから構成されている場合、各下位階層セル間の遅延時間を考慮して、その上位階層セルの解析用モデルを生成することを特徴とする請求項２記載の回路解析装置。
- 上位階層セルが複数の下位階層セルから構成されている場合、複数の計算機を用いて下位階層シミュレーション手段を構成し、各計算機が各下位階層セルに対する回路シミュレーションを並列的に実行することを特徴とする請求項１記載の回路解析装置。
- 下位階層シミュレーション手段は、外部から論理シミュレーション結果を入力すると、その論理シミュレーション結果を電圧波形で表したテストパターンに変換することを特徴とする請求項１から請求項４のうちのいずれか１項記載の回路解析装置。
- 上位階層シミュレーション手段は、上位階層セルに対する回路シミュレーションを実行することにより、半導体集積回路の配線部の電圧降下又は電流密度を求めることを特徴とする請求項１から請求項５のうちのいずれか１項記載の回路解析装置。
- 上位階層シミュレーション手段は、上位階層セルに対する回路シミュレーションを実行する代わりに、下位階層シミュレーション手段によりシミュレーションされた各下位階層セルの電流波形を重ね合わせて上位階層セルのピーク電流を求め、そのピーク電流から半導体集積回路の配線部の電圧降下又は電流密度を求めることを特徴とする請求項６記載の回路解析装置。
- 下位階層シミュレーション手段のシミュレーション結果をライブラリ化するライブラリ手段を設けたことを特徴とする請求項１から請求項７のうちのいずれか１項記載の回路解析装置。
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