KR100783732B1 - 계층적 시스템의 수치 해석 방법 - Google Patents

계층적 시스템의 수치 해석 방법 Download PDF

Info

Publication number
KR100783732B1
KR100783732B1 KR1020060058169A KR20060058169A KR100783732B1 KR 100783732 B1 KR100783732 B1 KR 100783732B1 KR 1020060058169 A KR1020060058169 A KR 1020060058169A KR 20060058169 A KR20060058169 A KR 20060058169A KR 100783732 B1 KR100783732 B1 KR 100783732B1
Authority
KR
South Korea
Prior art keywords
mutual
layers
package
structures
modeling
Prior art date
Application number
KR1020060058169A
Other languages
English (en)
Inventor
김정호
김재민
Original Assignee
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술원 filed Critical 한국과학기술원
Priority to KR1020060058169A priority Critical patent/KR100783732B1/ko
Priority to US11/685,973 priority patent/US20070296557A1/en
Application granted granted Critical
Publication of KR100783732B1 publication Critical patent/KR100783732B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
    • G01R31/2836—Fault-finding or characterising
    • G01R31/2846—Fault-finding or characterising using hard- or software simulation or using knowledge-based systems, e.g. expert systems, artificial intelligence or interactive algorithms
    • G01R31/2848—Fault-finding or characterising using hard- or software simulation or using knowledge-based systems, e.g. expert systems, artificial intelligence or interactive algorithms using simulation
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Artificial Intelligence (AREA)
  • Evolutionary Computation (AREA)
  • Medical Informatics (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Supply And Distribution Of Alternating Current (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

전력 네트워크의 수치 해석 방법은 서로 수직 계층적으로 연결된 N개의 계층을 각각 모델링한 N개의 구조들과, 상기 계층들 중 인접한 두 개씩의 계층들 사이의 전기적인 상호 작용을 모델링한 N-1개의 상호 구조를 얻는 단계, 상기 N개의 구조들과 상기 N-1개의 상호 구조들을 각각 독립적으로 수치 해석하는 단계 및 상기 N개의 구조들과 상기 N-1개의 상호 구조들 중 서로 인접하는 한 구조 및 상호 구조 사이의 각각의 전기적인 경계 조건들을 고려하여 상기 수치 해석의 결과들을 순차적으로 통합 연산하는 단계를 포함한다.

Description

계층적 시스템의 수치 해석 방법{Method of Numerical Analysis for Hierarchical System}
도 1은 패키지-보드의 계층 구조를 가지는 시스템의 전력 네트워크를 간략하게 나타낸 개념도이다.
도 2는 본 발명의 실시예에 따라 패키지와 보드 사이의 상호 구조를 고려하여 패키지-보드의 계층 구조를 갖는 전력 네트워크를 분할시킨 개념도이다.
도 3은 본 발명의 실시예에 따라 칩과 패키지 사이의 연결 구조를 고려하여 칩-패키지의 계층 구조를 갖는 전력 네트워크를 분할시킨 개념도이다.
도 4는 본 발명의 실시예에 따라 칩과 패키지 사이의 연결 구조 및 패키지와 보드 사이의 상호 구조를 고려하여 칩-패키지-보드의 계층 구조를 갖는 전력 네트워크를 분할시킨 개념도이다.
도 5는 본 발명의 실시예에 따라 두 개 계층으로 이루어진 전력 네트워크를 해석하는 방법을 나타내는 개념도이다.
도 6은 본 발명의 실시예에 따라 세 개 계층으로 이루어진 전력 네트워크를 해석하는 방법을 나타내는 개념도이다.
<도면의 주요 부분에 대한 부호의 설명>
110, 210, 320, 420 : 패키지 구조 120, 220, 430 : 보드 구조
230, 450 : 상호 구조 330, 440 : 연결 구조
본 발명은 시스템의 수치 해석 방법에 관한 것으로, 더욱 상세하게는 패키지와 보드를 포함하는 시스템의 수치 해석 방법에 관한 것이다.
최근의 반도체 장치는 고성능과 다양한 기능을 제공하기 위해 높은 주파수로 동작하고 많은 전력을 소모하는 추세이다. 또 반도체 공정 기술의 발전 및 시장의 요구에 따라 전원의 전압도 낮아지고 있다. 고속, 고전력, 저전압 환경에서 동작하는 반도체 장치 내에 전원 전압을 안정적으로 공급하기 위해서는, 반도체 장치가 설치된 전체 시스템의 전력/접지 분배 네트워크를 정확히 분석하여야 한다.
시스템의 일부 구역에서 매우 짧은 시간 내에 큰 전류가 단속될 때에 SSN(simultaneous switching noise)으로 불리는 노이즈가 발생한다. SSN은 시스템의 안정적인 전력 공급에 상당한 영향을 미치기 때문에, SSN을 개선하기 위해 이를 분석하고 예측하는 방법이 많이 제안되어 있다.
일반적으로 시스템의 임피던스 특성을 주파수 영역에서 해석하는 방법을 통해 큰 SSN을 유발할 가능성이 있는 부분을 예측하고, 그러한 부분을 SSN이 낮도록 재설계할 수 있다. 따라서 시스템의 임피던스 특성을 주파수 영역에서 정확히 해석하는 방법이 중요하다.
정확한 임피던스 특성 해석을 위해서는 시스템의 각 구성 요소들이 정확하게 모델링되어야 한다. 예를 들어, 일반적으로 시스템은 보드(board), 패키지(package), 반도체 칩(chip)으로 구성된다. 반도체 칩은 전력을 소모하며 기능을 실제로 수행하고, 패키지는 칩을 보드에 장착할 수 있도록 만든 것이며, 보드는 전원과 접지 레벨을 공급한다. 이러한 계층적 구조를 적절히 반영하여야 시스템의 전력/접지 분배 네트워크를 정확히 해석할 수 있다.
비록 주파수 영역의 임피던스 분석에 쓰이는 상용 프로그램들(Ansoft의 HFSS, CST의 MWS, Cadence의 Allegro 등)이 적지 않지만, 이러한 상용 프로그램들은 현실적으로 보드나 패키지 등 국소적인 해석에만 적용할 수 있다. 칩은 수백 nm 정도의 차원(dimension)을 가지지만, 보드는 수십 mm의 차원을 가지는데, 보드와 칩을 한번에 계산하려면 현실적으로 불가능에 가까운 컴퓨팅 자산과 계산 시간을 요구한다. 따라서 종래의 상용 프로그램들을 이용하여 칩-패키지-보드로 이뤄지는 계층적 구조의 전체 시스템을 한번에 해석하는 것은 불가능에 가깝다.
본 발명의 목적은 서로 수직 계층적으로 연결된 계층 구조의 시스템의 전체적인 전력 네트워크을 수치 해석할 수 있는 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 수치 해석 방법은, 서로 수직 계층적으로 연결된 제1 및 제2 계층을 갖는 시스템의 전력 네트워크를 수치 해석하는 방법으로서, 상기 제1 및 제2 계층을 각각 모델링한 제1 및 제2 구조와, 상기 제1 및 제2 계층 사이의 전기적인 상호 작용을 모델링한 상호 구조를 얻는 단계; 상기 제1 및 제2 구조와 상기 상호 구조를 각각 독립적으로 수치 해석하는 단계; 및 상기 제1 구조 및 상기 상호 구조 사이의 전기적인 경계 조건, 상기 제2 구조 및 상기 상호 구조 사이의 전기적인 경계 조건을 고려하여 상기 수치 해석의 결과를 통합 연산하는 단계를 포함한다. 상기 제1 및 제2 계층은 각각 칩과 패키지이거나, 각각 패키지와 보드일 수 있다.
본 발명의 다른 실시예에 따른 수치 해석 방법은, 서로 수직 계층적으로 연결된 제1 내지 제3 계층을 갖는 시스템의 전력 네트워크를 수치 해석하는 방법으로서, 상기 제1 내지 제3 계층을 각각 모델링한 제1 내지 제3 구조와, 상기 제1 및 제2 계층 사이의 전기적인 상호 작용을 모델링한 제1 상호 구조와 상기 제2 및 제3 계층 사이의 전기적인 상호 작용을 모델링한 제2 상호 구조를 얻는 단계; 상기 제1 내지 제3 구조와 상기 제1 및 제2 상호 구조를 각각 독립적으로 수치 해석하는 단계; 및 상기 제1 구조 및 상기 제1 상호 구조 사이, 상기 제2 구조 및 상기 제1 상호 구조 사이, 상기 제2 구조 및 상기 제2 상호 구조 사이, 상기 제3 구조 및 상기 제2 상호 구조 사이의 각각의 전기적인 경계 조건들을 고려하여 상기 수치 해석의 결과를 통합 연산하는 단계를 포함한다. 상기 제1 내지 제3 계층은 칩, 패키지, 보드일 수 있다.
본 발명의 다른 실시예에 따른 전력 네트워크의 수치 해석 방법은 서로 수직 계층적으로 연결된 N개의 계층을 각각 모델링한 N개의 구조들과, 상기 계층들 중 인접한 두 개씩의 계층들 사이의 전기적인 상호 작용을 모델링한 N-1개의 상호 구조를 얻는 단계; 상기 N개의 구조들과 상기 N-1개의 상호 구조들을 각각 독립적으 로 수치 해석하는 단계; 및 상기 N개의 구조들과 상기 N-1개의 상호 구조들 중 서로 인접하는 한 구조 및 상호 구조 사이의 각각의 전기적인 경계 조건들을 고려하여 상기 수치 해석의 결과들을 순차적으로 통합 연산하는 단계를 포함한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 패키지-보드의 계층 구조를 가지는 시스템의 전력 네트워크를 간략하게 나타낸 개념도이다.
도 1을 참조하면, 전력 네트워크(10)는 패키지 구조(110) 및 보드 구조(120)를 포함한다. 패키지 구조(110)는 패키지를 모델링하여 얻을 수 있고, 보드 구조(120)는 보드를 모델링하여 얻을 수 있다. 패키지 구조(110)와 보드 구조(120)는 전력을 전달하기 위해 각각의 서로 이격된 접지 매트릭스(111, 121)와 전력 매트릭스(112, 122)를 갖는데, 접지 매트릭스(111, 121)는 위쪽에 위치하고 전력 매트릭스(112, 122)는 아래쪽에 위치하도록 설계하는 것이 일반적이다. 경우에 따라서 이와 반대로 위치할 수도 있지만, 어느 경우이든 접지 매트릭스(111, 121)와 전력 매트릭스(112, 122)는 각 계층(110, 120)마다 반복적으로 위치한다. 각 계층(110, 120)의 전력 매트릭스들(112, 122)은 전력 공급을 위해 서로 수직으로 연결되어 있다. 각 접지 매트릭스들(111, 121)도 수직으로 연결되어 있다.
비록 시스템의 전체 전력 네트워크(10)가 갖는 임피던스 구조(다시 말해 전압-전류 관계)를 상용 프로그램을 이용하여 한번에 계산해 내는 것은 불가능에 가 깝지만, 각 계층(110, 120) 내의 전력/접지 매트릭스들(111, 121, 112, 122)이 갖는 각각의 임피던스 구조를 수치 해석하는 것은 현실적인 시간과 컴퓨팅 능력 내에서 가능하다. 그러나, 실제의 전력 네트워크의 전압-전류 관계는 위와 같이 계산한 각 계층 간의 계산 결과를 그대로 통합하여서는 얻을 수 없다. 왜냐하면, 실제로는 패키지의 전력 매트릭스와 보드의 접지 매트릭스가 전기적으로 서로 상호 작용하기 때문이다.
도 2는 본 발명의 실시예에 따라 패키지와 보드 사이의 상호 구조를 고려하여 패키지-보드의 계층 구조를 갖는 전력 네트워크를 분할시킨 개념도이다.
도 2를 참고하면, 전력 네트워크(20)는 패키지 구조(210)와 보드 구조(220)를 포함하는데, 상기 패키지 구조(210)와 보드 구조(220)는 도 1과 비슷하게 각각 서로 이격된 접지 매트릭스(211, 221)와 전력 매트릭스(212, 222)를 가지며, 수직 방향으로 계층을 이루고 있다.
도 2는 도 1에 비교하면 패키지를 모델링하여 얻은 패키지 구조(210)와 보드를 모델링하여 얻은 보드 구조(220) 사이에 상호 구조(inter-plane, 230)가 더 고려된다. 상기 상호 구조(230)는 전력 네트워크(20)의 임피던스를 계산하는 수치 해석을 위해 패키지와 보드 사이의 전기적인 상호 작용을 수학적으로 모델링하여 얻을 수 있다. 상기 수치해석은 예를 들어, FEM(Finite Element Method), FDM(Finite Difference Method) 및 FDTD(Finite Difference Time Domain)와 같은 일반적인 미분방정식을 이용할 수도 있고 또한 예를 들어 Resonant Cavity Model과 같은 수식을 이용할 수도 있다. 상기 상호 구조는 패키지 구조(210)의 전력 매트릭스(212)와 보드 구조(220)의 접지 매트릭스(221) 사이의 전기적인 상호 작용을 수학적으로 모델링한 가상 구조로, 전력 매트릭스(232)와 접지 매트릭스(231)를 갖는다.
이렇게 실제 물리적인 층인 패키지와 보드를 모델링하여 패키지 구조(210)와 보드 구조(220)를 구하고, 가상적인 층인 상호 구조(230)를 구한 뒤, 각각의 구조(210, 220, 230)에 대해 임피던스를 계산하여 각각의 구조(210, 220, 230)를 독립적으로 수치 해석한다. 다음으로, 패키지 구조(210)와 상호 구조(230) 사이의 경계 조건(전압 및 전류) 및 상호 구조(230)와 보드 구조(220) 사이의 경계 조건에 따라 각각의 구조(210, 220, 230)에 대해 계산하여 얻은 임피던스를 병렬합 계산하여 상기 해석 결과를 통합하면 패키지와 보드의 계층 구조를 갖는 전력 네트워크를 전체적으로 매우 정확하게 수치 해석할 수 있다. 즉, 전력 네트워크(20)의 임피던스를 계산할 수 있다. 이러한 구조 분할 방법(segmentation method)은 정확하게 계산할 수 있을 뿐만 아니라, 전체 전력 네트워크(20)를 한꺼번에 계산하는 것에 비해 매우 빠르게 계산할 수 있다.
도 3은 본 발명의 실시예에 따라 칩과 패키지 사이의 연결 구조를 고려하여 칩-패키지의 계층 구조를 갖는 전력 네트워크를 분할시킨 개념도이다.
도 3을 참조하면, 전력 네트워크(30)는 칩 구조(310), 패키지 구조(320) 및 연결 구조(330)를 포함한다. 칩 구조(310)는 칩을 모델링하여 얻을 수 있고, 패키지 구조(320)는 패키지를 모델링하여 얻을 수 있다. 칩 구조(310)와 패키지 구조(320)는 도 2의 경우와 비슷하게 각각 서로 이격된 접지 매트릭스(311, 321)와 전력 매트릭스(312, 322)를 가지며, 칩을 모델링한 칩 구조(310)와 패키지를 모델링한 패키지 구조(320) 사이에 연결 구조(bonding structure, 330)를 가진다. 상기 칩과 패키지는 예를 들어 본딩 와이어와 같은 다양한 방법을 통해 연결될 수 있다. 상기 연결 구조(330)는 전력 네트워크(30)의 임피던스를 계산하는 수치 해석을 위해 칩과 패키지 사이의 전기적인 상호 작용을 수학적으로 모델링하여 얻을 수 있다. 상기 수치해석은 예를 들어, FEM(Finite Element Method), FDM(Finite Difference Method) 및 FDTD(Finite Difference Time Domain)와 같은 일반적인 미분방정식을 이용할 수도 있고 또한 예를 들어 Resonant Cavity Model과 같은 수식을 이용할 수도 있다. 상기 연결 구조(330)는 칩 구조(310)의 전력 매트릭스(312), 패키지 구조(320)의 접지 매트릭스(321) 및 그 사이를 연결하는 본딩 와이어들(미도시)의 전기적인 상호 작용을 수학적으로 모델링한 가상 구조이다.
이렇게 실제 물리적인 층인 칩과 패키지를 각각 모델링하여 칩 구조(310)와 패키지 구조(320)를 구하고, 가상적인 층인 연결 구조(330)를 구한 뒤, 각각의 구조(310, 320, 330)에 대해 임피던스를 계산하여 각각의 구조(310, 320, 330)를 독립적으로 수치 해석한다. 다음으로, 칩 구조(310)와 연결 구조(330) 사이의 경계 조건 및 연결 구조(330)와 패키지 구조(320) 사이의 경계 조건에 따라 각각의 구조(310, 320, 330)에 대해 계산하여 얻은 임피던스를 병렬합 계산하여 상기 해석 결과를 통합하면 칩과 패키지의 계층 구조를 갖는 전력 네트워크(30)를 전체적으로 매우 정확하고 빠르게 수치 해석할 수 있다. 즉, 전력 네트워크(30)의 임피던스를 계산할 수 있다.
도 4는 본 발명의 실시예에 따라 칩과 패키지 사이의 연결 구조 및 패키지와 보드 사이의 상호 구조를 고려하여 칩-패키지-보드의 계층 구조를 갖는 전력 네트워크를 분할시킨 개념도이다.
도 4를 참조하면, 전력 네트워크(40)는 칩 구조(410), 패키지 구조(420),보드 구조(430), 연결 구조(440) 및 상호 구조(450)를 포함한다. 칩 구조(410)는 칩을 모델링하여 얻을 수 있고, 패키지 구조(420)는 패키지를 모델링하여 얻을 수 있고, 보드 구조(430)는 보드를 모델링하여 얻을 수 있다. 연결 구조(440)는 칩과 패키지 사이의 전기적인 상호 작용을 수학적으로 모델링하여 얻을 수 있고, 상호 구조(450)는 패키지와 보드 사이의 전기적인 상호 작용을 수학적으로 모델링하여 얻을 수 있다. 칩, 패키지 및 보드는 도 2 및 도 3과 비슷하게 각각 서로 이격된 접지 매트릭스들(411, 421, 431)과 전력 매트릭스(412, 422, 432)를 가지며, 칩 구조(410)와 패키지 구조(420) 사이의 연결 구조(440) 및 패키지 구조(420)와 보드 구조(430) 사이의 상호 구조(450)를 가진다.
이렇게 실제 물리적인 층인 칩, 패키지 및 보드를 모델링하여 칩 구조(410), 패키지 구조(420) 및 보드 구조(430)을 구하고, 가상적인 층인 연결 구조(440) 및 상호 구조(450)를 구한 뒤, 각각의 구조(410 내지 450)에 대해 임피던스를 계산하여 각각의 구조(410 내지 450)를 독립적으로 해석한 다음, 각 구조(410 내지 450) 간의 경계 조건들에 따라 각각의 구조(410 내지 450)에 대해 계산하여 얻은 임피던스를 병렬합 계산하여 상기 해석 결과를 통합하면 칩, 패키지 및 보드의 계층 구조를 갖는 전력 네트워크(40)를 전체적으로 매우 정확하고 빠르게 수치 해석할 수 있다. 즉, 전력 네트워크(40)의 임피던스를 계산할 수 있다.
실시예에 따라서 상기 해석 결과에 대해 연결 구조(440)의 경계 조건에 따라 칩 구조(410)와 패키지 구조(420)를 먼저 1차 통합한 후에, 그러한 1차 통합 결과에 패키지 구조(420)와 보드 구조(430) 사이의 상호 구조(450)의 경계 조건을 적용하여 전체 전력 네트워크(40)를 해석할 수도 있다. 반대로, 다른 실시예에서는 상 기 해석 결과에 대해 상호 구조(450)의 경계 조건을 적용하여 패키지 구조(420)와 보드 구조(430)를 1차 통합하고, 그러한 1차 통합 결과에 칩 구조(410)와 패키지 구조(420) 사이의 연결 구조(440)의 경계 조건을 적용하여 전체 전력 네트워크(40)를 해석할 수도 있다.
또한, 위에서는 패키지 구조(420)와 보드 구조(430) 사이의 전기적인 상호 작용을 모델링한 가상 구조를 상호 구조(450)라 하고, 칩 구조(410)와 패키지 구조(420) 사이의 전기적인 상호 작용을 모델링한 가상 구조를 연결 구조(440)라 하였는데, 이러한 명칭의 구별 자체가 실질적인 의미를 갖는 것은 아니다.
도 5는 본 발명의 실시예에 따라 두 개 계층으로 이루어진 전력 네트워크를 해석하는 방법을 나타내는 개념도이다.
도 5를 참조하면, 시스템은 계층으로 된 제1 계층과 제2 계층을 가진다. 먼저 시스템의 제1 및 제2 계층을 모델링하여 제1 구조 및 제2 구조를 구하고(S51), 상기 제1 및 제2 계층 사이의 전기적인 상호 작용을 모델링한 상호 구조를 구한다(S52). 다음으로, 모델링된 제1 구조, 제2 구조 및 상호 구조를 각각 수치 해석한다(S53). 상기 제1 구조 및 상호 구조 사이의 경계 조건과 제2 구조 및 상호 구조 사이의 경계 조건을 고려하여 상기 제1 구조, 제2 구조 및 상호 구조 각각의 수치 해석 결과를 통합한다(S54). 이로써 전체 전력 네트워크의 해석 결과를 얻는다(S55).
실시예에 따라, 상기 제1 계층은 패키지이고, 상기 제2 계층은 보드일 수 있다. 다른 실시예에서는 상기 제1 계층은 칩이고, 상기 제2 계층은 패키지일 수 있 다.
도 6은 본 발명의 실시예에 따라 세 개 계층으로 이루어진 전력 네트워크를 해석하는 방법을 나타내는 개념도이다.
도 6을 참조하면, 시스템은 계층으로 된 제1, 제2 및 제3 계층을 가진다. 먼저 시스템의 제1 내지 제3 계층을 각각 모델링하여 제1 구조, 제2 구조, 제3 구조를 구하고(S61), 상기 제1 및 제2 계층 사이의 전기적인 상호 작용을 모델링한 제1 상호 구조, 그리고 상기 제2 및 제3 계층 사이의 전기적인 상호 작용을 모델링한 제2 상호 구조를 얻는다(S62). 다음으로, 모델링된 제1 내지 제3 구조와 제1 및 제2 상호 구조를 각각 수치 해석한다(S63).
실시예에 따라 제1 계층 및 제2 계층을 먼저 해석하고(S64), 그 결과에 제3 계층을 통합 연산(S65)함으로써 전체 전력 네트워크를 해석한다(S66). 즉, 상기 제1 구조 및 제1 상호 구조 사이의 경계 조건과 제2 구조 및 제1 상호 구조 사이의 경계 조건을 먼저 인가하여, 상기 제1 및 제2 구조와 제1 상호 구조 각각의 수치 해석 결과를 통합한다(S64). 다음으로, 상기 통합의 결과에 대해 제2 구조 및 제2 상호 구조 사이의 경계 조건과 제3 구조 및 제2 상호 구조 사이의 경계 조건을 한차례 더 인가하여 해석(S65)함으로써, 전체 전력 네트워크를 해석할 수 있다(S66).
다른 실시예에서는 제3 계층 및 제2 계층을 먼저 해석하고, 그 결과에 제1 계층을 통합 연산함으로써 전체 전력 네트워크를 해석한다. 즉, 상기 제3 구조 및 제2 상호 구조 사이의 경계 조건과 제2 구조 및 제2 상호 구조 사이의 경계 조건을 먼저 적용하고, 상기 제2 및 제3 구조와 제 제2 상호 구조 각각의 수치 해석 결과 를 통합한다. 다음으로, 상기 통합의 결과에 대해 제2 구조 및 제1 상호 구조 사이의 경계 조건과 제1 구조 및 제1 상호 구조 사이의 경계 조건을 인가하여 해석함으로써, 전체 전력 네트워크를 해석할 수도 있다.
이때, 제1 내지 제3 계층은 각각 칩, 패키지, 보드일 수 있다. 위에서는 칩-패키지-보드의 세 개의 계층을 가지는 시스템에 대해서 설명하였지만, 본 발명의 사상은 N개의 계층 구조를 가지는 시스템이라면 어떠한 시스템에도 응용할 수 있다.
본 발명의 일 실시예에 따른 시스템의 수치 해석 방법은 시스템을 전체적으로 한꺼번에 계산하는 것에 비해 정확도는 유지하면서 훨씬 빠른 속도로 수치 해석할 수 있다. 또한, 각각의 구조는 기존의 해석 프로그램들을 그대로 이용하여 해석할 수 있으므로 추가적으로 자원을 요구하지 않는다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. 서로 수직 계층적으로 연결된 제1 및 제2 계층을 갖는 시스템의 전력 네트워크를 수치 해석하는 방법에 있어서,
    상기 제1 및 제2 계층을 각각 모델링한 제1 및 제2 구조와, 상기 제1 및 제2 계층 사이의 전기적인 상호 작용을 모델링한 상호 구조를 얻는 단계;
    상기 제1 및 제2 구조와 상기 상호 구조를 각각 독립적으로 수치 해석하는 단계; 및
    상기 제1 구조 및 상기 상호 구조 사이의 전기적인 경계 조건, 상기 제2 구조 및 상기 상호 구조 사이의 전기적인 경계 조건을 고려하여 상기 수치 해석의 결과를 통합 연산하는 단계를 포함하는 것을 특징으로 하는 수치 해석 방법.
  2. 제1항에 있어서, 상기 제1 및 제2 계층은 각각 칩과 패키지인 것을 특징으로 하는 수치 해석 방법.
  3. 제1항에 있어서, 상기 제1 및 제2 계층은 각각 패키지와 보드인 것을 특징으로 하는 수치 해석 방법.
  4. 서로 수직 계층적으로 연결된 제1 내지 제3 계층을 갖는 시스템의 전력 네트워크를 수치 해석하는 방법에 있어서,
    상기 제1 내지 제3 계층을 각각 모델링한 제1 내지 제3 구조와, 상기 제1 및 제2 계층 사이의 전기적인 상호 작용을 모델링한 제1 상호 구조와 상기 제2 및 제3 계층 사이의 전기적인 상호 작용을 모델링한 제2 상호 구조를 얻는 단계;
    상기 제1 내지 제3 구조와 상기 제1 및 제2 상호 구조를 각각 독립적으로 수치 해석하는 단계; 및
    상기 제1 구조 및 상기 제1 상호 구조 사이, 상기 제2 구조 및 상기 제1 상호 구조 사이, 상기 제2 구조 및 상기 제2 상호 구조 사이, 상기 제3 구조 및 상기 제2 상호 구조 사이의 각각의 전기적인 경계 조건들을 고려하여 상기 수치 해석의 결과를 통합 연산하는 단계를 포함하는 것을 특징으로 하는 수치 해석 방법.
  5. 제4항에 있어서, 상기 제1 내지 제3 계층은 칩, 패키지, 보드인 것을 특징으로 하는 수치 해석 방법.
  6. 서로 수직 계층적으로 연결된 N개의 계층을 각각 모델링한 N개의 구조들과, 상기 계층들 중 인접한 두 개씩의 계층들 사이의 전기적인 상호 작용을 모델링한 N-1개의 상호 구조를 얻는 단계;
    상기 N개의 구조들과 상기 N-1개의 상호 구조들을 각각 독립적으로 수치 해석하는 단계; 및
    상기 N개의 구조들과 상기 N-1개의 상호 구조들 중 서로 인접하는 한 구조 및 상호 구조 사이의 각각의 전기적인 경계 조건들을 고려하여 상기 수치 해석의 결과들을 순차적으로 통합 연산하는 단계를 포함하는 것을 특징으로 하는 전력 네트워크의 수치 해석 방법.
KR1020060058169A 2006-06-27 2006-06-27 계층적 시스템의 수치 해석 방법 KR100783732B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060058169A KR100783732B1 (ko) 2006-06-27 2006-06-27 계층적 시스템의 수치 해석 방법
US11/685,973 US20070296557A1 (en) 2006-06-27 2007-03-14 Methods of performing a numerical analysis on a power distribution network

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060058169A KR100783732B1 (ko) 2006-06-27 2006-06-27 계층적 시스템의 수치 해석 방법

Publications (1)

Publication Number Publication Date
KR100783732B1 true KR100783732B1 (ko) 2007-12-07

Family

ID=38873022

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060058169A KR100783732B1 (ko) 2006-06-27 2006-06-27 계층적 시스템의 수치 해석 방법

Country Status (2)

Country Link
US (1) US20070296557A1 (ko)
KR (1) KR100783732B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8352896B2 (en) 2011-02-28 2013-01-08 Avago Technologies Enterprise IP (Singapore) Pte. Ltd. System and method for distribution analysis of stacked-die integrated circuits
CN104091289A (zh) * 2014-06-27 2014-10-08 国家电网公司 基于接线模式规则的大规模配电网n-1快速校验方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050088080A (ko) * 2005-05-18 2005-09-01 인터내셔널 비지네스 머신즈 코포레이션 칩 패키지의 계층적 시스템 및 그 형성방법
JP2006012047A (ja) 2004-06-29 2006-01-12 Sharp Corp 特性解析装置及びそれを含んでなる基板レイアウト設計・検証装置
KR20060062752A (ko) * 2004-12-06 2006-06-12 주식회사 엔타시스 반도체 집적회로의 블록배치 및 전력배선 설계방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006012047A (ja) 2004-06-29 2006-01-12 Sharp Corp 特性解析装置及びそれを含んでなる基板レイアウト設計・検証装置
KR20060062752A (ko) * 2004-12-06 2006-06-12 주식회사 엔타시스 반도체 집적회로의 블록배치 및 전력배선 설계방법
KR20050088080A (ko) * 2005-05-18 2005-09-01 인터내셔널 비지네스 머신즈 코포레이션 칩 패키지의 계층적 시스템 및 그 형성방법

Also Published As

Publication number Publication date
US20070296557A1 (en) 2007-12-27

Similar Documents

Publication Publication Date Title
Singh et al. Power conscious CAD tools and methodologies: A perspective
US11847397B1 (en) Barycenter compact model to determine IR drop exact solution for circuit network
US10140396B1 (en) Partitioning electronic circuits for simulation on multiple processors
US9767240B2 (en) Temperature-aware integrated circuit design methods and systems
US8019578B2 (en) Simulation method of electromagnetic field and circuit analysis on first and second targets coupled together by a circuit element simulation apparatus, and computer-readable medium storing simulation program for performing the method
US9171124B2 (en) Parasitic extraction in an integrated circuit with multi-patterning requirements
US20180261590A1 (en) Integrated circuit and computer-implemented method of manufacturing the same
US7281223B2 (en) System and method for modeling an integrated circuit system
US10558772B1 (en) Partitioning a system graph for circuit simulation to obtain an exact solution
CN104239595B (zh) 用于实现用于设计规划和架构探索的系统级设计工具的方法和装置
CN103034750B (zh) 可重复电路仿真的方法和系统
Juan et al. Statistical thermal evaluation and mitigation techniques for 3D chip-multiprocessors in the presence of process variations
Jiao et al. A layered finite element method for electromagnetic analysis of large-scale high-frequency integrated circuits
US7962320B2 (en) Method, apparatus and program for creating a power pin model of a semiconductor integrated circuit
Sivakumar et al. Optimization of thermal aware multilevel routing for 3D IC
He et al. From layout directly to simulation: A first-principle-guided circuit simulator of linear complexity and its efficient parallelization
KR100783732B1 (ko) 계층적 시스템의 수치 해석 방법
Villavicencio et al. Electrical model of microcontrollers for the prediction of electromagnetic emissions
Zhao et al. A performance-guided graph sparsification approach to scalable and robust spice-accurate integrated circuit simulations
Elst Modeling and simulation of parasitic effects in stacked silicon
Zhuo et al. A cross-layer approach for early-stage power grid design and optimization
Jani et al. Multilevel logic and thermal co-simulation
Beg et al. On the reliability estimation of nano-circuits using neural networks
Yu et al. Fast analysis of a large-scale inductive interconnect by block-structure-preserved macromodeling
Ihm et al. Distributed on-chip power grid modeling: An electromagnetic alternative to RLC extraction-based models

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee