JP2009140216A - 回路解析方法、回路解析プログラム、及び回路解析装置 - Google Patents

回路解析方法、回路解析プログラム、及び回路解析装置 Download PDF

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Abstract

【課題】設計対象となる半導体装置の回路面積を縮小する。
【解決手段】本発明による回路解析装置30は、それぞれが集中定数回路モデルであるパッケージモデル1と、ノイズ源モデル3と、被ノイズ回路モデル2と、基板モデル4とが格納される記憶装置33と、パッケージモデル1、ノイズ源モデル3、被ノイズ回路モデル2、基板モデル4を接続して解析対象回路モデル200を生成するノイズ解析部108とを具備する。ノイズ解析部108は、解析対象回路モデル200に対し回路シミュレーションを行い、被ノイズ回路における電源電圧波形を計算して出力する。
【選択図】図4

Description

本発明は、半導体集積回路の設計方法に関し、特に、設計対象となる半導体集積回路の基板ノイズを考慮した電源ノイズを解析する回路解析方法、回路解析プログラム、及び回路解析装置に関する。
近年、LSI(Large Scale Integrated circuit)の高集積化や1チップ化(System On a Chip:SoC)が進むにつれ、アナログ回路とデジタル回路が混載された半導体集積回路が普及している。このような半導体集積回路では、デジタル回路において発生するノイズが他の回路(例えばアナログ回路)の動作特性に大きな影響を与える。このため、半導体集積回路を設計する場合、回路ブロックの動作特性に影響を及ぼす電源ノイズを解析し、その解析結果を回路全体のレイアウトにフィードバックする必要がある。
又、電源ノイズを解析する場合、シリコン基板を伝搬する基板ノイズを考慮する必要がある。このような基板ノイズを解析する方法が、特開2006−302938(特許文献1参照)や、特開2006−236340(特許文献2参照)に記載されている。
特許文献1に記載の方法では、シリコン基板のレイアウトをメッシュ状に分割し、その分割した領域毎に抵抗及び容量で等価回路化してノイズ解析の対象となる回路モデルを作成している。又、特許文献2には、デジタル回路におけるスイッチング動作に伴って発生する基板ノイズを解析するシステムが記載されている。
特開2006−302938 特開2006−236340
上述のように電源ノイズに影響を受けやすい回路(例えばアナログマクロ)をデジタル回路とともに混載するLSIの需要が増大している。一方、近年、電源層は多層化し、伝送路として機能する電源層及び基板は、大規模な電源・基板ネットワークを構成している。このため、電源及び基板を伝送する電源ノイズを高速に解析する場合、電源・基板ネットワークを精度良く縮退する技術が必要となる。
特許文献1に記載のノイズ解析装置では、基板ノイズの発生源の数を限定してノイズ解析を行うため、解析時間を短縮できる効果がある。しかし、シリコン基板のレイアウトをメッシュ状に分割し、分割単位の回路モデルを利用して基板ノイズを解析している。このため、設計対象回路の回路規模が大きい場合や、詳細なノイズ解析を行う場合には、解析する回路モデルは膨大な数となり、解析時間が長大化してしまう。
一方、特許文献2に記載の基板ノイズ解析システムでは、デジタル回路のスイッチング動作をモデル化し、受動回路素子のみを含む回路モデルを用いてノイズ解析が行われる。この回路モデルは、少ない回路素子及び少数の受動回路素子しか含まないため、高速なシミュレーションが実現できる。しかし、特許文献2に記載の解析対象の回路モデルは、RLCメッシュを有するパッケージモデルを含むため、メッシュ分割量が多くなると解析のための計算量が増大し、解析時間が長大化してしまう。
以下に、[発明を実施するための最良の形態]で使用される番号・符号を括弧付きで用いて、[課題を解決するための手段]を説明する。この番号・符号は、[特許請求の範囲]の記載と[発明を実施するための最良の形態]の記載との対応関係を明らかにするために付加されたものであるが、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明による回路解析装置(10)は、パッケージの集中定数回路モデルであるパッケージモデル(1)と、ノイズ源回路の集中定数回路モデルであるノイズ源モデル(3)と、被ノイズ回路の集中定数回路モデルである被ノイズ回路モデル(2)と、ノイズ源回路と被ノイズ回路との間における基板の集中定数回路モデルである基板モデル(4)とが格納される記憶装置(33)と、パッケージモデル(1)、ノイズ源モデル(3)、被ノイズ回路モデル(2)、基板モデル(4)を接続して解析対象回路モデル(200)を生成するノイズ解析部(108)とを具備する。ノイズ解析部(108)は、解析対象回路モデル(200)に対し回路シミュレーションを行い、被ノイズ回路における電源電圧波形を計算して出力する。
本発明によれば、集中定数回路による回路モデルを用いて回路シミュレーションを行い、被ノイズ回路における電源電圧波形、すなわち電源ノイズが解析される。本発明によれば、集中定数回路としてモデル化することで解析モデルが小規模となる。これにより、分布定数回路に比べて解析時間を短縮できる。又、回路シミュレーションによって被ノイズ回路の電源電圧波形を算出しているため、精度の高い解析結果を得ることができる。
又、本発明による回路解析装置(30)は、許容値以上の電源ノイズを発生する回路ブロックをノイズ源回路として特定するノイズ源特定部(104)と、電源電圧合成部(109)とを更に具備することが好ましい。ノイズ源モデル生成部(105)は、特定されたノイズ源回路のレイアウト情報(14)を用いて回路シミュレーションを行い、特定されたノイズ源回路の入出力特性に基づいて、特定されたノイズ源回路の集中定数回路(3)を算出する。この際、特定されたノイズ源回路が複数の場合、基板モデル生成部(107)は、特定されたノイズ源回路毎に基板モデル(4)を生成する。ノイズ解析部(108)は、特定されたノイズ源回路毎のノイズ源モデル(3)及び基板モデル(4)、被ノイズ回路モデル(2)、パッケージモデル(1)を接続して、特定されたノイズ源回路毎の解析対象回路モデル(200)を生成する。そして、ノイズ解析部(108)は特定されたノイズ源回路毎の解析対象回路モデルに対して回路シミュレーションを行い、被ノイズ回路における特定されたノイズ源回路毎の電源電圧波形(16)を算出する。電源電圧合成部(109)は、特定されたノイズ源回路毎の電源電圧波形を合成して出力する。
このように、本発明による回路解析装置(30)は、ノイズ源回路毎に被ノイズ回路における電源電圧波形(電源ノイズ)を解析できるため、被ノイズ回路の動作特性に大きな影響を与えるノイズ源回路の特定が容易となる。
本発明による回路解析装置(30)は、回路解析プログラムを実行するコンピュータ装置によって実現できる。
本発明による回路解析方法、回路解析プログラム、及び回路解析装置によれば、基板ノイズを考慮した電源ノイズの解析時間を短縮することができる。
本発明による回路解析装置は、設計対象となる半導体集積回路のシリコン基板を伝搬する基板ノイズを考慮した電源ノイズを解析し、解析結果に基づいて半導体集積回路のレイアウトの変更を行う。回路解析装置は、パッケージ、基板(電源配線を含む)、ノイズ源回路、被ノイズ回路のそれぞれの集中定数回路モデルを利用して被ノイズ回路における電源ノイズを解析する。以下、添付図面を参照して、本発明による回路解析装置の実施の形態を説明する。
(構成)
図1から図5を参照して、本発明による回路解析装置30の構成を説明する。図1を参照して、本発明による回路解析装置30は、バス36を介して相互に接続されるCPU31、RAM32、記憶装置33、入力装置34、出力装置35を具備するコンピュータ装置である。記憶装置33はハードディスクやメモリ等の記憶装置である。又、入力装置34は、キーボードやマウス等のユーザによって操作されることで、各種データをCPU31や記憶装置33に出力する。出力装置35は、モニタやプリンタに例示され、CPU31から出力される回路解析の結果をユーザが視認できる形式で出力する。
CPU31は、入力装置からの入力に応答して、記憶装置33内の回路解析プログラム100を実行し、設計対象回路のノイズ解析や、設計対象回路上の回路ブロックの動作特性を検証する。この際、記憶装置33からの各種データやプログラムはRAM32に一時格納され、CPU31は、RAM32内のデータを用いて各種処理を実行する。CPU31は、回路解析プログラム100を実行することで、回路モデル生成部、回路解析部、設計変更部の各機能を実現する。以下、回路モデル生成部、回路解析部、設計変更部の詳細を説明する。
回路モデル生成部は、図2及び図3に示すパッケージモデル生成部101、被ノイズ回路特定部102、被ノイズ回路モデル生成部103、ノイズ源特定部104、ノイズ源モデル生成部105、電源・基板抽出部106、基板モデル生成部107を含む。
図2を参照して、パッケージモデル生成部101は、記憶装置33に格納されたパッケージ設計情報11に基づいてパッケージモデル1を生成する。ここで、パッケージ設計情報11は、システム設計時、あるいはフロアプラン時等の各フェーズ毎に設定されたパッケージのレイアウト情報やデバイスパラメータを含む。パッケージモデル生成部101は、パッケージ設計情報に基づいて回路シミュレーションを行い、パッケージの入出力特性を導出する。パッケージモデル生成部101は、この入出力特性に基づいてパッケージの抵抗(R)、インダクタンス(L)、容量(C)を算出し、パッケージの集中定数回路モデル(パッケージモデル1)を生成する。生成されたパッケージモデル1は記憶装置33に格納される。パッケージモデル1は、位置情報を含まない集中定数回路でモデル化されているが、設計条件に応じて、位置情報を含ませるようにRLCを分散させて(RLCの数を任意に設定して)モデル化されても構わない。ただし、後述するノイズ解析の解析時間を短くするため、パッケージモデル1は集中定数回路であることが好ましい。
図3を参照して、被ノイズ回路特定部102は、LSI設計情報12に基づいてノイズに敏感な回路ブロック(例えばアナログマクロ、以下、被ノイズ回路と称す)を導出する。LSI設計情報12は、システム設計後やフロアプラン後等の各フェーズ毎に設定された設計対象回路のレイアウト情報やデバイスパラメータを含むLEF(layout exchange format)やDEF(design exchange format)といったデータ形式の情報である。
被ノイズ回路特定部102は、例えば、LSI設計情報12に基づいて回路ブロック毎に回路シミュレーションを行い、電源ノイズに対する感度を見積もる。被ノイズ回路特定部102は、見積もった感度が予め設定された閾値を越える回路ブロックを被ノイズ回路として特定する。被ノイズ回路特定部102は、特定した被ノイズ回路に関するレイアウト情報やデバイスパラメータ等を被ノイズ回路設計情報13として記憶装置33に記録する。尚、既存の解析ツールを被ノイズ回路特定部102として利用しても良い。
被ノイズ回路モデル生成部103は、被ノイズ回路設計情報13を用いて回路シミュレーションを行い、被ノイズ回路の入出力特性を導出する。被ノイズ回路モデル生成部103は、この入出力特性に基づいて被ノイズ回路の抵抗(R)、インダクタンス(L)、容量(C)を算出し、被ノイズ回路の集中定数回路モデル(被ノイズ回路モデル2)を生成する。被ノイズ回路モデル2は、R、L、Cのうち少なくとも1つの集中定数素子を含めば良く、例えば容量素子1つで構成されていても良い。生成された被ノイズ回路モデル2は記憶装置33に格納される。
ノイズ源特定部104は、LSI設計情報12に基づいて、予め設定された閾値以上の電源ノイズを発生する回路ブロックをノイズ源回路として特定する。例えば、ノイズ源特定部104は、電源電圧変動が大きいノードを有する回路ブロックや、電源電流の大きい回路ブロックを、ノイズ源回路として特定する。又、設計初期段階では、ノイズ源特定部104は、消費電力見積もり値やゲート規模、クロック周波数、フロアプラン等を元にノイズ源回路を特定することができる。更に、設計対象回路上のデジタル回路全体、あるいは設計対象回路(チップ)全体をノイズ源回路として特定しても良い。ノイズ源特定部104は、特定したノイズ源回路に関するレイアウト情報やデバイスパラメータをノイズ源設計情報14として記憶装置33に記録する。尚、既存の解析ツールを被ノイズ回路特定部102として利用しても良い。
ノイズ源モデル生成部105は、ノイズ源設計情報14を用いて回路シミュレーションを行い、ノイズ源回路の入出力特性を導出する。ノイズ源モデル生成部105は、この入出力特性に基づいてノイズ源回路の抵抗(R)、インダクタンス(L)、容量(C)、及び電流源を算出し、ノイズ源回路の集中定数回路モデル(ノイズ源モデル3)を生成する。ノイズ源モデル3は、R、L、Cのうち少なくとも1つの集中定数素子を含めば良く、例えば容量素子1つと電流源素子1つとで構成されていても良い。生成されたノイズ源モデル3は記憶装置33に格納される。ノイズ源特定部104は、特定したノイズ源回路に関するレイアウト情報やデバイスパラメータをノイズ源設計情報14として記憶装置33に記録する。
電源・基板抽出部106は、LSI設計情報12に基づいて、設計対象回路の電源配線及びシリコン基板における寄生素子群(寄生抵抗、寄生インダクタンス、寄生容量)を抽出し、電源・基板ネットワーク15(RLCネットワーク)として出力する。詳細には、電源・基板抽出部106は、電源配線を所定の大きさでメッシュ分割して、分割領域毎に電源配線の寄生素子(寄生抵抗(R)、寄生インダクタンス(L))を抽出し、抽出した寄生素子を接続して電源ネットワークを生成する。ここで、電源系が複数の場合、電源系毎の電源ネットワークが生成される。又、電源・基板抽出部106は、基板を所定の大きさでメッシュ分割して、分割領域毎に寄生素子(寄生抵抗(R))を抽出し、抽出した寄生素子を接続して基板ネットワークを生成する。次に、電源・基板抽出部106は、LSI設計情報12に基づき、電源ネットワークと基板ネットワークとの間、あるいは、電源系が複数の場合、異なる電源ネットワークの間における寄生容量(C)を抽出する。電源・基板抽出部106は、生成した電源ネットワークと基板ネットワークとを抽出した寄生容量(C)を介して接続し、電源・基板ネットワーク15として出力する。これにより、位置情報を含む寄生素子パラメータが電源・基板ネットワーク15として抽出される。電源・基板抽出部106は、抽出した電源・基板ネットワークを電源記憶装置33に記録する。尚、既存の寄生素子抽出ツールを電源・基板抽出部106として利用しても良い。
基板モデル生成部107は、電源・基板ネットワーク15を用いて回路シミュレーションを行い、電源配線及び基板の集中定数回路モデル(基板モデル4)を生成する。詳細には、基板モデル生成部107は、特定されたノイズ源回路と被ノイズ回路との間における電源・基板ネットワーク15を用いて回路シミュレーションを行いノイズ源回路と被ノイズ回路との間の入出力特性を導出する。基板モデル生成部107は、入出力特性に基づいて集中定数回路モデルを生成する。基板モデル生成部107は、生成した集中定数回路モデルを基板モデル4として記憶装置33に記録する。基板モデル4は、例えば、抵抗素子1個だけの回路モデルでも良い。
このように、基板モデル生成部107は、位置情報を含む電源・基板ネットワーク15を用いた回路シミュレーションによって基板モデル4(例えば抵抗)を導出している。このため、基板モデル4は、集中定数回路モデルであるが、位置情報を考慮した素子パラメータを有することとなる。尚、基板モデル4は、設計条件に応じて、RLCを分散させて(RLCの数を任意に設定して)モデル化されても構わない。ただし、後述するノイズ解析の解析時間を短くするため、基板モデル4は集中定数回路であることが好ましい。
以上のように、本発明による回路解析装置30は、パッケージ、ノイズ源回路、被ノイズ回路、電源及び基板をそれぞれ集中定数回路によってモデル化することができる。
回路解析部は、図4に示す電源・基板ノイズ解析部108、波形重合わせ部109(電源電圧合成部)、被ノイズ回路シミュレーション部110を含む。
図4を参照して、電源・基板ノイズ解析部108は、パッケージモデル1、被ノイズ回路モデル2、ノイズ源モデル3、基板モデル4接続して解析対象回路モデル200を生成する。図6は、基板と電源(VDD)が電源分離されている回路の解析対象回路モデル200の一例を示す図である。
電源・基板ノイズ解析部108は、解析対象回路モデル200の回路シミュレーションを行い、被ノイズ回路のにおける電源電圧波形を算出する。詳細には、電源・基板ノイズ解析部108は、解析対象回路モデル200に含まれる回路接続情報と回路内の素子の電気的特性に基づいて被ノイズ回路の動作を模擬することで、被ノイズ回路における電源電圧波形16(電源ノイズ波形)を算出する。この際、電源・基板ノイズ解析部108は、伝送損失特性を分布定数として計算するのではなく、簡単なパラメータ(集中定数)で定義された損失特性式に基づいて回路シミュレーションを行う。算出された電源ノイズ波形16は、記憶装置33に記録される。尚、既存の解析ツール(例えばSPICE)を電源・基板ノイズ解析部108として利用することが好適である。
ノイズ源特定部104で特定されたノイズ源回路が複数の場合、電源・基板ノイズ解析部108は、ノイズ源回路毎に生成された解析対象回路200のそれぞれに対し回路シミュレーションを行い、被ノイズ回路に対するノイズ源回路毎の電源電圧波形16を算出する。波形重合せ部109は、ノイズ源回路毎に算出された電源電圧波形16を重ね合わせて、特定された全てのノイズ源回路から被ノイズ回路に対する電源ノイズを合成した電源電圧波形17(電源ノイズ波形)を算出する。
被ノイズ回路シミュレーション部110は、波形重合せ部109から出力された電源電圧波形17を用いて、被ノイズ回路のシミュレーションを行う。これにより被ノイズ回路シミュレーション部110は、特定された全てのノイズ源回路からの電源ノイズの影響下における被ノイズ回路の動作特性18(例えば、出力電圧、応答特性、消費電力等)を算出し、記憶装置に記録する。
設計変更部は、図5に示すクリティカルノイズ源特定部111、感度解析部112、設計変更対象決定部113、設計変更内容決定部114、設計変更部115を含む。
図5を参照して、クリティカルノイズ源特定部111は、動作特性18に問題があるかどうかを判定し、問題がある場合、動作不良の原因となっているノイズ源回路を特定する。記憶装置33には、回路ブロック毎に正常な動作を行っている場合の動作特性が基準動作特性として記録されている。クリティカルノイズ源特定部111は、動作特性18がこの基準動作特性を満たしているかどうかを判定する。例えば、基準動作特性として出力電圧範囲が設定されている場合、動作特性18が示す出力電圧がこの出力電圧範囲内である場合、被ノイズ回路は正常動作であると判定され、範囲外の場合、動作不良と判定される。
クリティカルノイズ源特定部111は、被ノイズ回路が動作不良であると判定すると、電源電圧波形17を参照して、動作不良の原因となっているノイズ源回路を特定する。例えば、先ず、クリティカルノイズ源特定部111は、動作特性18から、問題の原因となっているノイズ周波数を特定する。次に、クリティカルノイズ源特定部111は、電源電圧波形16、17を参照して、電源電圧波形17のうち、特定したノイズ周波数のノイズ振幅に大きく影響を及ぼしている電源電圧波形16を特定する。そして、クリティカルノイズ源特定部111は、特定した電源電圧波形16に対応するノイズ源回路をクリティカルノイズ源回路として特定する。クリティカルノイズ源回路として特定されたノイズ源回路(回路ブロック)に関する設計情報は、クリティカルノイズ源情報19として記憶装置33に記録される。
又、マクロ(例えばアナログマクロ)の開発段階において、マクロ毎の動作特性をキャラクタライズして、動作不良させない電源ノイズの値(電源ノイズ許容値)をマクロ毎、及び周波数毎にライブラリ化して記憶装置33に格納しても良い。この場合、被ノイズ回路シミュレーション部110は必要なく、クリティカルノイズ源特定部111は、特定された被ノイズ回路に対応する電源ノイズ許容値と、電源電圧波形17とを比較して被ノイズ回路が動作不良するかを判定する。又、クリティカルノイズ源特定部111は、周波数毎の電源ノイズ許容値と、電源電圧波形17とを比較して問題となっているノイズ周波数を特定する。
感度解析部112は、特定されたクリティカルノイズ源回路を含む解析対象回路モデル200において、パッケージモデル1、被ノイズ回路モデル2、ノイズ源モデル3、基板モデル4のそれぞれの集中定数を変更した場合の電源ノイズ(電源電圧波形16又は電源電圧波形17)の変化の程度を調査する。感度解析部112は、変更した集中定数(RLC)と、集中定数を変更した回路モデルと、電源電圧(電源ノイズ)の変化量とを対応付けて感度解析結果20として記憶装置33に記録する。設計変更内容決定部114、あるいは設計者は、この感度解析結果20を参照することで電源ノイズを抑制するために変更すべきパラメータ(回路要素及び集中定数素子)を決定することができる。
設計変更対象決定部113は、感度解析結果20に基づいて解析対象回路モデル200において電源ノイズの抑制に効果のある回路モデルを特定する。
例えば、設計変更対象決定部113は、感度解析結果20を参照して、所望の電源ノイズの値となるように、集中定数を変更する回路モデル(パッケージモデル1、被ノイズ回路モデル2、ノイズ源モデル3、基板モデル4)と、変更する集中定数の種類(RLCのいずれか)及びその変更量を決定し、設計変更対象情報21として出力する。
設計変更内容決定部114は、設計変更対象情報21に対応する設計変更内容22を決定する。換言すれば設計変更内容決定部114は、設計変更対象決定部113で決定された変更対象となる回路要素(パッケージ、基板、マクロ)に対し具体的にどのように設計変更するかを決定する。例えば、設計変更対象情報21が、「パッケージモデルにおける抵抗値(R)をある値増加する」という情報を含む場合、設計変更内容決定部114は、変更内容を「パッケージにおける抵抗値(R)が設計変更対象情報21で示された値となるようにパッケージピン数を増加させる」という内容に決定する。この際、設計変更内容22には、パッケージのピン数を変更させるための情報と、ピン数の増加量とを含む情報が設計変更内容22として出力される。
設計変更内容決定部114は、集中定数の変更値と設計変更内容とを対応付けた設計変更内容データベースを参照して、設計変更対象情報21に対応する設計変更内容22を決定することが好ましい。この場合、記憶装置33には、予め設計変更内容データベースとして、回路要素(パッケージ、基板、マクロ)と、集中定数の種類(RLCのいずれか)と、集中定数の変更量とが、設計変更内容に対応付けられて記録されている。例えば、設計変更内容データベースには、回路要素としてパッケージ、集中定数としてR、変更量(増加する所定量)、設計変更内容(増加する抵抗値に対するピン数の増加量)がそれぞれ対応付けられて記録される。設計変更対象情報21が、「パッケージモデルにおける抵抗値(R)をある値増加する」という情報を含む場合、設計変更内容決定部114は、設計変更対象情報21に基づいて、パッケージのピン数の増加量を算出する。
設計変更内容の例としては、「パッケージのピン数を増やす」、「デカップリング容量を増やす(ノイズ源回路又は/及び被ノイズ回路の容量を増やす)」、「基板の構造を変更する」、「ノイズ源回路又は/及び被ノイズ回路のレイアウトを変更する」等がある。
設計変更部115は、決定した設計変更内容22に基づき、パッケージ設計情報11又は/及びLSI設計情報12を変更する。変更されたパッケージ設計情報11又は/及びLSI設計情報12は変更後の設計情報23として記憶装置33に記録される。
以上のような構成により、本発明による回路解析装置30は、基板ノイズを考慮した電源ノイズの影響を解析し、動作不良の原因となる電源ノイズが、回路ブロックに入力されないようにパッケージ設計情報11やLSI設計情報12を修正することができる。
本発明によれば、集中定数回路モデルを利用してノイズ解析を行っているため、シミュレーション時間が短縮できる。又、設計情報を変更するための情報として集中回路定数を用いているため、変更内容を決定するパラメータ数が少ない。このため、設計変更内容を決定するための条件が単純化するため、設計者は、容易に変更内容を決定することができる。又、回路要素(回路モデル)、集中定数、設計変更内容を対応付けた設計変更内容データベースを用意するだけで、設計内容を決定することができるため、設計変更内容の決定を自動化することが容易となる。
又、本発明による回路解析装置30では、ノイズ源回路毎に被ノイズ回路の電源電圧(電源ノイズ)を算出しているため、被ノイズ回路の動作特性に大きく影響を与えるノイズ源回路の特定が容易となる。このため、動作不良の原因となるノイズ源回路を容易に特定することができる。
更に、本発明による回路解析装置30では、電源・基板の寄生素子ネットワーク(電源・基板ネットワーク15)を抽出し、回路シミュレーションによって基板モデル4を生成している。この際、基板ネットワーク15上におけるノイズ源回路と被ノイズ回路との2点間を回路シミュレーションしている。このため、基板モデル4は、集中定数回路モデルではあるが、ノイズ源回路と被ノイズ回路との間の位置情報(レイアウト位置)を考慮した抵抗値(R)を含むモデルとなる。従って、本発明に係る解析対象回路モデル200は、従来技術に比べて実際の回路に近いモデルとなり、精度の高いノイズ解析が実現できる。
尚、回路解析プログラムのうち、回路モデル生成部や設計変更部を実現するプログラムは、上述の回路解析装置に搭載されず、他のコンピュータに搭載されて実行されても良い。この場合、回路モデル生成部や設計変更部において生成、出力される情報は、それぞれのコンピュータ装置に属する記憶装置に記録される。
(動作)
図7を参照して、本発明による回路解析方法(ノイズ解析方法及び設計情報変更方法)の詳細を説明する。
図7は、本発明による回路解析装置による回路解析動作の一例を示すフロー図である。ここでは、フロアプラン設計後における回路解析を一例に説明する。
先ず、パッケージモデル生成部101は、フロアプラン設計によるパッケージ設計情報11に基づいてパッケージモデル1を生成する(ステップS1)。尚、ボードの設計情報がある場合、パッケージモデル生成部101は、ボードの集中定数回路モデルも併せて作成し、パッケージモデル1に含めても良い。
電源・基板抽出部は、フロアプラン設計によるLSI設計情報12に基づいて電源・基板ネットワーク15を抽出する(ステップS2)。
次に、被ノイズ回路特定部102は、アナログマクロ等のノイズに敏感な回路ブロックを被ノイズ回路として特定する(ステップS3)。例えば、PLL回路や、DAコンバータ等のアナログマクロが被ノイズ回路として特定される。ここで特定される被ノイズ回路の数は1つでも複数でもどちらでも良い。
被ノイズ回路生成部103は、ステップS3において特定された被ノイズ回路の設計情報13に基づき被ノイズ回路モデル2を生成する(ステップS4)。ステップS3において特定された被ノイズ回路が複数ある場合、被ノイズ回路生成部103は、複数の被ノイズ回路から1つの被ノイズ回路が選択し、その被ノイズ回路の被ノイズ回路モデル2を生成する。以下、選択された被ノイズ回路に関してステップS4〜S18の処理が行われ、当該被ノイズ回路に対する電源ノイズの解析が行われる。
ノイズ源特定部104は、大きな電源ノイズを発生する回路ブロックをノイズ源回路として特定する(ステップS5)。ここで特定されるノイズ源回路は1つでも複数でもどちらでも良い。
ノイズ源モデル生成部105は、ステップS5において特定されたノイズ源回路の設計情報14に基づきノイズ源モデル3を生成する(ステップS6)。ステップS5において特定されたノイズ源回路が複数ある場合、ノイズ源モデル生成部105は、特定した複数のノイズ源回路から1つを選択し、そのノイズ源回路のノイズ源モデル3を生成する。以下、選択されたノイズ源回路に関してステップS6〜S9までの処理が行われ、当該ノイズ源回路による電源ノイズの解析が行われる。
被ノイズ回路モデル2及びノイズ源モデル3が生成されると、基板モデル生成部107は、被ノイズ回路とノイズ源回路との2点間における電源・基板ネットワークを用いて基板モデル4を生成する(ステップS7)。
電源・基板ノイズ解析部108は、ステップS4で選択された被ノイズ回路における電源ノイズの解析を行う(ステップS8)。ここで電源・基板ノイズ解析部108は、パッケージモデル1、ステップS4で選択された被ノイズ回路モデル2、ステップS6で選択されたノイズ源モデル3、基板モデル4を用いて解析対象回路モデル200を生成する。電源・基板ノイズ解析部108は、生成した解析対象回路モデル200を用いて、回路シミュレーションを行い、被ノイズ回路における電源電圧波形を算出する。これにより、選択されたノイズ源回路からの電源ノイズの影響を受けた被ノイズ回路の電源電圧波形を算出することができる。
ステップS5において特定されたノイズ源回路のうち、未だ解析が終わっていないノイズ源回路がある場合、ステップS6の処理に以降する(ステップS9Yes)。以上のようなステップS6〜S8までの処理を特定された全てのノイズ源回路に対し行うことで、被ノイズ回路におけるノイズ源回路毎の電源電圧波形(電源ノイズ)を解析することができる。
ステップS5において特定されたノイズ源回路の全てに対する電源ノイズが解析されると、波形重合せ部109によって全ての電源ノイズ波形16が重ね合わされて、被ノイズ回路の電源ノイズ波形17として出力される(ステップS9No、S10)。これにより、全てのノイズ源回路の影響を合計した被ノイズ回路における電源ノイズが算出される。
被ノイズ回路シミュレーション部110は、電源ノイズ波形17を用いて被ノイズ回路モデル2の回路シミュレーションを行い、電源ノイズ影響下での被ノイズ回路の動作特性18を算出する(ステップS11)。クリティカルノイズ源特定部111は、被ノイズ回路の動作特性18を参照して、当該被ノイズ回路が電源ノイズ影響下において正常に動作しているかどうかを判定する(ステップS12)。ここで、被ノイズ回路が正常に動作し、ステップS3において特定された全ての被ノイズ回路に対する解析が終了していない場合、ステップS4の処理に以降する(ステップS12Yes、S13No)。ステップS4では解析が終了していない被ノイズ回路から1つが選択され、上述と同様に選択された被ノイズ回路に関してノイズ解析処理が行われる。一方、特定された全ての被ノイズ回路が正常に動作する場合、回路解析装置30はノイズ解析処理を終了する(ステップS12Yes、S13Yes)。
尚、予め、被ノイズ回路に対して電源ノイズ許容量が設定されている場合は、ステップS11の処理は省略されても良い。この場合、クリティカルノイズ源特定部111は、電源ノイズ波形17と電源ノイズ許容量とに基づいて被ノイズ回路が正常動作するかを判定する。
クリティカルノイズ源特定部111は、被ノイズ回路が正常動作しないと判定すると、動作不良の原因となっているノイズ源回路をクリティカルノイズ源回路として特定する(ステップS14)。ここでは、ノイズ周波数毎に動作不良の原因となっているノイズ周波数を特定し、当該ノイズ周波数のノイズ振幅に大きく影響を及ぼしている電源ノイズ波形16を特定する。特定された電源ノイズ波形16に対応するノイズ源回路はクリティカルノイズ源回路として設定される。ただし、ステップS5において特定されたノイズ源回路が1つの場合、ステップS14の処理は省略される。
感度解析部112は、ステップS14で特定されたクリティカルノイズ源回路のノイズ源モデル3を用いた解析対象回路モデル200の構成要素(集中定数素子)によるノイズ抑制効果を解析する(ステップS15)。ここでは、解析対象回路モデル200を構成する回路モデル毎の集中定数素子の値を変動させて、被ノイズ回路における電源電圧の変動値が感度解析結果20として算出される。
設計変更対象決定部113は、感度解析結果20に基づき、解析対象回路モデルにおける回路要素(パッケージモデル1、被ノイズ回路モデル2、ノイズ源モデル3、基板モデル4)のうち、ノイズ抑制に効果がある要素を特定する(ステップS16)。
設計変更内容決定部114は、ステップS16において特定された要素(回路モデル)の集中定数を変更するための具体的な設計変更内容を決定する(ステップS17)。設計変更内容決定部114は、設計変更対象情報21に示された回路要素に関するレイアウトの変更内容を決定する。
設計変更部115は、ステップS17で決定された設計変更内容の情報22を用いてパッケージ設計情報11又は及びLSI設計情報11を変更する(ステップS18)。回路解析装置30は、設計変更した設計情報に基づいて、上述と同様に再度解析対象回路モデル200の再生成及びノイズ解析を、ノイズが充分抑制されるまで繰り返しても良い。例えば、回路解析装置30は、設計内容情報22に基づいてノイズ源回路及び被ノイズ回路のレイアウト情の位置を変更し、設計対象回路(LSI)の電源・基板ネットワーク15上で回路シミュレーションを行って基板モデル4を再生成する。そして、回路解析装置30は、電源・基板ノイズ解析部108によって出力された電源ノイズ波形が充分抑制されているかを観測するという手順を繰り返す。これにより、選択した被ノイズ回路に関するノイズ解析及び設計変更を完了する。
設計変更が終了し、ステップS3において特定された全ての被ノイズ回路に対する解析が終了していない場合、ステップS4の処理に以降する(ステップS13No)。ステップS4では解析が終了していない被ノイズ回路から1つが選択され、上述と同様に選択された被ノイズ回路に関してノイズ解析、及び設計変更処理が行われる。一方、特定された全ての被ノイズ回路に関するノイズ解析及び設計変更が終了した場合、回路解析装置30はノイズ解析処理を終了する(ステップ13Yes)。
以上のように、本発明による回路解析装置30は、選択した被ノイズ回路に対してノイズ源回路毎の電源ノイズを解析するため、被ノイズ回路の動作特性に大きな影響を与えるノイズ源回路の特定が容易となる。又、波形重合せ部109によって全ノイズ源回路からの電源ノイズの合計を算出し、これを用いて被ノイズ回路の動作特性をシミュレーションを実行するため、ノイズに敏感なアナログマクロ等に対するノイズの影響を正確に導出することができる。
更に、上述の一例では、フロアプラン後の設計情報に基づいて解析対象回路モデル200を生成したが、これに限らずシステム設計後のノイズ解析には、システム設計時に設定されたパッケージ情報11やLSI設計情報12に基づいて解析対象回路モデル200が生成される。このように本発明では、システム設計時やフロアプラン時等のそれぞれのフェーズに応じた設計情報に基づいた回路シミュレーションによって導出される。このため、開発の初期段階から電源ノイズ解析や電源ノイズを考慮した設計変更を行うことができる。
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本発明に係る解析対象回路モデル200は、図6に示すように電源分離された回路モデルでも、図8に示すように電源分離されない回路モデルでもよく、その形態は、設計対象回路の構成に依存することはいうまでもない。
本実施の形態における解析対象モデル200では、基板モデル(電源モデル)として、ノイズ源回路と被ノイズ回路との間の基板モデル4のみを用いているが、これに限らず、被ノイズ回路の入出力特性に影響を与える電源配線やシリコン基板の集中定数回路モデルが解析対象回路200に追加されても良い。例えば、図9に示すように、ノイズ源モデル3とパッケージモデル1との間に電源配線モデル6、基板モデル5が接続され、被ノイズ回路モデル2とパッケージモデル1との間に電源配線モデル8、基板モデル7が接続された解析対象回路モデル200が生成され、回路解析に利用されても良い。ここで、電源配線モデル6は、設計対象回路におけるパッドからノイズ源回路までの電源ネットワークに基づいて生成される集中定数回路モデルである。同様に、電源配線モデル8は、設計対象回路におけるパッドから被ノイズ回路までの電源ネットワークに基づいて生成される集中定数回路モデルである。又、基板モデル5は、設計対象回路におけるパッドからノイズ回路までの電源ネットワークと基板ネットワークとに基づいて生成される集中定数回路モデルである。同様に、基板モデル7は、設計対象回路におけるパッドから被ノイズ回路までの電源ネットワークと基板ネットワークとに基づいて生成される集中定数回路モデルである。
図9に示す解析対象回路200を生成する場合、基板モデル生成部107は、パッドとノイズ源回路との間における電源配線の寄生素子群(RLCネットワーク)に基づいて回路シミュレーションを行い、その結果(入出力特性)を用いて集中定数回路モデル(電源配線モデル6を生成する。同様に、基板モデル生成部107は、パッドと被ノイズ回路との間における電源配線のRLCネットワークに基づいて集中定数回路である電源配線モデル8を生成する。又、基板モデル生成部107は、パッドとノイズ源回路との間におけるGND配線及びシリコン基板の寄生素子群(RLCネットワーク)に基づいて回路シミュレーションを行い、その結果(入出力特性)を用いて集中定数回路モデル(基板モデル5を生成する。同様に、基板モデル生成部107は、パッドと被ノイズ回路との間におけるGND配線及びシリコン基板のRLCネットワークに基づいて集中定数回路である基板モデル7を生成する。
このように、パッドとノイズ源回路及び被ノイズ回路との間の電源・基板モデルを更に含む解析対象回路モデル200を用いて回路解析を行うことで、更に詳細な解析結果を得ることができる。尚、図9に示す解析対象回路モデル200からノイズ源側の電源配線モデル5及び基板モデル6を除いた回路モデルでも、被ノイズ回路側の電源配線モデル7及び基板モデル8を除いた回路モデルでも、解析対象回路モデルとして利用できる。あるいは、図9に示す解析対象回路モデル200において追加された回路モデルは、図6に示す解析対象回路モデル200に追加されて利用されても構わない。
図1は、本発明による回路解析装置の構成を示す図である。 図2は、本発明による回路解析装置の構成の一部を示すブロック図である。 図3は、本発明による回路解析装置の構成の一部を示すブロック図である。 図4は、本発明による回路解析装置の構成の一部を示すブロック図である。 図5は、本発明による回路解析装置の構成の一部を示すブロック図である。 図6は、本発明に係る解析対象回路モデルの一例を示す図である。 図7は、本発明による回路解析装置の動作の一例を示すフロー図である。 図8は、本発明に係る解析対象回路モデルの一例を示す図である。 図9は、本発明に係る解析対象回路モデルの一例を示す図である。
符号の説明
30:回路解析装置
31:CPU
32:RAM
33:記憶装置
34:入力装置
35:出力装置
100:回路解析プログラム
1:パッケージモデル
2:被ノイズ回路モデル
3:ノイズ源モデル
4:基板モデル
101:パッケージモデル生成部
103:被ノイズ回路モデル生成部
105:ノイズ源モデル生成部
107:基板モデル生成部
108:電源・基板ノイズ解析部
109:波形重合せ部
110:被ノイズ回路シミュレーション部

Claims (17)

  1. コンピュータを用いて回路解析を行う方法であって、
    パッケージの集中定数回路モデルであるパッケージモデルと、ノイズ源回路の集中定数回路モデルであるノイズ源モデルと、被ノイズ回路の集中定数回路モデルである被ノイズ回路モデルと、前記ノイズ源回路と前記被ノイズ回路との間における基板の集中定数回路モデルである基板モデルとを接続して解析対象回路モデルを生成するステップと、
    前記解析対象回路モデルに対し回路シミュレーションを行い、前記被ノイズ回路における電源電圧波形を算出するステップと、
    を具備する回路解析方法。
  2. 請求項1に記載の回路解析方法において、
    前記パッケージモデルを生成するステップと、
    前記ノイズ源モデルを生成するステップと、
    被ノイズ回路モデルを生成するステップと、
    前記ノイズ源回路と前記被ノイズ回路との間の寄生素子に基づき、前記基板モデルを生成するステップと、
    を更に具備する
    回路解析方法。
  3. 請求項2に記載の回路解析方法において、
    前記ノイズ源モデルを生成するステップは、
    許容値以上の電源ノイズを発生する回路ブロックを前記ノイズ源回路として特定するステップと、
    前記特定されたノイズ源回路のレイアウト情報を用いて回路シミュレーションを行い前記特定されたノイズ源回路の入出力特性を導出するステップと、
    前記特定されたノイズ源回路の入出力特性に基づいて、前記特定されたノイズ源回路の集中定数回路を算出するステップと、
    を備え、
    前記特定されたノイズ源回路が複数個ある場合には、
    前記基板モデルを生成するステップにおいて、前記特定されたノイズ源回路毎に前記基板モデルが生成され、
    前記解析対象回路モデルを生成するステップにおいて、前記特定されたノイズ源回路毎の前記ノイズ源モデル及び前記基板モデル、前記被ノイズ回路モデル、前記パッケージモデルが接続されて、前記特定されたノイズ源回路毎の解析対象回路モデルが生成され、
    前記電源電圧波形を算出するステップにおいて、
    前記特定されたノイズ源回路毎の解析対象回路モデルに対して回路シミュレーションを行い、前記被ノイズ回路における前記特定されたノイズ源回路毎の電源電圧波形を算出するステップと、
    前記特定されたノイズ源回路毎の電源電圧波形を合成して出力するステップと、
    を備える回路解析方法。
  4. 請求項2又は3に記載の回路解析方法において、
    前記基板モデルを生成するステップは、
    設計対象回路のレイアウト情報に基づいて前記設計対象回路の電源配線及びシリコン基板の寄生素子を抽出するステップと、
    前記寄生素子を用いて前記電源及びシリコン基板のRLCネットワークを生成するステップと、
    前記RLCネットワークと、前記ノイズ源回路及び前記被ノイズ回路のレイアウト情報とに基づいて回路シミュレーションを行い、集中定数回路モデルを生成するステップと、
    を備える回路解析方法。
  5. 請求項2又は3に記載の回路解析方法において、
    前記RLCネットワークを生成するステップにおいて、
    前記RLCネットワークは、前記ノイズ源回路と前記被ノイズ回路との間の2つ以上の電源系の電源配線の寄生素子と、前記ノイズ源回路と前記被ノイズ回路との間のシリコン基板の寄生素子とに基づいて生成される
    回路解析方法。
  6. 請求項2から5いずれか1項に記載の回路解析方法において、
    前記被ノイズ回路モデルを生成するステップは、
    電源ノイズに対する感度が閾値以上となる回路ブロックを前記被ノイズ回路として特定するステップと、
    前記特定された被ノイズ回路のレイアウト情報を用いて回路シミュレーションを行い、前記特定された被ノイズ回路の集中定数回路モデルを生成するステップと、
    を備える回路解析方法。
  7. 請求項1から6いずれか1項に記載の回路解析方法において、
    前記出力された電源電圧波形を用いて前記被ノイズ回路の回路シミュレーションを行い、前記被ノイズ回路の動作特性を解析するステップを更に具備する
    回路解析方法。
  8. 請求項1から6いずれか1項に記載の回路解析方法において、
    被ノイズ回路が問題なく動作するときの電源ノイズの大きさを電源ノイズ許容値として記録するステップと、
    前記出力された電源電圧波形と前記電源ノイズ許容値とを比較して前記被ノイズ回路の動作特性を解析するステップと、
    を更に具備する
    回路解析方法。
  9. 請求項1から8いずれか1項に記載の回路解析方法をコンピュータに実行させる回路解析プログラム。
  10. パッケージの集中定数回路モデルであるパッケージモデルと、ノイズ源回路の集中定数回路モデルであるノイズ源モデルと、被ノイズ回路の集中定数回路モデルである被ノイズ回路モデルと、前記ノイズ源回路と前記被ノイズ回路との間における基板の集中定数回路モデルである基板モデルとが格納される記憶装置と、
    前記パッケージモデル、前記ノイズ源モデル、前記被ノイズ回路モデル、前記基板モデルを接続して解析対象回路モデルを生成するノイズ解析部と、
    を具備し、
    前記ノイズ解析部は、前記解析対象回路モデルに対し回路シミュレーションを行い、前記被ノイズ回路における電源電圧波形を計算して出力する
    回路解析装置。
  11. 請求項10に記載の回路解析装置において、
    前記パッケージモデルを生成するパッケージモデル生成部と
    前記ノイズ源モデルを生成するノイズ源モデル生成部と、
    被ノイズ回路モデルを生成する被ノイズ回路モデル生成部と、
    前記ノイズ源回路と前記被ノイズ回路との間の寄生素子に基づき、前記基板モデルを生成する基板モデル生成部と、
    を更に具備する
    回路解析装置。
  12. 請求項11に記載の回路解析装置において、
    許容値以上の電源ノイズを発生する回路ブロックを前記ノイズ源回路として特定するノイズ源特定部と、
    電源電圧合成部と、
    を更に具備し、
    前記ノイズ源モデル生成部は、前記特定されたノイズ源回路のレイアウト情報を用いて回路シミュレーションを行い、前記特定されたノイズ源回路の入出力特性を導出し、前記特定されたノイズ源回路の入出力特性に基づいて、前記特定されたノイズ源回路の集中定数回路を算出し、
    前記特定されたノイズ源回路が複数個ある場合には、
    前記基板モデル生成部は、前記特定されたノイズ源回路毎に前記基板モデルを生成し、
    前記ノイズ解析部は、前記特定されたノイズ源回路毎の前記ノイズ源モデル及び前記基板モデル、前記被ノイズ回路モデル、前記パッケージモデルを接続して、前記特定されたノイズ源回路毎の解析対象回路モデルを生成し、前記特定されたノイズ源回路毎の解析対象回路モデルに対して回路シミュレーションを行い、前記被ノイズ回路における前記特定されたノイズ源回路毎の電源電圧波形を算出し、
    前記電源電圧合成部は、前記特定されたノイズ源回路毎の電源電圧波形を合成して出力する
    回路解析装置。
  13. 請求項11又は12に記載の回路解析装置において、
    設計対象回路のレイアウト情報に基づいて前記設計対象回路の電源配線及びシリコン基板の寄生素子を抽出し、前記寄生素子を用いて前記電源及びシリコン基板のRLCネットワークを生成する電源基板抽出部を更に具備し、
    前記基板モデル生成部は、前記RLCネットワークと、前記ノイズ源回路及び前記被ノイズ回路のレイアウト情報とに基づいてに基づいて集中定数回路モデルを生成する
    回路解析装置。
  14. 請求項13に記載の回路解析装置において、
    前記RLCネットワークは、前記被ノイズ回路に接続する2つ以上の電源系の電源配線の寄生素子を含む
    回路解析装置。
  15. 請求項11から14いずれか1項に記載の回路解析装置において、
    電源ノイズに対する感度が閾値以上となる回路ブロックを前記被ノイズ回路として特定する被ノイズ源特定部を更に具備し、
    前記被ノイズモデル生成部は、前記特定された被ノイズ回路のレイアウト情報を用いて回路シミュレーションを行い、前記特定された被ノイズ回路の集中定数回路モデルを生成する
    回路解析装置。
  16. 請求項10から15いずれか1項に記載の回路解析装置において、
    前記出力された電源電圧波形を用いて前記被ノイズ回路の回路シミュレーションを行い、前記被ノイズ回路の動作特性を解析する被ノイズ回路シミュレーション部を更に具備する
    回路解析装置。
  17. 請求項10から15いずれか1項に記載の回路解析装置において、
    被ノイズ回路シミュレーション部を更に具備し、
    前記記憶装置は、被ノイズ回路が問題なく動作するときの電源ノイズの大きさを電源ノイズ許容値として格納し、
    前記被ノイズ回路シミュレーション部は、前記出力された電源電圧波形と前記電源ノイズ許容値とを比較して前記被ノイズ回路の動作特性を解析する
    回路解析装置。
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