JP5011200B2 - 回路解析方法、半導体集積回路の製造方法、回路解析プログラム、及び回路解析装置 - Google Patents
回路解析方法、半導体集積回路の製造方法、回路解析プログラム、及び回路解析装置 Download PDFInfo
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Description
本実施の形態における回路解析装置10は、設計対象となる半導体集積回路(以下、設計対象回路と称す)に対するレイアウト変更及びタイミング解析を行うことで、タイミング制約やクロストーク制約に適合したレイアウトを生成する。
図1から図4を参照して本発明による回路解析装置10の実施の形態における構成を説明する。図1は、本発明による回路解析装置10の実施の形態における構成図である。図1を参照して、本発明による回路解析装置10は、バス16を介して相互に接続されるCPU11、RAM12、記憶装置13、入力装置14、出力装置15を具備する。記憶装置13はハードディスクやメモリ等の外部記憶装置である。入力装置14は、キーボードやマウス等のユーザによって操作されることで、各種情報や命令等をCPU11に入力する。出力装置15は、モニタやプリンタに例示され、CPU11から出力される回路解析の結果をユーザに対し視認可能に出力する。
図5から図10を参照して、本発明による回路解析装置10の実施の形態における動作を説明する。
11:CPU
12:RAM
13:記憶装置
14:入力装置
15:出力装置
21:回路解析プログラム
22:レイアウト情報
23:回路接続情報
24:解析範囲基準
41:抽出範囲基準
42:計算範囲基準
43:検証範囲基準
211:寄生素子抽出ツール
212:遅延時間解析ツール
213:クロストーク検証ツール
214:レイアウトツール
100、100−1、100−2:抽出対象範囲
200:計算対象範囲
300:検証対象範囲
Claims (14)
- コンピュータを用いて、レイアウト変更後の設計対象回路を解析する方法であって、
抽出範囲基準を用意するステップと、
遅延時間計算範囲基準を用意するステップと、
クロストーク検証範囲基準を用意するステップと、
レイアウトの変更箇所を含む前記抽出範囲基準を寄生素子の抽出対象範囲として設定するステップと、
前記抽出対象範囲から抽出された寄生素子を含む前記遅延時間計算範囲基準を計算対象範囲として設定するステップと、
前記計算対象範囲を含む前記クロストーク検証範囲基準を検証対象範囲として設定するステップと、
前記抽出対象範囲から抽出された寄生素子を含む所定の範囲を解析対象として、タイミング解析を行うステップと、
前記タイミング解析の結果に基づいて、前記レイアウト変更後の設計対象回路に対するタイミング解析結果を更新するステップと、
を具備し、
前記タイミング解析を行うステップは、前記計算対象範囲における遅延時間を算出するステップと、前記検証対象範囲におけるクロストークを、前記遅延時間を用いて検証するステップを備える
回路解析方法。 - 請求項1に記載の回路解析方法において、
前記検証対象範囲は、前記計算対象範囲内の回路と同じ動作タイミングの回路を指定する範囲である
回路解析方法。 - 請求項1又は2に記載の回路解析方法において、
前記抽出範囲基準は、前記タイミング解析を行う素子抽出ツールの解析精度に基づいて設定された範囲基準である
回路解析方法。 - 請求項1又は2に記載の回路解析方法において、
前記遅延時間計算範囲基準は、前記遅延時間を計算する遅延時間解析ツールの解析精度に基づいて設定された範囲基準である
回路解析方法。 - 請求項1又は2に記載の回路解析方法において、
前記クロストーク検証範囲基準は、前記クロストークの検証を行うクロストーク検証ツールの解析精度に基づいて設定された範囲基準である
回路解析方法。 - 請求項1から5のいずれか1項に記載の回路解析方法において、
前記更新されたタイミング解析結果が制約条件に適合するかどうかを判定するステップと、
前記判定の結果に基づいて前記設計対象回路のレイアウトを変更するステップと、
を更に具備する
回路解析方法。 - 請求項6に記載の回路解析方法と、
前記変更されたレイアウトの回路パタンに応じたマスクを生成するステップと、
前記マスクを用いて半導体集積回路を作製するステップと、
を具備する
半導体集積回路の製造方法。 - 請求項1から5のいずれか1項に記載の回路解析方法をコンピュータ実行させる回路解析プログラム。
- レイアウト変更後の設計対象回路に対する回路解析装置であって、
抽出範囲基準、遅延時間計算範囲基準、及びクロストーク検証範囲基準が設定される記憶装置と、
レイアウトの変更箇所を含む前記抽出範囲基準を寄生素子の抽出対象範囲として設定する抽出範囲設定部と、
前記抽出対象範囲から抽出された寄生素子を含む前記遅延時間計算範囲基準を計算対象範囲として設定する計算範囲設定部と、
前記計算対象範囲を含む前記クロストーク検証範囲基準を検証対象範囲として設定する検証範囲設定部と、
前記抽出対象範囲から抽出された寄生素子を含む所定の範囲を解析対象として、タイミング解析を行うタイミング解析部と、
を具備し、
前記タイミング解析部は、前記計算対象範囲における遅延時間を算出する遅延時間計算部と、前記検証対象範囲におけるクロストークを、前記遅延時間を用いて検証するクロストーク検証部とを備え、前記記憶装置に記録されている前記レイアウト変更後の設計対象回路に対するタイミング解析結果を、前記タイミング解析の結果に基づいて更新する
回路解析装置。 - 請求項9に記載の回路解析装置において、
前記検証対象範囲は、前記計算対象範囲内の回路と同じ動作タイミングの回路を指定する範囲である
回路解析装置。 - 請求項9又は10に記載の回路解析装置において、
前記抽出範囲基準は、前記タイミング解析部の解析精度に基づいて設定された範囲基準である
回路解析装置。 - 請求項9又は10に記載の回路解析装置において、
前記遅延時間計算範囲基準は、前記遅延時間計算部の解析精度に基づいて設定された範囲基準である
回路解析装置。 - 請求項9又は10に記載の回路解析装置において、
前記クロストーク検証範囲基準は、前記クロストーク検証部の解析精度に基づいて設定された範囲基準である
回路解析装置。 - 請求項9から13のいずれか1項に記載の回路解析装置において、
タイミング解析の結果に基づいて前記設計対象回路のレイアウトを変更するレイアウト修正部を更に具備し、
前記タイミング解析部は、前記更新されたタイミング解析結果が前記記憶装置に設定された制約条件に適合するかどうかを判定し、
前記レイアウト修正部は、前記判定の結果に基づいて前記設計対象回路のレイアウトを変更する
回路解析装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008119342A JP5011200B2 (ja) | 2008-04-30 | 2008-04-30 | 回路解析方法、半導体集積回路の製造方法、回路解析プログラム、及び回路解析装置 |
US12/385,993 US20090276746A1 (en) | 2008-04-30 | 2009-04-27 | Circuit analysis method, semiconductor integrated circuit manufacturing method, circuit analysis program and circuit analyzer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008119342A JP5011200B2 (ja) | 2008-04-30 | 2008-04-30 | 回路解析方法、半導体集積回路の製造方法、回路解析プログラム、及び回路解析装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009271607A JP2009271607A (ja) | 2009-11-19 |
JP5011200B2 true JP5011200B2 (ja) | 2012-08-29 |
Family
ID=41257970
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008119342A Expired - Fee Related JP5011200B2 (ja) | 2008-04-30 | 2008-04-30 | 回路解析方法、半導体集積回路の製造方法、回路解析プログラム、及び回路解析装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20090276746A1 (ja) |
JP (1) | JP5011200B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8769462B2 (en) | 2011-10-07 | 2014-07-01 | Synopsys, Inc. | Parasitic extraction for semiconductors |
JP5966811B2 (ja) * | 2012-09-21 | 2016-08-10 | 富士通株式会社 | 決定装置、決定方法、および決定プログラム |
KR20140133123A (ko) * | 2013-05-09 | 2014-11-19 | 삼성디스플레이 주식회사 | 지연 파라미터 추출 장치 및 방법 |
JP2015166981A (ja) * | 2014-03-04 | 2015-09-24 | 株式会社ソシオネクスト | レイアウト検証方法、検証装置、及び検証プログラム |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1032254A (ja) * | 1996-07-17 | 1998-02-03 | Toshiba Corp | 半導体装置の自動配線方法、ネットディレイの計算方法及び記憶媒体 |
JPH1092938A (ja) * | 1996-09-10 | 1998-04-10 | Fujitsu Ltd | レイアウト方法、レイアウト装置、及び、データベース |
JPH118308A (ja) * | 1997-06-16 | 1999-01-12 | Hitachi Ltd | 遅延時間計算方法 |
US6182269B1 (en) * | 1997-08-06 | 2001-01-30 | Lsi Logic Corporation | Method and device for fast and accurate parasitic extraction |
US6249903B1 (en) * | 1998-03-31 | 2001-06-19 | Mcsherry Michael C. | Method and apparatus for generating and maintaining electrical modeling data for a deep sub-micron integrated circuit design |
US6230299B1 (en) * | 1998-03-31 | 2001-05-08 | Mentor Graphics Corporation | Method and apparatus for extracting and storing connectivity and geometrical data for a deep sub-micron integrated circuit design |
JP3676130B2 (ja) * | 1999-07-26 | 2005-07-27 | 松下電器産業株式会社 | 半導体集積回路の設計方法 |
US6751744B1 (en) * | 1999-12-30 | 2004-06-15 | International Business Machines Corporation | Method of integrated circuit design checking using progressive individual network analysis |
JP2002279013A (ja) * | 2001-03-22 | 2002-09-27 | Matsushita Electric Ind Co Ltd | 回路遅延計算方法 |
JP2006093631A (ja) * | 2004-09-27 | 2006-04-06 | Matsushita Electric Ind Co Ltd | 半導体集積回路の製造方法および半導体集積回路の製造装置 |
US7231626B2 (en) * | 2004-12-17 | 2007-06-12 | Lsi Corporation | Method of implementing an engineering change order in an integrated circuit design by windows |
-
2008
- 2008-04-30 JP JP2008119342A patent/JP5011200B2/ja not_active Expired - Fee Related
-
2009
- 2009-04-27 US US12/385,993 patent/US20090276746A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
JP2009271607A (ja) | 2009-11-19 |
US20090276746A1 (en) | 2009-11-05 |
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