JP2015166981A - レイアウト検証方法、検証装置、及び検証プログラム - Google Patents

Abstract

【課題】 本発明の課題は、レイアウト変更に伴う特性変化の検証を効率的に実施することを目的とする。
【解決手段】 上記課題は、コンピュータによって実行される半導体集積回路のレイアウト検証方法であって、レイアウト処理後の第１のレイアウト情報に基づいて前記半導体集積回路のタイミング解析を実行し、前記第１のレイアウト情報に対してレイアウト修正を実行し、前記レイアウト修正前の前記第１のレイアウト情報と前記レイアウト修正後の第２のレイアウト情報とを比較照合することで配線のＲＣ差分の情報を取得し、前記タイミング解析によって得られたタイミング情報に前記ＲＣ差分に起因する配線の遅延増加による影響を追加することを特徴とする、前記半導体集積回路の特性変化を検証するレイアウト検証方法により達成される。
【選択図】 図２

Description

本発明は、半導体集積回路の設計技術に関する。

半導体集積回路（以下、large-scale integrated circuit (LSI)と言う）の設計において、設計した回路のレイアウト情報に基づいて回路内のＲＣ抽出を行い、ＲＣ抽出結果によりタイミング制約を満たさないと判断した場合には、回路のレイアウト情報を修正している。修正後には、修正後のレイアウト情報を用いてＲＣ抽出が行われる。

レイアウト修正に係る遅延時間の計算を効率的に行うために、修正したレイアウト情報から、修正によって影響を受ける配線の情報を取り出して、この情報に関してのみＲＣ接続情報を抽出することで、部分的に遅延時間を計算する技術等が提案されている。

特開２００２−２７９０１３号公報 特開平１１−００８３０８号公報 特開２００９−２７１６０７号公報

ＬＳＩの設計において、ＬＳＩを構成するセルの配置及び配置配線（Place and Route (P&R)）したレイアウト情報を用いて、物理検証（Physical Verification (PV)）と動作確認及びタイミング違反チェック（Simulation/Static Timing Analysis (Simulation/STA)）等のタイミング解析とが実施される。その後、Design For Manufacture自動修正（以下、ＤＦＭ自動修正と言う）を行って、レイアウト情報を自動的に修正し、物理検証を再度実行した後にＬＳＩの製造工程に入る。

上述したＬＳＩの設計工程において、ＤＦＭ自動修正によるタイミング特性への影響は非常に少ないと考え、ＤＦＭ自動修正後のタイミング特性は行われていない。一方で、近年の配線の微細化の進む先端プロセスでは、自動修正後のタイミング特性がＬＳＩの歩留まりに影響しかねないと懸念される。

ＤＦＭ自動修正後にタイミング特性を行うことが考えられる。設計者等の作業を伴うSimulation/STAを実施した場合、設計者等による設計期間が延長することになり、設計ＴＡＴ（turn-around time）へのオーバーヘッドが非常に大きくなると言った問題がある。

１つの側面では、本発明は、レイアウト変更に伴う特性変化の検証を効率的に実施することである。

本実施例の一態様によれば、コンピュータによって実行される半導体集積回路のレイアウト検証方法であって、レイアウト処理後の第１のレイアウト情報に基づいて前記半導体集積回路のタイミング解析を実行し、前記第１のレイアウト情報に対してレイアウト修正を実行し、前記レイアウト修正前の前記第１のレイアウト情報と前記レイアウト修正後の第２のレイアウト情報とを比較照合することで配線のＲＣ差分の情報を取得し、前記タイミング解析によって得られたタイミング情報に前記ＲＣ差分に起因する配線の遅延増加による影響を追加することで、前記半導体集積回路の特性変化を検証する。

また、上記課題を解決するための手段は、検証装置、及び検証プログラムとすることもできる。

本実施例の一態様によれば、レイアウト変更に伴う特性変化の検証を効率的に実施することができる。

特性検証処理の例を説明するためのフローチャート図である。 本実施例に係る特性検証処理の概要を説明するための図である。 ステップＳ１０５のＤＦＭ判定処理の概要を説明するための図である。 ＭＤＲとＤＦＭとの包含関係を説明するための図である。 本実施例に係る回路設計装置のハードウェア構成を示す図である。 本実施例における回路設計処理の全体を説明するためのフローチャート図である。 ステップＳ２２０におけるＤＦＭ判定処理を説明するためのフローチャート図（その１）である。 ステップＳ２２０におけるＤＦＭ判定処理を説明するためのフローチャート図（その２）である。 図７のステップＳ６２の処理例を示す図である。ｓ 図７のステップＳ６３ｂ及びＳ６４ｂの処理例を示す図である。 図７のステップＳ６４ａの処理例を示す図である。 図７のステップＳ６５の処理例を示す図である。 ブロック内の回路構成例を示す図である。 Verilogネットリスト例を示す図である。 ＲＣネットリスト例を示す図である。 特性変化レポートの部分例を示す図である。 ＤＦＭ前後の配線レイアウトの変化例を示す図である。 本実施例における機能構成例を示す図である。

以下、本発明の実施の形態を図面に基づいて説明する。先ず、ＬＳＩ（large-scale integrated circuit）の設計における、配置配線後のＤＦＭ自動修正による特性変化を、ＬＳＩの動作確認及びタイミング違反チェック（Simulation/Static Timing Analysis (Simulation/STA)）等のタイミング解析を行うことにより検証する特性検証処理について考察する。

図１は、特性検証処理の例を説明するためのフローチャート図である。図１において、セル間の接続関係を示すネットリスト等のＬＳＩ設計に係るデータに基づいて、配置配線（Ｐ＆Ｒ）による自動レイアウトが行われる（ステップＳ１）。

配置配線後のレイアウトに対して、デザインルールチェック（ＤＲＣ：Design Rule Check）、電気的ルールチェック（ＥＲＣ：Electric Rule Check）、素子間の接続検証（ＬＶＳ：Layout Versus Schematic）等の物理検証（ＰＶ：Physical Verification）が実行される（ステップＳ２）。また、設計者による動作確認及びタイミング違反チェック（Simulation/Static Timing Analysis (Simulation/STA)）等のタイミング解析が実施される（ステップＳ２−２）。

レイアウトの検証後、ステップＳ３〜Ｓ６の特性検証処理Ｐ９が実行される。特性検証処理Ｐ９では、ＬＳＩ製造時のばらつきを考慮した検証をステップＳ３及びＳ４で行う。ステップＳ３では、ＤＦＭに基づく物理検証（ＰＶ）を行う。ステップＳ４では、設計者によって、配置配線（Ｐ＆Ｒ）を変更してレイアウトを修正する。

その後、修正されたレイアウトに対して、ステップＳ２と同様に、ＤＲＣ、ＥＲＣ、ＬＶＳによる物理検証（ＰＶ）が実行される（ステップＳ５）。また、ステップＳ２−２と同様に、設計者による動作確認及びタイミング違反チェック等のタイミング解析が実施される。ＬＳＩの設計に対する設計検証後、再度、ＬＳＩ製造時のばらつきを考慮した検証が行われる（ステップＳ６）。

このような検証後に、製造工程において、ＬＳＩは設計に基づいて製造される。上述において、ステップＳ１、Ｓ２、Ｓ２−２、Ｓ５、及びＳ５−２は、ＭＤＲ（Mask Design Rule）に準拠するものである。また、ステップＳ３、Ｓ４、及びＳ６は、ＤＦＭ（Design For Manufacture）に準拠するものである。

図１に例示する特性検証処理Ｐ９では、検証（ステップＳ２−２、Ｓ５−２）及び修正（ステップＳ３）において、設計者による作業が含まれるため、設計者に負担がかかる。ＤＦＭに関するステップＳ３及びＳ４を自動化することも考えられるが、ＤＦＭ自動修正後の特性検証には、シミュレーション及び設計者による作業に数か月を要する場合がある。図１に例示する特性検証処理Ｐ９では、タイミング特性を保障しつつ、設計ＴＡＴを改善することは難しい。

以下に説明する、本実施例では、ＬＳＩの設計において、ＤＦＭ自動修正後に、ＬＳＩの動作確認及びタイミング違反チェック等のタイミング解析を再度実施することなく、歩留まりを向上させることができる仕組みを提供する。

本実施例では、ＤＦＭ自動修正による特性変化の影響の有無を判断するＤＦＭ判定処理を行うことにより、ＤＦＭ自動修正後に、ＬＳＩの動作確認及びタイミング違反チェック等のタイミング解析を再度実施することなく、歩留まりを向上させる。また、設計者による検証を不要とすることで、設計ＴＡＴを改善することができる。

図２は、本実施例に係る特性検証処理の概要を説明するための図である。図２において、セル間の接続関係を示すネットリスト等のＬＳＩ設計に係るデータに基づいて、配置配線（Ｐ＆Ｒ）による自動レイアウトが行われる（ステップＳ１０１）。

配置配線後のレイアウト情報に対して、デザインルールチェック（ＤＲＣ）、電気的ルールチェック（ＥＲＣ）、素子間の接続検証（ＬＶＳ）等の物理検証（ＰＶ）が実行される（ステップＳ１０２）。また、設計者による動作確認及びタイミング違反チェック（Simulation/Static Timing Analysis (Simulation/STA)）等のタイミング解析が実施される（ステップＳ１０２−２）。

レイアウトの検証後、ステップＳ１０３〜Ｓ１０５の特性検証処理Ｐ１０が実行される。特性検証処理Ｐ１０では、ＬＳＩ製造時のばらつきを考慮してレイアウト情報を自動修正する（ステップＳ１０３）。ステップＳ１０３では、ＤＦＭに基づく物理検証（ＰＶ）（ステップＳ１０３ａ）と、配置配線（Ｐ＆Ｒ）を変更してレイアウト情報を自動修正するレイアウト自動修正（ステップＳ１０３ｂ）とが実行される。設計者による作業はない。ステップＳ１０３における検証をＤＦＭ自動修正と言う。

その後、修正されたレイアウト情報に対して、ステップＳ１０２と同様に、ＤＲＣ、ＥＲＣ、ＬＶＳによる物理検証（ＰＶ）が実行される（ステップＳ１０４）。

本実施例では、ＤＦＭに基づく自動修正前の動作確認及びタイミング違反チェック等のタイミング解析の結果をクライテリアとして、ＤＦＭ自動修正後のタイミング特性の変化による影響を確認するＤＦＭ判定処理が実行される（ステップＳ１０５）。

ＤＦＭ自動修正後のタイミング特性の変化による影響がないことを確認し、物理検証（ＰＶ）を正常に終了した場合、製造工程において設計に基づいてＬＳＩが製造される。

上述した本実施例に係る特性検証処理Ｐ１０では、効率的にＤＦＭ自動修正後のタイミング特性を検証するため、製造時の歩留まりを向上させることができる。また、図１の特性検証処理Ｐ９におけるＤＦＭに基づく物理検証（ＰＶ）を不要とする。従って、製造時のばらつきを考慮したステップＳ１０３でのＤＦＭ自動修正及びステップＳ１０５でのＤＦＭ判定は、設計者による作業を含まないため、ＤＦＭに係る設計ＴＡＴを改善することができる。

図３は、ステップＳ１０５のＤＦＭ判定処理の概要を説明するための図である。図３において、ＤＦＭ判定処理は、レイアウト内の変化領域をＤＦＭ判定の対象領域とする（ステップＳ５１）。ＤＦＭ自動修正によるレイアウトの修正箇所の多いモジュール又はブロックを特定する（ステップＳ５１）。

次に、ＤＦＭ判定処理は、対象領域において、レイアウト変更による特性変化量を算出する（ステップＳ５２）。レイアウト内の修正箇所の多いモジュール又はブロックに対して、レイアウト変更によるタイミングに関する影響量を算出して、特性変化量とする。

そして、ＤＦＭ判定処理は、タイミング特性の変化に対する合否を判定する（ステップＳ５３）。ＬＳＩの動作確認及びタイミング違反チェック（Simulation/STA）等のタイミング解析及びシグナルインテグリティSi：Signal integrity）等の結果をクライテリアとして用いて、タイミング特性の変化による合否判定を行う。そして、ＤＦＭ判定処理は、終了する。

図４は、ＭＤＲとＤＦＭとの包含関係を説明するための図である。図４に示すように、ＤＦＭルールは、ＭＤＲに包含される。即ち、ＤＦＭルールを満たす設計は、製造時のばらつきが小さく歩留まりを向上させることができる。

図２に示す本実施例に係る特性検証処理Ｐ１０では、ＭＤＲ及びＤＦＭに準拠した処理を行うため、ＬＳＩの製造時のばらつきを小さくすることができると言える。従って、特性検証処理Ｐ１０により、歩留まりを向上させることができる。

上述した特性検証処理Ｐ１０を含めて回路設計に係る処理を行う回路設計装置は、ＣＡＤ（Computer-Aided Design）装置等であり、図５に示すようなハードウェア構成を有する。

図５は、本実施例に係る回路設計装置のハードウェア構成を示す図である。図５において、回路設計装置１００は、コンピュータによって制御される装置であって、ＣＰＵ（Central Processing Unit）１１と、主記憶装置１２と、補助記憶装置１３と、入力装置１４と、表示装置１５と、通信Ｉ／Ｆ（インターフェース）１７と、ドライブ装置１８とを有し、バスＢに接続される。

ＣＰＵ１１は、主記憶装置１２に格納されたプログラムに従って回路設計装置１００を制御する。主記憶装置１２には、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）等が用いられ、ＣＰＵ１１にて実行されるプログラム、ＣＰＵ１１での処理に必要なデータ、ＣＰＵ１１での処理にて得られたデータ等を記憶又は一時保存する。

補助記憶装置１３には、ＨＤＤ（Hard Disk Drive）等が用いられ、各種処理を実行するためのプログラム等のデータを格納する。補助記憶装置１３に格納されているプログラムの一部が主記憶装置１２にロードされ、ＣＰＵ１１に実行されることによって、各種処理が実現される。記憶部１３０は、主記憶装置１２及び／又は補助記憶装置１３を有する。

入力装置１４は、マウス、キーボード等を有し、ユーザが回路設計装置１００による処理に必要な各種情報を入力するために用いられる。表示装置１５は、ＣＰＵ１１の制御のもとに必要な各種情報を表示する。通信Ｉ／Ｆ１７は、有線又は無線などのネットワークを通じて通信を行う。通信Ｉ／Ｆ１７による通信は無線又は有線に限定されるものではない。
回路設計装置１００によって行われる処理を実現するプログラムは、例えば、ＣＤ−ＲＯＭ（Compact Disc Read-Only Memory）等の記憶媒体１９によって回路設計装置１００に提供される。ドライブ装置１８は、ドライブ装置１８にセットされた記憶媒体１９（例えば、ＣＤ−ＲＯＭ等）と回路設計装置１００とのインターフェースを行う。

また、記憶媒体１９に、後述される本実施の形態に係る種々の処理を実現するプログラムを格納し、この記憶媒体１９に格納されたプログラムは、ドライブ装置１８を介して回路設計装置１００にインストールされる。インストールされたプログラムは、回路設計装置１００により実行可能となる。

尚、プログラムを格納する媒体としてＣＤ−ＲＯＭに限定するものではなく、コンピュータが読み取り可能な媒体であればよい。コンピュータ読取可能な記憶媒体として、ＣＤ−ＲＯＭの他に、ＤＶＤディスク、ＵＳＢメモリ等の可搬型記録媒体、フラッシュメモリ等の半導体メモリであっても良い。

回路設計装置１００によって行われる、製造時のばらつきを考慮した回路設計処理の例について図６で説明する。図６は、本実施例における回路設計処理の全体を説明するためのフローチャート図である。

図６において、回路設計装置１００によって行われる回路設計処理は、機能設計処理Ｐ２１と、論理設計処理Ｐ２２と、レイアウト設計処理Ｐ２３と、特性検証処理２４とを有する。これら処理Ｐ２１〜Ｐ２４は、ＣＰＵ１１が対応するプログラムを実行することで実現される。

機能設計処理Ｐ２１は、ステップＳ２０１によって行われる。ステップＳ２０１において、設計者によってVerilog RTL等のハードウェア記述言語によりＬＳＩの機能設計が行われる。設計者によって作成されたVerilog RTLデータは、記憶部１３０に記憶される。

次に、記憶部１３０からVerilog RTLデータを読み込んで、論理設計処理Ｐ２２が実行される。ステップＳ２０２、Ｓ２０３、及びＳ２０４ａ〜Ｓ２０４ｃによって、論理設計処理Ｐ２２が行われる。

ステップＳ２０２では、Verilog RTLデータを用いて論理合成が行われる。また、ステップＳ２０３では、Verilog RTLデータに基づくモジュール又はブロック間の接続情報を示すネットリスト（Verilog Netlist）が作成され、記憶部１３０に格納される。

そして、配置配線前（Pre layout）の論理設計処理Ｐ２２は、ステップＳ２０４ａ〜Ｓ２０４ｃによって行われる。ステップＳ２０４ａでは、Verilogベースのシミュレーションによりネットリスト（Verilog Netlist）を用いて接続検証が行われる（Verilog Simulation）。ステップＳ２０４ｂでは、デジタル回路のタイミングが検証が行われる（Static Timing Analysis）。ステップＳ２０４ｃでは、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）等を用いてアナログ動作を検証する（SPICE Simulation）。

論理設計処理Ｐ２２によって、ステップＳ２０４ａ〜Ｓ２０４ｃの少なくとも１つ処理でエラーが検出された場合、設計者は設計を見直し、論理設計の検証が正常に終了した場合、次のレイアウト設計処理Ｐ２３が行われる。

レイアウト設計処理Ｐ２３は、ステップＳ２０５、Ｓ２０６ａ〜Ｓ２０６ｃ、Ｓ２０７ａ〜Ｓ２０７ｄ、及びＳ２０８によって行われる。ステップＳ２０５では、配置配線（Ｐ＆Ｒ）が行われる。

ステップＳ２０６ａでは、配置配線に基づくセル間の接続情報を示すネットリストが出力される。即ち、ステップＳ２０３で生成した記憶部１３０内のセルに係るネットリスト（Verilog Netlist）が更新される。

ステップＳ２０６ｂでは、ネット毎に寄生容量を抽出することによって、寄生容量に係るＲＣネットリストが作成される。寄生容量に係るＲＣネットリストは、記憶部１３０に格納される。

ステップＳ２０６ｃでは、レイアウトをＧＤＳ（Graphic Design Standard）フォーマットで記述する。レイアウトを表すＧＤＳデータ（レイアウト情報）は、記憶部１３０に格納される。ＧＤＳデータは、ＤＦＭ自動修正前の、製造時のばらつきは考慮されていないレイアウトを示す。

その後、ステップＳ２０６ａ〜Ｓ２０６ｃで得たデータを用いて、設計したレイアウトの検証を、ステップＳ２０７ａ〜Ｓ２０７ｄで行う。

ステップＳ２０７ａでは、レイアウト後のセルに係るネットリスト（Verilog Netlist）及び寄生容量に係るＲＣネットリスト（RC Netlist）に基づいて、Verilogベースのシミュレーションが行われる。

ステップＳ２０７ｂでは、レイアウト後のセルに係るネットリスト（Verilog Netlist）及び寄生容量に係るＲＣネットリストに基づいて、Verilogベースのシミュレーションにより接続検証が行われる（Verilog Simulation）。ステップＳ２０７ｂでの接続検証によってＳＴＡタイミングレポートが出力される。ＳＴＡタイミングレポートから、クライテリアＣ１を得ることができる。クライテリアＣ１は、ネット名、セル名、セル遅延情報、タイミングチェック結果、及びネット寄生ＲＣ情報等を示す。

ステップＳ２０７ｃでは、デジタル信号の波形品質、完全性等の検証が行われる（Signal Integrity）。ステップＳ２０７ｃでのアナログ動作検証によって、クライテリアＣ２を得ることができる。クライテリアＣ２は、ネット名、セル名、及びクロストーク／ノイズ依存遅延変動量等を示す。

ステップＳ２０７ｄでは、ＳＰＩＣＥ等を用いて、レイアウト後のアナログ動作を検証する（SPICE Simulation）。ステップＳ２０７ｄでのアナログ動作検証によって、クライテリアＣ３を得ることができる。クライテリアＣ３は、トランジスタ過渡応答情報等を示す。

ステップＳ２０８では、配置配線後のレイアウトに対して、デザインルールチェック（ＤＲＣ）、電気的ルールチェック（ＥＲＣ）、素子間の接続検証（ＬＶＳ）等の物理検証（ＰＶ）が行われる。

配置配線後のレイアウトに対する物理検証が終了すると、特性検証処理Ｐ２４が、ステップＳ２０９〜Ｓ２２０によって行われる。ステップＳ２０９では、ＤＦＭ自動修正が行われ、製造時のばらつきが小さくなるようにレイアウトが変更される。

ステップＳ２１０では、レイアウトをＧＤＳ（Graphic Design Standard）フォーマットで記述する。レイアウトを表すＧＤＳデータ（レイアウト情報）は、記憶部１３０に格納される。ＧＤＳデータは、ＤＦＭ自動修正後の、製造時のばらつきを考慮したレイアウトを示す。

ステップＳ２１１では、製造時のばらつきが考慮されたレイアウトに対して、デザインルールチェック（ＤＲＣ）、電気的ルールチェック（ＥＲＣ）、素子間の接続検証（ＬＶＳ）等の物理検証（ＰＶ）が行われる。

ステップＳ２２０では、ＤＦＭに基づく自動修正前の動作確認及びタイミング違反チェック等のタイミング解析の結果をクライテリアとして、ＤＦＭ自動修正後のタイミング特性の変化による影響を確認するＤＦＭ判定処理が行われる。

ＤＦＭ自動修正後のタイミング特性の変化による影響がないことを確認し、物理検証（ＰＶ）を正常に終了した場合、製造工程において設計に基づいてＬＳＩが製造される。

図７及び図８は、ステップＳ２２０におけるＤＦＭ判定処理を説明するためのフローチャート図である。図７にて、ＧＤＳデータ３ａは、ステップＳ２０６ｃにて得た作成された、ＤＦＭ自動修正前のレイアウト情報である。また、ＧＤＳデータ３ｂは、ステップＳ２１０にて得た作成された、ＤＦＭ自動修正後のレイアウトを示すデータである。

図７において、ステップＳ２２０のＤＦＭ判定処理は、記憶部１３０からＧＤＳデータ３ａを読み込んで、ＧＤＳデータ３ａからＤＦＭ自動修正前のＬＳＩ内のメタル配線の全パターンの座標データ４ａを取得する（ステップＳ６１ａ）。取得した座標データ４ａは、記憶部１３０に格納される。

また、ＤＦＭ判定処理は、記憶部１３０からＧＤＳデータ３ｂを読み込んで、ＧＤＳデータ３ｂからＤＦＭ自動修正後のＬＳＩ内のメタル配線の全パターンの座標データ４ｂを取得する（ステップＳ６１ａ）。取得した座標データ４ｂは、記憶部１３０に格納される。

ＤＦＭ判定処理は、ＤＦＭ自動修正後の座標データ４ｂから母集団（Ｎ）を抽出する（ステップＳ６２ｂ）。そして、ＤＦＭ判定処理は、ＤＦＭ自動修正後のＧＤＳデータ３ｂから層を１つ選択する（ステップＳ６３ｂ）。層は、モジュール又はブロックに相当する。

ＤＦＭ判定処理は、ＤＦＭ自動修正前の座標データ４ａから、ステップ６３ｂで選択された層の配線の座標を抽出して、層単位の母集団（Ｎｉ'）を作成する（ステップＳ６４ａ）。また、ＤＦＭ判定処理は、層別抽出法（比例割当法）を用いて層単位で無作為に配線の座標を抽出して標本（ｎｉ）を作成する（ステップＳ６４ｂ）。

母集団（Ｎｉ'）と標本（ｎｉ）とを抽出すると、ＤＦＭ判定処理は、標本（ｎｉ）を母集団（Ｎｉ'）と照合して、照合できた数（照合数）をカウントし、標本（ｎｉ）に対する照合確率を算出する（ステップＳ６５）。照合確率は、
照合確率 ＝ ｛１−（ＤＦＭ自動修正後の標本（ｎｉ）
÷ ＤＦＭ自動修正前の母集団（Ｎｉ'））｝
× １００
で求められる。照合確率は、層における配線パターンの変化の大きさを示すと言える。

そして、ＤＦＭ判定処理は、記憶部１３０から予め設定されたパターン変化判定閾値５ｖを取得して、配線パターンの変化がパターン変化判定閾値５ｖより大きいか否かを判断する（ステップＳ６６）。即ち、照合確率がパターン変化判定閾値５ｖより大きいか否かが判断される。

照合確率がパターン変化判定閾値５ｖ以下である場合、ＤＦＭ判定処理は、配線パターンの変化は小さいと判断し、ステップＳ６３ｂへ戻り、次の層を選択して、上述同様の処理を繰り返す。

一方、照合確率がパターン変化判定閾値５ｖより大きい場合、ＤＦＭ判定処理は、配線パターンの変化は大きいと判断し、層毎に標本（ｎｉ）を記憶部１３０に保持しておく。標本（ｎｉ）へのポインタを保持するようにしても良い。ＤＦＭ判定処理は、更に、全ての層の判定を終了したか否かを判断する（ステップＳ６７）。全ての層の判定を終了していない場合、ＤＦＭ判定処理は、ステップＳ６３ｂへ戻り、次の層を選択して、上述同様の処理を繰り返す。

一方、全ての層の判定を終了した場合、ＤＦＭ判定処理は、図８のステップＳ６９へと進む。記憶部１３０に保持しておいた配線パターンの変化の大きい層毎に標本（ｎｉ）が層情報６ｔ（図８）に示されている。

図８にて、ＤＦＭ判定処理は、層情報６ｔと、図６のステップＳ２０６ｂで取得した寄生容量に係るＲＣネットリスト６ａと、ＤＦＭ自動修正後に取得したＲＣネットリスト６ｂとを用いて、ＤＦＭ自動修正前後のＲＣ差分の情報を取得するＲＣ差分取得処理を行う（ステップＳ６９）。

ＤＦＭ判定処理は、層情報６ｔから層を順番に選択し、選択した層の標本（ｎｉ）を読み出し、標本（ｎｉ）に含まれる配線パターン座標毎に以下のステップＳ６９及びＳ７０を行う。また、選択した層の標本（ｎｉ）内の配線座標全てに対して処理を終了した場合、層情報６ｔから次の層を選択し、次の層の標本（ｎｉ）内の配線座標毎に同様の処理を繰り返す。

標本（ｎｉ）は、第ｎ番目の層から無作為に選択したｉ個の配線の座標の集合である。「ｎｉ座標」と表現する場合は、第ｎ番目の層の標本（ｎｉ）内の、１〜ｉ個の配線のいずれかの座標を示す。

ＤＦＭ判定処理の差分取得処理（ステップＳ６９）は、ＤＦＭ自動修正後のレイアウトで配線パターンの変化の大きい層のＲＣと取得するステップＳ６９−１と、ＤＦＭ自動修正前のレイアウトで同一ネットでのＲＣを取得するステップＳ６９−２と、ＲＣ差分の情報を算出するステップＳ９６−３とを含む。

ステップＳ６９−１では、差分取得処理は、層情報６ｔの標本（ｎｉ）内のｎｉ座標とＤＦＭ自動修正後のＲＣネットリスト６ｂとを照合して、配線パターンの変化の大きい層内の配線に対応するＲＣを取得する。層情報６ｔの標本（ｎｉ）内のｎｉ座標に相当するネット名は、ＤＦＭ自動修正後のVerilogネットリストから取得する。取得したネット名を用いて、ＤＦＭ自動修正後のＲＣネットリスト６ｂから、ｎｉ座標に対応するＲＣを取得する。

ステップＳ６９−２では、差分取得処理は、ＤＦＭ自動修正前のＲＣネットリスト６ａから同一ネット名におけるＲＣを取得する。ステップＳ６９−３では、差分取得処理は、ステップＳ６９−１において取得したＲＣと、ステップＳ６９−２において取得したＲＣとの差を算出してＲＣ差分の情報を得る。

次に、ＤＦＭ判定処理は、ＲＣ差分の情報に基づいて、ＳＴＡタイミングレポート７ｒを更新するレポート更新処理を行う（ステップＳ７０）。

ＤＦＭ判定処理のレポート更新処理（ステップＳ７０）は、遅延増加量を算出するステップＳ７０−１と、ＳＴＡタイミングレポート情報７ｒに対して遅延増加量を加えるステップＳ７０−２と、遅延増加量に基づいて遅延（slack）を再計算するステップＳ７０−３とを含む。

ステップＳ７０−１では、レポート更新処理は、ＤＦＭ自動修正後のレイアウトで配線パターンの変化の大きい層のネット毎に、ＲＣ差分の情報と時定数とから遅延増加量を算出する。ステップＳ７０−２では、レポート更新処理は、ＳＴＡタイミングレポート７ｒのタイミングアーク（遅延パス）に遅延増加量を加える。ステップＳ７０−３では、レポート更新処理は、遅延増加量に基づいて遅延量（slack）を再計算し、ＳＴＡタイミングレポート７ｒを更新する。

ＳＴＡタイミングレポート７ｒを更新すると、ＤＦＭ判定処理は、全てのｎｉ座標を判定したか否かを判断する（ステップＳ７１）。全てのｎｉ座標を判定し終えていない場合、ＤＦＭ判定処理は、ステップＳ６９へ戻り、次のｎｉ座標について、上述同様の処理を繰り返す。

一方、全てのｎｉ座標を判定し終えた場合、ＤＦＭ判定処理は、更に、全ての層を判定したか否かを判断する（ステップＳ７２）。全ての層を判定し終えていない場合、ＤＦＭ判定処理は、層情報６ｔから次の層を取得して、ステップＳ６９から上述同様の処理を繰り返す。

全ての層を判定した場合、ＤＦＭ判定処理は、層毎で特性変化したネット名、座標、ＲＣ変化量、及び遅延量を示す特性変化レポート８ｒを出力する（ステップＳ７３）。特性変化レポート８ｒは記憶部１３０に格納される。また、特性変化レポート８ｒを表示装置１５に表示しても良い。

次に、図７のステップＳ６１ａ及びＳ６１ｂ〜Ｓ６５までの処理例について、図９〜図１２で説明する。

図９は、図７のステップＳ６２の処理例を示す図である。図９において、ＤＦＭ後のレイアウトで表されるＤＦＭ後チップ８１には、Ｂｌｏｃｋ−Ａ、Ｂｌｏｃｋ−Ｂ、Ｂｌｏｃｋ−Ｃ、及びＢｌｏｃｋ−Ｄの４個のブロックが配置配線されている。

座標データ４ｂから、ＤＦＭ後チップ８１の配線パターン８２に係る配線の座標データを抽出して、母集団（Ｎ）テーブルＴ１を作成する。母集団（Ｎ）テーブルＴ１によって、配線パターン８２の配線Ｗ_１、Ｗ_２、・・・Ｗ_ＮのＮ個の配線の座標が示される。

図１０は、図７のステップＳ６３ｂ及びＳ６４ｂの処理例を示す図である。図１０において、ＤＦＭ後チップ８１のＢｌｏｃｋ−Ａを選択する。選択したＢｌｏｃｋ−Ａの配線パターン８２ａに係る配線の座標データを抽出して、第１の各層母集団（Ｎｉ）テーブルＴ２を作成する。第１の各層母集団（Ｎｉ）テーブルＴ２によって、配線パターン８２ａの配線Ｗ_１、Ｗ_２、・・・Ｗ_ＮｉのＮｉ個の配線の座標が示される。

そして、第１の各層母集団（Ｎｉ）テーブルＴ２から無作為にｎｉ座標を抽出して、各層標本（ｎｉ）テーブルＴ３を作成する。層別の抽出では、数１に示す比例割当法を用いればよい。

比例割当法では、各層の大きさに比例して標本数を割り当てるが、標本数は、設計者から取得するようにしても良い。

図１１は、図７のステップＳ６４ａの処理例を示す図である。図１１において、ＤＦＭ前のレイアウトで表されるＤＦＭ前チップ９１には、Ｂｌｏｃｋ−Ａ'、Ｂｌｏｃｋ−Ｂ'、Ｂｌｏｃｋ−Ｃ'、及びＢｌｏｃｋ−Ｄ'の４個のブロックが配置配線されている。

ＤＦＭ前チップ９１の座標データ４ａから、ＤＦＭ後チップ８１に対して選択されたＢｌｏｃｋ−Ａに相当するＢｌｏｃｋ−Ａ'の配線パターン９２ａに係る配線の座標データを抽出して、母集団（Ｎｉ'）テーブルＴ４を作成する。母集団（Ｎｉ'）テーブルＴ４によって、配線パターン９２の配線Ｗ_１、Ｗ_２、・・・Ｗ_ＮｉのＮｉ個の配線の座標が示される。

図１２は、図７のステップＳ６５の処理例を示す図である。図１２において、各層標本（ｎｉ）テーブルＴ３を第２の各層母集団（Ｎｉ'）テーブルＴ４と照合して、照合できた数（照合数）をカウントする。

各層標本（ｎｉ）テーブルＴ３のレコード数（配線数）に対する照合数を算出して、照合確率を求める。照合確率がパターン変化判定閾値５ｖより大きい場合に、当該層（ここでは、Ｂｌｏｃｋ−Ａ）の変化が大きいと判断され、層の識別情報（ここでは、Ｂｌｏｃｋ−Ａ）と、各層標本（ｎｉ）テーブルＴ３とを層情報６ｔに記録する。層情報６ｔには、各層標本（ｎｉ）テーブルＴ３へのポインタを記録するようにしても良い。

図７のステップＳ６９〜Ｓ７３までの処理で参照されるデータについて、ブロック内の回路構成例を用いて図１３〜図１６で説明する。

図１３は、ブロック内の回路構成例を示す図である。図１３に例示する回路構成を、以下の説明において、ＤＦＭ後のＢｌｏｃｋ−Ａの回路構成とする。

Ｂｌｏｃｋ−Ａは、入力端子DATA及びCLOCKと、出力端子OUT_DATAとを有する。Ｂｌｏｃｋ−Ａ内には、セルCK1及びCK2と、セルDFF1及びDFF2と、セルANDと、セルCombとが配置及び配線される。Ｂｌｏｃｋ−Ａ内の接続情報に係るVerilogネットリストは、図１４のように示される。

図１４は、Verilogネットリスト例を示す図である。図１４では、Ｂｌｏｃｋ−Ａ内を１つのモジュールとして記述し、ＤＦＭ後のVerilogネットリスト例を示している。

DATA及びCLOCKは入力端子であり、OUT_DATAは出力端子であることを定義している。また、CK_NET1、DATA_NET1、Comb_NET、DATA_NET2、及びCK_NET2は、メタル配線であることを定義している。

更に、セル間の接続が定義されている。セルCK1は、クロックバッファCK_BUFである。入力端子ＩはＢｌｏｃｋ−Ａのクロック用の入力端子CLOCKから接続され、出力端子ＯはCK_NET1が接続される。

セルDFF1は、フリップフロップである。データ入力端子ＤはＢｌｏｃｋ−Ａのデータ用の入力端子DATAから接続され、クロック入力端子ＣＫはCK_NET1に接続される。また、データ出力端子Ｑは、CK_NET1に接続される。セルCombは、組合回路である。出力端子Ｏは、Comb_NETに接続される。

セルANDは、論理和回路である。入力端子Ａは、DATA_NET1に接続され、セルDFF1からのデータを入力する。入力端子Ｂは、Comb_NETに接続さる。出力端子Ｙは、DATA_NET2に接続される。セルCK2は、クロックバッファCK_BUFである。入力端子ＩはCK_NET1に接続され、出力端子ＯはCK_NET2が接続される。

セルDFF2は、フリップフロップである。データ入力端子ＤはDATA_NET2に接続され、クロック入力端子ＣＫはCK_NET2に接続される。また、データ出力端子Ｑは、Ｂｌｏｃｋ−Ａの出力端子OUT_DATAに接続される。

図１５は、ＲＣネットリスト例を示す図である。図１５では、ＤＦＭ後のＲＣネットリスト６ｂのうち、図１３に示すＤＦＭ後のＢｌｏｃｋ−Ａ内のDATA_NET1に関する記述例をSPEF（Standard Parasitic Exchange Format）で示している。

図１５の記述例において、「*D_NET DATA_NET1 10.10」からDATA_NET1の全容量は「１０．１０」である。「*CONN」にリストされるピン名（ここでは、セル名）から、DATA_NET1は、セルANDとセルDFF1とを接続するネットであることを示している。

「*CAP」から、DATA_NET1には５個の寄生容量が存在し、夫々「２．２」であることが示されている。DATA_NET1分割され、分割毎に寄生容量が示されている。そして、「*RES」から、DATA_NET1には、セルANDからDATA_NET1と、DATA_NET1上の４箇所と、DATA_NET1からセルDFF1との夫々に抵抗「２０」が存在することが示されている。

ＤＦＭ前のＲＣネットリスト６ａについても同様の形式で、寄生容量及び抵抗が示される。従って、ＤＦＭ前のＲＣネットリスト６ａとＤＦＭ後のＲＣネットリスト６ｂとから、ＲＣ差分の情報を得ることができる。本実施例では、変更量の大きいネットに関してＲＣ差分の情報を得る。ＲＣ差分の情報を用いて、変更量の大きいネットに関するＤＦＭ後の遅延量（slack）が計算される。

次に、特性変化レポート８ｒの部分例について説明する。図１６は、特性変化レポートの部分例を示す図である。図１６において、Ｂｌｏｃｋ−Ａに関する特性変化レポート８ｒの一部分を示している。ポイント（Point）毎に、「Incr」でポイントでの遅延量と、「Path」でポイントを経過する毎に累積される累積遅延量とを示している。

Ｂｌｏｃｋ−Ａに関して、入力端子DATAから入力されたデータ信号がセルDFF2のデータ入力端子Ｄに到達するまでの時間（data arrival time）と、入力端子CLOCKから入力されたクロック信号がセルDFF2のクロック入力端子ＣＫに到達するまでの時間（data required time）とが示される。

このような情報を含む特性変化レポート８ｒに基づいて、ＤＦＭ後のタイミング特性の変化に対するレイアウト変更の合否が判定される。

次に、ＤＦＭによる配線レイアウトの変更例について図１７で説明する。図１７は、ＤＦＭ前後の配線レイアウトの変化例を示す図である。図１７（Ａ）では、ＤＦＭ前の配線レイアウトを示し、ホットスポットとなり得る修正箇所７ｈと、抵抗が大きい修正箇所７ｖとを例示している。修正箇所７ｈと修正箇所７ｖとは、ＤＦＭによって自動修正の対象となる部分である。

図１７（Ｂ）では、ＤＦＭ後の配線レイアウトを示している。修正箇所７ｈでは配線間隔を広げ、修正箇所７ｖではビアを追加している。その結果、修正箇所７ｈではカップリング容量が減少し、修正箇所７ｖでは抵抗が減少する。

層全体としてタイミング制約を満たしていても、デジタル回路とアナログ回路とが近い場合には予期せぬノイズにより、動作が影響を受ける場合がある。本実施例では、このような修正箇所７ｈ、修正箇所７ｖ等のＤＦＭ後に変更された箇所に関して、ＲＣ差分の情報を抽出することで、ＤＦＭ自動修正の影響を把握することができる。

上述したような本実施例に係るレイアウト変更後の特性検証処理Ｐ２４を含む回路設計に係る機能構成は、図１８のように構成することができる。

図１８は、本実施例における機能構成例を示す図である。図１８において、回路設計装置１００は、機能設計部４１と、論理設計部４２と、レイアウト設計部４３と、特性検証部４４とを有する。

また、記憶部１３０には、VerilogＲＴＬデータ１ｄと、ＤＦＭ前のVerilogネットリスト２ａと、ＤＦＭ前のＧＤＳデータ３ａと、ＤＦＭ前のＲＣネットリスト６ａと、ＳＴＡタイミングレポート７ｒとが記憶される。記憶部１３０には、更に、ＤＦＭ後のＧＤＳデータ３ｂと、ＤＦＭ後のＲＣネットリスト６ｂと、特性変化レポート７ｒとが記憶される。

機能設計部４１は、設計者によるVerilog等のハードウェア記述言語によるＬＳＩの機能設計を支援する。機能設計部４１は、図６に示す機能設計処理Ｐ２１を行う。機能設計で作成されたVerilogＲＴＬデータ１ｄが記憶部１３０に格納される。

論理設計部４２は、論理合成を行い、ＤＦＭ前のVerilogネットリスト２ａを作成し、レイアウト前の論理検証を行う。論理設計部４２は、図６に示す論理設計処理Ｐ２２を行う。論理設計部４２によって作成されたVerilogネットリスト２ａは記憶部１３０に格納される。

レイアウト設計部４３は、Verilogネットリスト２ａに基づいて、配置配線を行ったレイアウト情報に基づいて、レイアウト後の検証を行う。レイアウト設計部４３は、図６に示すレイアウト設計処理Ｐ２３を行う。レイアウト設計部４３によって作成されたＤＦＭ前のレイアウト情報を含むＧＤＳデータ３ａ、ＲＣネットリスト６ａ、ＳＴＡタイミングレポート７ｒ等が記憶部１３０に格納される。

特性検証部４４は、製造時のばらつきを考慮したＤＦＭ自動修正を実行してレイアウトを修正し、修正したレイアウトでの物理検証（図６のステップＳ２１１）及び特性検証（図６のステップＳ２２０：ＤＦＭ判定）を実行する。特性検証部４４は、検証装置に相当する。

ＤＦＭ自動修正により、ＤＦＭ後のＧＤＳデータ３ｂが記憶部１３０に格納される。また、レイアウトの修正によって変更されたＤＦＭ後のVerilogネットリスト２ｂが記憶部１３０に格納される。更に、物理検証によりＤＦＭ後のＲＣネットリスト６ｂが記憶部１３０に格納される。また、特性検証により特性変化レポート８ｒが記憶部１３０に格納される。

ＤＦＭ前のＧＤＳデータ３ａはＤＦＭ前の画像データ４ａを含み、ＤＦＭ後のＧＤＳデータ３ｂはＤＦＭ後の画像データ４ｂを含む。特性検証部４４は、画像データ４ａと画像データ４ｂとを用いて、特性変化量を算出して特性変化量が性能に影響すると判断したモジュール又はブロックを特定して特性変化のレポートを作成する。特性変化量は、図７のステップＳ６５で算出される照合確率から得られる。

上述したように、ＬＳＩの設計において、ＤＦＭ自動修正後に、ＬＳＩの動作確認及びタイミング違反チェック等のタイミング解析を再度実施する場合に比べて、本実施例では、ＤＦＭ自動修正後に、ＬＳＩの動作確認及びタイミング違反チェック等のタイミング解析を再度実施することなく、歩留まりを向上させることができる。また、設計者による検証を不要とすることで、設計ＴＡＴを改善することができる。

本実施例は、２０nmプロセス又はそれ以上の微細化されたＳｏＣ（System On Chip）のレイアウト検証にて、より効果を奏する。

また、ＤＦＭによるレイアウト変更に限定されず、シュリンク後の特性確認、ダブルパターニング・プロセスのレイアウト自動修正後の特性確認、ＳＩ（Signal Integrity）又はＰＩ（Power Integrity）による自動特性チューニング後の特性確認においても、本実施例は適応可能である。

本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。

以上の実施例を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
コンピュータによって実行される半導体集積回路のレイアウト検証方法であって、
レイアウト処理後の第１のレイアウト情報に基づいて前記半導体集積回路のタイミング解析を実行し、
前記第１のレイアウト情報に対してレイアウト修正を実行し、
前記レイアウト修正前の前記第１のレイアウト情報と前記レイアウト修正後の第２のレイアウト情報とを比較照合することで配線のＲＣ差分の情報を取得し、
前記タイミング解析によって得られたタイミング情報に前記ＲＣ差分に起因する配線の遅延増加による影響を追加する
ことを特徴とする、前記半導体集積回路の特性変化を検証するレイアウト検証方法。
（付記２）
前記比較照合は、前記レイアウト修正により変化したモジュール又はブロックに対して行うことを特徴とする付記１記載のレイアウト検証方法。
（付記３）
前記レイアウト修正後の前記配線の第１の座標データから無作為に抽出した複数の配線の座標データを前記レイアウト修正前の前記配線の第２の座標データと照合し、
前記照合できた照合数の前記第２の座標データに対する割合を用いて、前記レイアウト修正による変化の有無を判断することを特徴とする付記２記載のレイアウト検証方法。
（付記４）
前記タイミング情報に含まれる遅延の情報に、前記ＲＣ差分の情報に対応する遅延増加量の情報を加えることにより、前記タイミング情報に含まれる遅延の情報を更新することを特徴とする付記１〜３のいずれか１つに記載のレイアウト検証方法。
（付記５）
半導体集積回路のレイアウト処理後の第１のレイアウト情報に基づいて前記半導体集積回路のタイミング解析を実行するタイミング解析部と、
前記第１のレイアウト情報に対してレイアウト修正を実行するレイアウト修正部と、
前記レイアウト修正前の前記第１のレイアウト情報と前記レイアウト修正後の第２のレイアウト情報とを比較照合することで配線のＲＣ差分を取得する差分取得部と、
前記タイミング解析によって得られたタイミング情報に前記ＲＣ差分に起因する配線の遅延増加による影響を追加する影響追加部と
を有することを特徴とする、前記半導体集積回路の特性変化を検証する検証装置。
（付記６）
前記差分取得部は、前記レイアウト修正により変化したモジュール又はブロックに対して前記比較照合を行うことを特徴とする付記５記載の検証装置。
（付記７）
前記レイアウト修正後の前記配線の第１の座標データから無作為に抽出した複数の配線の座標データを前記レイアウト修正前の前記配線の第２の座標データと照合する照合部と、
前記照合できた照合数の前記第２の座標データに対する割合を用いて、前記レイアウト修正による変化の有無を判断する判断部と
を更に有することを特徴とする付記６記載の検証装置。
（付記８）
前記タイミング情報に含まれる遅延の情報に、前記ＲＣ差分の情報に対応する遅延増加量の情報を加えることにより、前記タイミング情報に含まれる遅延の情報を更新する更新部を更に有することを特徴とする付記５乃至７のいずれか一項記載の検証装置。
（付記９）
プロセッサと、
レイアウト処理後の第１のレイアウト情報を格納する記憶部と、
を有し、半導体集積回路の特性変化を検証する検証装置であって、
前記プロセッサは、
前記記憶部に格納された前記第１のレイアウト情報に基づいて前記半導体集積回路のタイミング解析を実行する処理と、
前記第１のレイアウト情報に対してレイアウト修正を実行し、前記レイアウト修正後の第２のレイアウト情報を前記記憶部に格納する処理と、
前記レイアウト修正前の前記第１のレイアウト情報と前記レイアウト修正後の前記第２のレイアウト情報とを比較照合することで配線のＲＣ差分の情報を取得する処理と、
前記タイミング解析によって得られたタイミング情報に前記ＲＣ差分に起因する配線の遅延増加による影響を追加する処理と
を実行することを特徴とする検証装置。
（付記１０）
半導体集積回路のレイアウト処理後の第１のレイアウト情報に基づいて前記半導体集積回路のタイミング解析を実行し、
前記第１のレイアウト情報に対してレイアウト修正を実行し、
前記レイアウト修正前の前記第１のレイアウト情報と前記レイアウト修正後の第２のレイアウト情報とを比較照合することで配線のＲＣ差分を取得し、
前記タイミング解析によって得られたタイミング情報に前記ＲＣ差分に起因する配線の遅延増加による影響を追加する
処理をコンピュータに行わせることを特徴とする、前記半導体集積回路の特性変化を検証する検証プログラム。
（付記１１）
前記比較照合は、前記レイアウト修正により変化したモジュール又はブロックに対して行うことを特徴とする付記６記載の検証プログラム。
（付記１２）
前記レイアウト修正後の前記配線の第１の座標データから無作為に抽出した複数の配線の座標データを前記レイアウト修正前の前記配線の第２の座標データと照合し、
前記照合できた照合数の前記第２の座標データに対する割合を用いて、前記レイアウト修正による変化の有無を判断することを特徴とする付記１１記載の検証プログラム。

前記タイミング情報に含まれる遅延の情報に、前記ＲＣ差分の情報に対応する遅延増加量の情報を加えることにより、前記タイミング情報に含まれる遅延の情報を更新することを特徴とする付記１０〜１２のいずれか１つに記載の検証プログラム。

１ｄ VerilogＲＴＬデータ
２ａ Verilogネットリスト（ＤＦＭ前）
２ｂ Verilogネットリスト（ＤＦＭ後）
３ａ ＧＤＳデータ（ＤＦＭ前）
３ｂ ＧＤＳデータ（ＤＦＭ後）
４ａ 座標データ（ＤＦＭ前）
４ｂ 座標データ（ＤＦＭ後）
６ａ ＲＣネットリスト（ＤＦＭ前）
６ｂ ＲＣネットリスト（ＤＦＭ後）
７ｒ ＳＴＡタイミングレポート
８ｒ 特性変化レポート
１１ ＣＰＵ
１２ 主記憶装置
１３ 補助記憶装置
１４ 入力装置
１５ 表示装置
１６ 出力装置
１７ 通信Ｉ／Ｆ
１８ ドライブ
１９ 記憶媒体
４１ 機能設計部
４２ 論理設計部
４３ レイアウト設計部
４４ 特性検証部
Ｔ１ 母集団（Ｎ）テーブル
Ｔ２ 第１の各層母集団（Ｎｉ）テーブル
Ｔ３ 各層標本（ｎｉ）テーブル
Ｔ４ 母集団（Ｎｉ'）テーブル

Claims (7)

1. コンピュータによって実行される半導体集積回路のレイアウト検証方法であって、
   レイアウト処理後の第１のレイアウト情報に基づいて前記半導体集積回路のタイミング解析を実行し、
   前記第１のレイアウト情報に対してレイアウト修正を実行し、
   前記レイアウト修正前の前記第１のレイアウト情報と前記レイアウト修正後の第２のレイアウト情報とを比較照合することで配線のＲＣ差分の情報を取得し、
   前記タイミング解析によって得られたタイミング情報に前記ＲＣ差分に起因する配線の遅延増加による影響を追加する
   ことを特徴とする、前記半導体集積回路の特性変化を検証するレイアウト検証方法。
2. 前記比較照合は、前記レイアウト修正により変化したモジュール又はブロックに対して行うことを特徴とする請求項１記載のレイアウト検証方法。
3. 前記レイアウト修正後の前記配線の第１の座標データから無作為に抽出した複数の配線の座標データを前記レイアウト修正前の前記配線の第２の座標データと照合し、
   前記照合できた照合数の前記第２の座標データに対する割合を用いて、前記レイアウト修正による変化の有無を判断することを特徴とする請求項２記載のレイアウト検証方法。
4. 前記タイミング情報に含まれる遅延の情報に、前記ＲＣ差分の情報に対応する遅延増加量の情報を加えることにより、前記タイミング情報に含まれる遅延の情報を更新することを特徴とする請求項１乃至３のいずれか一項記載のレイアウト検証方法。
5. 半導体集積回路のレイアウト処理後の第１のレイアウト情報に基づいて前記半導体集積回路のタイミング解析を実行するタイミング解析部と、
   前記第１のレイアウト情報に対してレイアウト修正を実行するレイアウト修正部と、
   前記レイアウト修正前の前記第１のレイアウト情報と前記レイアウト修正後の第２のレイアウト情報とを比較照合することで配線のＲＣ差分を取得する差分取得部と、
   前記タイミング解析によって得られたタイミング情報に前記ＲＣ差分に起因する配線の遅延増加による影響を追加する影響追加部と
   を有することを特徴とする、前記半導体集積回路の特性変化を検証する検証装置。
6. プロセッサと、
   レイアウト処理後の第１のレイアウト情報を格納する記憶部と、
   を有し、半導体集積回路の特性変化を検証する検証装置であって、
   前記プロセッサは、
   前記記憶部に格納された前記第１のレイアウト情報に基づいて前記半導体集積回路のタイミング解析を実行する処理と、
   前記第１のレイアウト情報に対してレイアウト修正を実行し、前記レイアウト修正後の第２のレイアウト情報を前記記憶部に格納する処理と、
   前記レイアウト修正前の前記第１のレイアウト情報と前記レイアウト修正後の前記第２のレイアウト情報とを比較照合することで配線のＲＣ差分の情報を取得する処理と、
   前記タイミング解析によって得られたタイミング情報に前記ＲＣ差分に起因する配線の遅延増加による影響を追加する処理と
   を実行することを特徴とする検証装置。
7. 半導体集積回路のレイアウト処理後の第１のレイアウト情報に基づいて前記半導体集積回路のタイミング解析を実行し、
   前記第１のレイアウト情報に対してレイアウト修正を実行し、
   前記レイアウト修正前の前記第１のレイアウト情報と前記レイアウト修正後の第２のレイアウト情報とを比較照合することで配線のＲＣ差分を取得し、
   前記タイミング解析によって得られたタイミング情報に前記ＲＣ差分に起因する配線の遅延増加による影響を追加する
   処理をコンピュータに行わせることを特徴とする、前記半導体集積回路の特性変化を検証する検証プログラム。