JP2010055379A - 半導体回路設計装置および半導体回路設計方法 - Google Patents

Abstract

【課題】レイアウトパターン修正による遅延変動を正確に見積もる。
【解決手段】本発明に係る半導体回路設計装置は、パターン修正部１と、パターン変更抽出部２と、相関関係データベース３と、遅延変動見積もり部４と、タイミング検証部５と、比較判定部６と、タイミング再検証部７と、を備えている。予め相関関係データベース３に格納されたパターン変更の種類ごとに分類された変動量と遅延変動の相関関係情報を用いて遅延変動値を見積もるため、レイアウトパターン修正後に再度のタイミング検証が必要かどうかを短時間で判別できる。その結果、遅延変動値が余裕度を超えない場合は再度のタイミング検証を行わずにすむので、設計時間を短縮できる。すなわち、本実施形態によれば、レイアウトパターン修正による遅延変動を正確に見積もることができ、タイミングの再検証を行う頻度を削減できる。
【選択図】図１

Description

本発明は、自動配置配線の後にレイアウトパターンの修正を行う半導体回路設計装置および半導体回路設計方法に関する。

半導体製造技術の微細化に伴い、大規模な半導体集積回路の設計においては、自動配置配線の結果として得られるレイアウトパターンでは、十分な歩留りを確保することが難しくなってきている。このため、自動配置配線後に歩留り向上のために、レイアウトパターンを修正する方法が取られる場合が多い。このようなレイアウトパターンの修正は、大抵は局所的にごく小規模の修正に留まるが、回路動作のタイミングに影響を与えない保証はない。よって、レイアウトパターン修正の後、毎回多大な手間と時間をかけて再度タイミング解析を行うのが一般的である。

特許文献１では、レイアウトパターン変更前に予め抵抗と容量のネットワークを予測して全配線パターンの変更に伴う遅延変動を予測し、得られた遅延情報を基にタイミングフィックスを行っておき、配線密度の均一化を行うレイアウトパターン変更を行い、さらに予測した遅延変動との差があるときには、遅延違反を起こしたところについてのみ、遅延修正を行うことで、タイミングに影響が少ないレイアウトパターン変更を行っている。

しかしながら、特許文献１の手法には、抵抗と容量のネットワーク予測に時間がかかるという問題がある。また、配線密度が均一化されるという前提がないと成り立たない制約があり、実際のレイアウトパターン変更結果に対して適用できる手法ではない。

その他、リソグラフィシミュレーションにより、欠陥が予測された箇所を修正する設計方法がある。通常は、自動配置配線とレイアウトパターンの修正が異なる別々のプログラムで行われることが多い。その理由の一つは、機能の違いに起因する内部データベース構造に違いがあるためである。自動配置配線プログラムでは、タイミング情報が不可欠であり、また、処理効率化のため、配線形状の個々の図形はパス形状として持つ場合が多い。更に、電源配線、クロック信号配線、一般信号配線等、配置配線の処理フロー上で様々な工程を必要とするが故に、配線図形等に対して様々な属性情報を必要とする上に、それらの属性情報は、プログラムにより異なる。一方、レイアウトパターン修正のプログラムでは、必ずしもタイミング情報は必要でなく、ネットの情報ですら必要ではない。また、配線パターンの図形情報も、様々な形状に対応するために多角形ベースで持つ場合もあり、個々の図形に対する属性情報もそれほど必要としない。

このように、レイアウトパターン修正のプログラムと配置配線プログラムとではデータベース構造に違いがあり、特に、配置配線プログラムの方が必要とする情報量が多く、プログラム依存の情報も多い。このため、前者の結果を後者のデータベースに反映させる場合、様々な問題が生じる可能性がある。

まず、考えられるのは、配置配線プログラム上でのデータの整合性の問題である。データの属性の欠損等により、プログラムの機能が正常に使用できない場合があり得、また、修正された配線図形が、プログラム固有の制約を満たしていない場合も考えられる。

もう一つ問題として考えられるのは、修正された配線パターンを取り込んだ結果、修正されていない配線に対しても、配線形状の定義方法等の些細な変更が起きてしまう場合である。タイミング検証のためには、まず、ＲＣ抽出プログラムにより配線の容量や抵抗を抽出する必要があるが、大規模集積回路に用いられるようなＲＣ抽出プログラムは、実用的な処理時間を保つため、多少の誤差が生じる。レイアウトパターンとしては同一であっても、配線形状の重なり具合や、データの定義順が変わっただけで、誤差により容量や抵抗の算出結果が変わってしまう場合もある。この誤差のため、実際のレイアウトパターン修正に起因する変動以上に、タイミングの違いが出てしまう場合もあり得る。たとえ、誤差起因といえども、実際の設計の工程では、タイミングの違いは違いとして処理しなければならず、ましてや実際にレイアウトパターン修正が入っている場合は、実効的な変動と誤差起因の変動とを選り分ける術はない。

他の例としては、レイアウトパターン修正の結果を自動配置配線プログラムに戻さない方法がある。この場合でもタイミング解析を行うことは不可能ではないが、以下のように多大な手間や時間がかかる問題がある。

まず、上述のように、レイアウトパターン修正プログラムはネット情報を持たない場合があるので、その場合は、各配線パターンとネットとの対応付けが必要になる。次に、レイアウトパターン修正プログラムの出力結果は、自動配置配線プログラムの場合のような効率的な配線図形の表現ではない場合があり、その場合、容量や抵抗の抽出に時間がかかる。更に、レイアウトパターン修正の結果を自動配置配線プログラムに戻す場合に関して述べたのと同様、ＲＣ抽出プログラムの誤差の問題もある。また、タイミング解析の結果として違反が抽出された場合は、配置配線の修正を行う必要が生じるが、この場合、配置配線プログラムを使用しないと修正が難しい。
特開２００３−３０８３５１号公報

本発明は、レイアウトパターン修正による遅延変動を正確に見積もって設計時間の短縮を図ることができる半導体回路設計装置および半導体回路設計方法を提供するものである。

本発明の一態様によれば、レイアウトパターンの修正によるパターン変更の種類と変動量を抽出するパターン変更抽出手段と、予め用意されたパターン変更の種類ごとに分類された変動量と遅延変動との相関関係情報を用いて、前記パターン変更抽出手段により抽出されたパターン変更の種類と変動量に応じた遅延変動値を見積もる遅延変動見積もり手段と、前記遅延変動値が、予め算出したタイミング余裕度を超えるか否かを比較および判定する比較判定手段と、を備えることを特徴とする半導体回路設計装置が提供される。

本発明によれば、レイアウトパターン修正による遅延変動を正確に見積もって設計時間の短縮を図ることができる。

以下、本発明に係る半導体回路設計装置の実施形態について、図面を参照しながら具体的に説明する。

（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体回路設計装置の概略構成を示すブロック図である。図１の半導体回路設計装置は、レイアウトパターンの修正を行うパターン修正部１と、レイアウトパターンの修正によるパターン変更の種類と変動量を抽出するパターン変更抽出部２と、パターン変更の種類ごとに分類された変動量と遅延変動との相関関係情報を登録する相関関係データベース３と、相関関係データベース３を用いてパターン変更の種類と変動量に応じた遅延変動値を見積もる遅延変動見積もり部４と、修正前のパターンからタイミング余裕度を算出するタイミング検証部５と、遅延変動値がタイミング余裕度を超えるか否かを比較および判定する比較判定部６と、超えていた場合に修正後のパターンに対して再度タイミング検証を行うタイミング再検証部７を備えている。

上述した図１の半導体回路設計装置は、例えば１台のコンピュータにより実現することもできるし、２以上のコンピュータ等で実現することも可能である。図１の半導体回路設計装置の中で最も重要な構成部は、パターン変更抽出部２、遅延変動見積もり部４および比較判定部６であり、その他の構成部を別個の装置としてもよい。

図２は、図１の半導体回路設計装置の処理動作の一例を示すフローチャーチャートである。まずタイミング検証部５は、各ネットに対して、タイミング変更の許容範囲として余裕度を算出する（ステップＳ１）。余裕度は、タイミングがクリティカルなパスから順に、複数のパスを抽出し、各パスのスラック、即ち、タイミング制約値から実際の遅延を引いた値を基に算出する。各ネットに対して、それが属するパスのスラックから余裕度を決定する。また、抽出されていないパスや、そのパスに含まれるネットに対しては、例えば、抽出したもののうち、最もタイミングに余裕があるパスのスラックに基づいた余裕度を設定しておく。

ネットに対して、自動配置配線プログラムによりレイアウトパターンが生成されて、図１の半導体回路設計装置に入力される。自動配置配線プログラムは、図１の半導体回路設計装置とは別個の装置で実行してもよいし、図１の半導体回路設計装置自身で自動配置配線プログラムを実行してもよい。

次に、パターン修正部１でレイアウトパターンの修正を行う（ステップＳ２）。この修正は、例えば、リソグラフィシミュレーションの結果に基づいて行う。ここで、パターン変更、すなわち、レイアウトパターン修正前後のパターンの相違は典型的な種類に分類できることが多い。そこで、本実施形態では、パターン変更の種類ごとに変動量を定義し、種類ごとに分類された変動量と遅延変動との相関関係情報を予め相関関係データベース３に格納しておく。

図３は相関関係データベース３の一例を示しており、パターン変更の複数の種類の相関関係情報が登録されている。タイプ１は、パターン変更の種類が「端子へのメタル追加」である場合の変動量と遅延変動との相関関係情報である。例えば、変動量すなわちメタルの追加長ｄが０．１ｕｍであれば、遅延変動は０．０００１ｐｓであることを示している。タイプ２は、パターン変更の種類が「ＶＩＡへのメタル追加」である場合の変動量と遅延変動との相関関係情報である。例えば、変動量すなわちメタルの追加長ｄが０．１ｕｍであれば、遅延変動は０．０００１ｐｓであることを示している。タイプ３は、パターン変更の種類が「クランク配線移動」である場合の変動量と遅延変動との相関関係情報である。例えば、変動量すなわちクランクの軸配線の移動距離ｄが０．１ｕｍであれば、遅延変動は０．０００１ｐｓであることを示している。これらタイプ１〜３は一例に過ぎず、種々のタイプの相関関係情報をデータベース３に登録することが可能である。

パターン変更抽出部２で、パターン変更の種類が図３の相関関係データベース３に登録されたどのタイプであるかを判別し（ステップＳ３）、パターン変更の種類に応じた変動量を算出する（ステップＳ４）。その後、遅延変動見積もり部４にて、相関関係データベース３から、パターン変更の種類と変動量に応じた遅延変動値を取得する（ステップＳ５）。

そして、比較判定部６は、ステップＳ１で算出した余裕度とステップＳ５で取得した遅延変動値との比較を行う（ステップＳ６）。その結果、遅延変動値が余裕度を超えていた場合、タイミング再検証部７にて再度タイミング検証を行うが（ステップＳ７）、超えていない場合は再度のタイミング検証を行わない（ステップＳ８）。

以下、図４に示す配線パターン２１を図５に示す配線パターン３１に修正した場合を例に取って、本実施形態に係る半導体回路設計装置の処理動作を説明する。タイミング検証部５によるタイミング検証の結果、配線パターン２１のネットの余裕度は０．０１００ｐｓであったとする。次に、パターン変更抽出部２によりパターン変更の種類は「クランク配線移動」と判別されて、図３のタイプ３が選択される。遅延変動見積もり部４は、変動量は０．２ｕｍであるので、タイプ３の相関関係情報により遅延変動値を０．０００１ｐｓとする。このとき、遅延変動値０．０００１ｐｓは、余裕度０．０１００ｐｓを超えていない。よって、比較判定部６は再度のタイミング検証は不要と判断する。

なお、相関関係情報の相関関係データベース３は、配線層別に作成しておくことが好ましい。また、対地容量や配線間容量を考慮した相関関係データベースを作成しておけば、変更されたパターンの周辺のパターンのネットに対しても処理することができる。

また上記ではネット単位で余裕度を設定していたが、パス単位で余裕度を設定してもよい。この場合ステップＳ６では、各パスに対して、パスに属するネットの遅延変動の見積もり値の総和と、パスの余裕度との比較を行う。

このように、第１の実施形態では、予め相関関係データベース３に格納されたパターン変更の種類ごとに分類された変動量と遅延変動の相関関係情報を用いて遅延変動値を見積もるため、レイアウトパターン修正後に再度のタイミング検証が必要かどうかを短時間で判別できる。その結果、遅延変動値が余裕度を超えない場合は再度のタイミング検証を行わずにすむので、設計時間を短縮できる。すなわち、本実施形態によれば、レイアウトパターン修正による遅延変動を正確に見積もることができ、タイミングの再検証を行う頻度を削減できる。

（第２の実施形態）
第２の実施形態は、レイアウトパターン修正候補が複数ある場合に、相関関係データベース３を用いてタイミングへの影響が小さいレイアウトパターン修正候補を選択するものである。

図６は本発明の第２の実施形態に係る半導体回路設計装置の概略構成を示すブロック図である。図６では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。図６の半導体回路設計装置は、パターン修正部１の処理動作が図１とは大きく異なっている。また、パターン変更抽出部２、相関関係データベース３および遅延変動見積もり部４の処理動作も図１とは一部異なっている。

図７は、パターン修正部１とその周辺の概略ブロック図である。パターン修正部１は、レイアウトパターン修正候補を検索するパターン修正候補検索部４１と、タイミング余裕度および遅延変動値を基に、複数のレイアウトパターン修正候補から１つを選択する修正候補選択部４２を備えている。パターン変更抽出部２は、レイアウトパターン修正候補のそれぞれごとにパターン変更の種類と変動量を抽出する。また、遅延変動見積もり部４は、レイアウトパターン修正候補のそれぞれごとに、相関関係データベース３を用いてパターン変更の種類と変動量に応じた遅延変動の見積もりを行う。

図６と図７では、パターン変更抽出部２、相関関係データベース３および遅延変動見積もり部４が、レイアウトパターン修正候補に対しても、また修正候補選択部４２で選択されたパターンに対しても処理を行うこととしたが、レイアウトパターン修正候補に対して処理を行うパターン変更抽出部２、相関関係データベース３および遅延変動見積もり部４と、最終パターンに対して処理を行うパターン変更抽出部２、相関関係データベース３および遅延変動見積もり部４とを別個に設けてもよい。

上述した図６の半導体回路設計装置は、例えば１台のコンピュータにより実現することもできるし、２以上のコンピュータ等で実現することも可能である。図６の半導体回路設計装置の中で最も重要な構成部は、パターン修正部１、パターン変更抽出部２、遅延変動見積もり部４および比較判定部６であり、その他の構成部を別個の装置としてもよい。

図８は、図６および図７の半導体回路設計装置の処理動作の一例を示すフローチャートである。まずタイミング検証部５は、各ネットに対して第１の実施形態と同様に余裕度を算出する（ステップＳ１１）。

次に、パターン修正候補検索部４１でレイアウトパターン修正候補を検索する（ステップＳ１２）。この検索は、例えばリソグラフィシミュレーションの結果に基づいて行う。さらに、パターン変更抽出部２で、それぞれのレイアウトパターン修正候補に対し、パターン変更の種類を判別し（ステップＳ１３）、パターン変更の種類に応じた変動量を算出する（ステップＳ１４）。その後、遅延変動見積もり部４にて、それぞれのレイアウトパターン修正候補に対し、相関関係データベース３から、パターン変更の種類と変動量に応じた遅延変動値を取得する（ステップＳ１５）。

そして、レイアウトパターン修正候補が複数ある場合、修正候補選択部４２はネットの余裕度から遅延変動の見積もり値を引いた値が最も大きいレイアウトパターン修正候補を選択する（ステップＳ１７）。一方、レイアウトパターン修正候補が１つだけである場合は、そのレイアウトパターン修正候補を選択する（ステップＳ１８）。

ここで、レイアウトパターン修正候補が複数ある場合のステップＳ１３〜Ｓ１７の処理動作を、図９の配線パターン４３および配線パターン４４の修正を行う場合を例に取って説明する。この例において、レイアウトパターン修正候補として、図９の配線パターン４３を、図１０の配線パターン５１の形状とする修正候補５２と、図９の配線パターン４４を、図１１の配線パターン６１の形状とする修正候補６２の２つが存在するものとする。修正候補５２の変動量と、修正候補６２の変動量は共に０．２ｕｍとする。また、配線パターン４３のネットの余裕度は０．０１００ｐｓ、配線パターン４４のネットの余裕度は０．０２００ｐｓとする。

修正候補５２の場合、パターン変更抽出部２によりパターン変更の種類は「クランク配線移動」と判別されて、図３のタイプ３が選択される。遅延変動見積もり部４は、変動量は０．２ｕｍであるので、タイプ３の相関関係情報により遅延変動値を０．０００１ｐｓとする。このとき、ネットの余裕度から遅延変動の見積もり値を引いた値は、０．０１０−０．０００１＝０．００９９ｐｓである。

一方、修正候補６２の場合、パターン変更抽出部２によりパターン変更の種類は「クランク配線移動」と判別されて、図３のタイプ３が選択される。遅延変動見積もり部４は、変動量は０．２ｕｍであるので、タイプ３の相関関係情報により遅延変動値を０．０００１ｐｓとする。このとき、ネットの余裕度から遅延変動の見積もり値を引いた値は、０．０２０−０．０００１＝０．０１９９ｐｓである。

以上より、ネット余裕度から遅延変動の見積もり値を引いた値が最も大きいのは修正候補６２であるので、修正候補選択部４２は修正候補６２のレイアウトパターン修正候補を選択する。

なお、本実施形態では、レイアウトパターン修正候補の選択の際にネットの余裕度と遅延変動の見積もり値の両方を考慮しているが、いずれか片方のみを考慮して選択してもよい。例えば、余裕度のみを考慮する場合は、余裕度が最も大きいネットに対するレイアウトパターン修正候補を選択することができるし、遅延変動のみを考慮する場合は、遅延変動が最も小さいレイアウトパターン修正候補を選択することができる。

その後、パターン修正部１で最終的に選択されたレイアウトパターン修正候補を用いてレイアウトパターンの修正を行う（ステップＳ１９）。それ以降は、第１の実施形態（図２のステップＳ３〜Ｓ８）と同様の処理動作を行う（ステップＳ２０〜Ｓ２５）。

このように、第２の実施形態では、レイアウトパターン修正候補が複数ある場合に、予め相関関係データベース３に格納されたパターン変更の種類ごとに分類された変動量と遅延変動の相関関係情報を用いて遅延変動値を見積って、タイミングへの影響が小さいレイアウトパターン修正候補を選択するので、レイアウトパターン修正後のタイミング解析や、その結果タイミング違反が出た場合のパターンの再修正といった作業が必要になる頻度が低減され、設計時間を短縮できる。

（第３の実施形態）
第３の実施形態は、相関関係データベースを更新する手法に係るものである。

図１２は本発明の第３の実施形態に係る半導体回路設計装置の概略構成を示すブロック図である。図１２では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。図１２の半導体回路設計装置は、図１の半導体回路設計装置の構成に加えて、容量抵抗抽出部８と、相関関係更新部９をさらに備えている。

容量抵抗抽出部８は、比較判定部６において遅延変動値がタイミング余裕度を超えていた場合に、レイアウトパターン修正のあったネットについてのみ容量および抵抗の抽出を行う。相関関係更新部９は、レイアウトパターン修正前のタイミング検証結果と、レイアウトパターン修正後のタイミング検証結果から、パターン変更の種類ごとに分類された変動量と遅延変動の相関関係を算出し相関関係データベース３を更新する。

上述した図１２の半導体回路設計装置は、例えば１台のコンピュータにより実現することもできるし、２以上のコンピュータ等で実現することも可能である。図１２の半導体回路設計装置の中で最も重要な構成部は、図１２の点線で囲んだ部分であり、その他の構成部を別個の装置としてもよい。

図１３は、図１２の半導体回路設計装置の処理動作の一例を示すフローチャートである。ステップＳ３０〜Ｓ３５およびステップＳ３７は第１の実施形態と同様である。

ステップＳ３５で、比較判定部６により遅延変動値が余裕度を超えていたと判断されていた場合、容量抵抗抽出部８は、レイアウトパターン修正があったネットについてのみ追加的に配線の容量と抵抗の抽出を行う（ステップＳ３６）。レイアウトパターンの修正があったネットについては、ステップＳ３６で抽出した容量および抵抗値を、レイアウトパターンの修正がないネットについては、前回のタイミング検証で用いられた容量および抵抗値を使ってタイミング再検証部７で再度タイミング検証を実行する（ステップＳ３８）。さらに、相関関係更新部９は、レイアウトパターン修正前のタイミング検証結果とレイアウトパターン修正後の再タイミング検証結果から、パターン変更の種類ごとに分類されたパターン変動量と遅延変動との相関関係を求め（ステップＳ３９）、相関関係データベース３を更新する（ステップＳ４０）。

以下、図１４に示す配線パターン７１を、図１５に示す配線パターン８１に修正した場合を例に取って本実施形態に係る半導体回路設計装置の処理動作を説明する。タイミング検証部５によるタイミング検証の結果、配線パターン７１のネットの余裕度は０．０１００ｐｓであったとする。次に、パターン変更抽出部２によりパターン変更の種類は「クランク配線移動」と判別されて、図１６のタイプ３が選択される。遅延変動見積もり部４は、変動量は０．４ｕｍであるので、タイプ３の相関関係情報により遅延変動値を０．１０００ｐｓとする。

ここで、タイプ３の相関関係情報では、変更量が０．４ｕｍの場合の遅延変動値が０．１０００ｐｓとなっており、０．３ｕｍ以下の場合の０．０００２ｐｓ等の値と比べて極端に大きい理由は、変動量が０．４ｕｍの遅延変動値が不明のため、十分に余裕を持たせてより厳しく判定しているためである。この遅延変動値０．１０００ｐｓは、余裕度０．０１００ｐｓを超えている。よって、変更のない配線パターン８１のネット以外のネットについては新たに容量および抵抗の抽出を行わず、前回のタイミング検証で用いられた容量および抵抗値を用いるが、配線パターン８１のネットについてのみ容量抵抗抽出部８は、追加的に容量および抵抗の抽出を行い、タイミング再検証部７でタイミング検証を再実行する。その結果、遅延時間が０．０００３ｐｓ増えていたとする。この場合、相関関係更新部９は、図１６のタイプ３の相関関係情報に対し、変更量が０．４ｕｍの場合の遅延変動の値を、図１７のタイプ３の相関関係情報に示すように、０．０００３ｐｓと更新することができる。

本実施形態では、相関関係情報更新の例として、変動量に対応する遅延変動が不明な箇所を新しくタイミング検証で得られた実績値で埋める例を示したが、更新の仕方としては他にも考えられる。例えば、最初は全般的に大きめの値を設定してより厳しく判定されるようにしておき、実績値が増えるに従い、妥当な範囲で遅延変動の設定値を小さくしていくことにより判定の精度を上げていくことも可能である。

また本実施形態では、タイミング検証再実行の必要性をステップＳ３５で判定しているが、判定結果とは関係なく、相関関係情報の精度向上を目的としてタイミング検証を再実行し、相関関係情報の更新を行うことも可能である。

このように、第３の実施形態では、タイミング検証再実行の結果に基づいて相関関係データベース３を更新するので、数多くの設計を行うにつれて、相関関係データベース３に登録された相関関係情報の信頼性が高まり、結果としてレイアウトパターン修正に対するタイミング検証再実行の必要性の判定精度が上がり、設計時間をより短縮できるようになる。

上述した第１〜第３の実施形態で説明した半導体回路設計装置の少なくとも一部は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、半導体回路設計装置の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。

また、半導体回路設計装置の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。

この他、上記の記載に基づいて、当業者であれば、本発明の追加の効果を想到できたり、種々の変形が可能であるかもしれないが、これらも本発明の開示範囲に含まれるものである。本発明の態様は、上述した個々の実施形態には限定されない。特許請求の範囲に規定された内容およびその均等物から定義される技術的範囲から逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

本発明の第１の実施形態に係る半導体回路設計装置の概略構成を示すブロック図。 図１に示す半導体回路設計装置の処理動作の一例を示すフローチャート。 相関関係データベース３の一例を示す図。 レイアウトパターン修正前の配線形状を示す図。 レイアウトパターン修正後の配線形状を示す図。 本発明の第２の実施形態に係る半導体回路設計装置の概略構成を示すブロック図。 パターン修正部１とその周辺の概略構成を示すブロック図。 図６および図７に示す半導体回路設計装置の処理動作の一例を示すフローチャート。 レイアウトパターン修正前の配線形状を示す図。 レイアウトパターン修正の一つの候補を示す図。 レイアウトパターン修正のもう一つの候補を示す図。 本発明の第３の実施形態に係る半導体回路設計装置の概略構成を示すブロック図。 図１２に示す半導体回路設計装置の処理動作の一例を示すフローチャート。 レイアウトパターン修正前の配線形状を示す図。 レイアウトパターン修正後の配線形状を示す図。 更新前の相関関係データベース３の一例を示す図。 更新後の相関関係データベース３の一例を示す図。

符号の説明

１ パターン修正部
２ パターン変更抽出部
３ 相関関係データベース
４ 遅延変動見積もり部
５ タイミング検証部
６ 比較判定部
７ タイミング再検証部
８ 容量抵抗抽出部
９ 相関関係更新部
４１ パターン修正候補検索部
４２ 修正候補選択部

Claims (5)

1. レイアウトパターンの修正によるパターン変更の種類と変動量を抽出するパターン変更抽出手段と、
   予め用意されたパターン変更の種類ごとに分類された変動量と遅延変動との相関関係情報を用いて、前記パターン変更抽出手段により抽出されたパターン変更の種類と変動量に応じた遅延変動値を見積もる遅延変動見積もり手段と、
   前記遅延変動値が、予め算出したタイミング余裕度を超えるか否かを比較および判定する比較判定手段と、を備えることを特徴とする半導体回路設計装置。
2. 前記比較判定手段により、前記遅延変動値が前記タイミング余裕度を超えると判定された場合に、再度タイミング検証を行うタイミング検証再実行手段をさらに備えることを特徴とする請求項１に記載の半導体回路設計装置。
3. 前記タイミング検証再実行手段によるタイミング検証の結果に基づいて前記相関関係情報を更新する相関関係情報更新手段をさらに備えることを特徴とする請求項２に記載の半導体回路設計装置。
4. 複数のレイアウトパターン修正候補がある場合に、前記遅延変動値または前記タイミング余裕度のうち少なくとも１つに基づいて前記複数のレイアウトパターン修正候補から１つのレイアウトパターン修正候補を選択するパターン修正手段をさらに備え、
   前記パターン変更抽出手段は、前記パターン修正手段が選択したレイアウトパターン修正候補によるパターン変更の種類と変動量を抽出することを特徴とする請求項１乃至３に記載の半導体回路設計装置。
5. レイアウトパターンの修正によるパターン変更の種類と変動量を抽出するステップと、
   予め用意されたパターン変更の種類ごとに分類された変動量と遅延変動との相関関係情報を用いて、前記パターン変更抽出手段により抽出されたパターン変更の種類と変動量に応じた遅延変動値を見積もるステップと、
   前記遅延変動値が、予め算出したタイミング余裕度を超えるか否かを比較および判定するステップと、を備えることを特徴とする半導体回路設計方法。

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