JPWO2008114397A1 - 半導体集積回路の設計方法およびその設計装置 - Google Patents

Abstract

チップサイズやコストの増加などを防ぐことができる。複数の配線層に対して配線した（Ｓ１１〜Ｓ１６）配線レイアウトに応じた容量および抵抗が容量抵抗ファイルとして抽出され（Ｓ１７）、容量抵抗ファイルと、複数の配線層ごとの容量および抵抗に関するばらつきのベストおよびワースト条件の係数が格納されたベストワースト係数ファイルとを参照して、配線に対する配線層ごとのばらつきを考慮した容量および抵抗を定義するベストワースト容量抵抗ファイルが生成され（Ｓ１８）、ベストワースト容量抵抗ファイルに基づいて、配線のタイミング検証が行われる（Ｓ１９）。

Description

本発明は半導体集積回路の設計方法およびその設計装置に関し、特に、複数の配線層を有する半導体集積回路の設計方法およびその設計装置に関する。

半導体集積回路の設計において、遅延計算が行われ、所望の周波数で動作するか、タイミング規定値を満たしているかのタイミング検証が行われる。計算される半導体集積回路の遅延は、配線の抵抗および容量から影響を受ける。ところが、配線幅や配線長の変化などが原因となり配線の抵抗および容量が変化し、一定の抵抗および容量が得られない。このため、遅延計算などでは、抵抗および容量に対してばらつきが考慮され、ばらつき係数としてベストおよびワースト条件の係数などが用いられていた。

以下に、抵抗および容量に対してばらつきが考慮され、ばらつき係数としてベストおよびワースト条件の係数などが用いられる遅延計算の例について以下に図を用いて説明する。

図１２は、従来の半導体集積回路の設計方法のフローチャートであって、図１３は、抵抗および容量と抵抗容量のベストワースト係数とのファイル、図１４は、ばらつきを考慮した抵抗および容量のファイルである。

以下、フローチャート３００に沿って処理を説明する。
半導体集積回路の設計の処理を開始すると、ステップＳ３０１からステップＳ３０８の処理手順に沿って、半導体集積回路の設計が行われる。

［ステップＳ３０１］ 論理合成を行って、ネットリストを生成する。
［ステップＳ３０２］ 生成したネットリストを参照して、セルなどの配置、配線の形成を行う。

［ステップＳ３０３］ セルなどの配置や、配線の形成が所望の通りに行われたと仮定して、配置したセルや配線などから、ばらつきが無いデフォルト値としての抵抗および容量（ティピカルな抵抗および容量）を抽出する。

なお、図面中では以後、抵抗を“Ｒ”、容量を“Ｃ”として表記することとする。
［ステップＳ３０４］ 抽出したティピカルな抵抗および容量の情報から構成される抵抗容量ファイルを生成する。

なお、図１３（Ａ）に抵抗容量ファイルを模式的に示した。配線のネットごとに、抵抗および容量がそれぞれ記載されている。
［ステップＳ３０５］ あらかじめ用意してあった容量および抵抗に関するばらつきのベストおよびワースト条件の係数が格納されたベストワースト係数ファイル３０９を参照して、生成した抵抗容量ファイルから、ばらつきが考慮された抵抗および容量を生成するとともに、ベストワースト抵抗容量ファイルを生成する。

なお、図１３（Ｂ）に、ベストワースト係数ファイルを示しており、抵抗のベストおよびワーストを“ｒｂ”および“ｒｗ”、容量のベストおよびワーストを“ｃｂ”および“ｃｗ”として記載している。また、図１４に、ベストワースト抵抗容量ファイル（図１４（Ａ）はベスト時、図１４（Ｂ）はワースト時）を模式的に示しており、抵抗容量ファイル（図１３（Ａ））の抵抗および容量に対して、ベストワースト係数ファイル（図１３（Ｂ））のベストおよびワースト係数をそれぞれ乗ずることによって得られた、ばらつきが考慮された抵抗および容量が記載されている。

［ステップＳ３０６］ 生成したベストワースト抵抗容量ファイルを参照して、遅延計算を行う。
［ステップＳ３０７］ 遅延計算の結果から、タイミング解析を行う。

［ステップＳ３０８］ タイミング解析の結果、エラーがあればステップＳ３０２に進められ、無ければ、処理が終了する。
以上のフローによって、抵抗および容量に対してばらつきが考慮され、ばらつき係数としてベストおよびワースト条件の係数などが用いられて、遅延計算そして半導体集積回路の設計が行われていた。

しかし、上記による設計処理のように、異なる抵抗および容量を持つ各々の配線層のばらつきを一律（この場合であれば、ばらつき係数は最大の“１”である）に考慮しているために、過剰保証となっている。このため、半導体集積回路の生成時の領域が必要以上に大きくなり、タイミングの収束時のＴＡＴ（Turn-Around-Time）が必要以上に長くなるなどのため、チップサイズやコストが増加するという問題点があった。

本発明はこのような点に鑑みてなされたものであり、チップサイズやコストの増加などを防ぐことができる半導体集積回路の設計方法およびその設計装置を提供することを目的とする。

本発明では上記課題を解決するために、複数の配線層を有する半導体集積回路の設計方法において、複数の配線層に対して配線した（Ｓ１１〜Ｓ１６）配線レイアウトに応じた容量および抵抗を容量抵抗ファイルとして抽出し（Ｓ１７）、容量抵抗ファイルと、複数の配線層ごとの容量および抵抗に関するばらつきのベストおよびワースト条件の係数が格納されたベストワースト係数ファイルとを参照して、配線に対する配線層ごとのばらつきを考慮した容量および抵抗を定義するベストワースト容量抵抗ファイルを生成し（Ｓ１８）、ベストワースト容量抵抗ファイルに基づいて、配線のタイミング検証（Ｓ１９）を行う、ことを特徴とする半導体集積回路の設計方法が提供される。

このような半導体集積回路の設計方法によれば、複数の配線層に対して配線した配線レイアウトに応じた容量および抵抗が容量抵抗ファイルとして抽出され、容量抵抗ファイルと、複数の配線層ごとの容量および抵抗に関するばらつきのベストおよびワースト条件の係数が格納されたベストワースト係数ファイルとを参照して、配線に対する配線層ごとのばらつきを考慮した容量および抵抗を定義するベストワースト容量抵抗ファイルが生成され、ベストワースト容量抵抗ファイルに基づいて、配線のタイミング検証が行われる。

また、本発明では上記課題を解決するために、複数の配線層を有する半導体集積回路の設計装置において、前記複数の配線層に対して配線した配線レイアウトに応じた容量および抵抗を容量抵抗ファイルとして抽出する手段と、前記容量抵抗ファイルと、前記複数の配線層ごとの容量および抵抗に関するばらつきのベストおよびワースト条件の係数が格納されたベストワースト係数ファイルとを参照して、前記配線に対する前記配線層ごとの前記ばらつきを考慮した容量および抵抗を定義するベストワースト容量抵抗ファイルを生成する手段と、前記ベストワースト容量抵抗ファイルに基づいて、前記配線のタイミング検証を行う手段と、を有することを特徴とする半導体集積回路の設計装置が提供される。

このような半導体集積回路の設計装置によれば、配線層ごとの容量および抵抗に関するばらつきのベストおよびワースト条件の係数と、セルライブラリとから、ばらつきが最小の層に、クリティカルパスとしての配線を形成できる領域が有る場合には、その層に、領域が無い場合には、その層の次にばらつきが小さい他の層に、配線が形成されて、配線が形成された層または他の層に配線層が定義され、配線のネットから抽出された容量および抵抗と、ベストおよびワースト条件の係数とが参照されて、ネットの配線層ごとのばらつきが考慮された容量および抵抗が生成される。

本発明では、複数の配線層に対して配線した配線レイアウトに応じた容量および抵抗を容量抵抗ファイルとして抽出し、容量抵抗ファイルと、複数の配線層ごとの容量および抵抗に関するばらつきのベストおよびワースト条件の係数が格納されたベストワースト係数ファイルとを参照して、配線に対する配線層ごとのばらつきを考慮した容量および抵抗を定義するベストワースト容量抵抗ファイルを生成し、ベストワースト容量抵抗ファイルに基づいて、配線のタイミング検証を行うようにした。これにより、配線層ごとのばらつきを考慮して、抵抗および容量を見積もることができるようになるため、過剰保証を防ぐことができ、ＴＡＴを短縮することができて、チップサイズの増加やコスト増加などを防ぐことができる。

本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。

本発明の概要を示すフローチャートである。 複数の配線を有する半導体集積回路における配線の形成を示した模式図である。 実施の形態における複数の配線を有する半導体集積回路の設計装置のハードウェア構成を示す図である。 実施の形態における複数の配線を有する半導体集積回路の設計装置の機能を示すブロック図である。 実施の形態における複数の配線を有する半導体集積回路の設計装置の処理手順を示すフローチャートである。 配置配線の処理手順を示すフローチャートである。 抵抗および容量のファイル生成の処理手順を示すフローチャートである。 本実施の形態の抵抗および容量のファイルと配線層ごとの抵抗容量のベストワースト係数のファイルを示す図である。 本実施の形態のクロック配線および他の配線のネットの抵抗および容量のファイルを示す図である。 本実施の形態のクロック配線のネットの配線層ごとのばらつきを考慮した抵抗および容量のファイルを示す図である。 本実施の形態の他の配線のネットのばらつきを考慮した抵抗および容量のファイルを示す図である。 従来の半導体集積回路の設計方法のフローチャートである。 抵抗および容量と、抵抗容量のベストワースト係数とのファイルを示す図である。 ばらつきを考慮した抵抗および容量のファイルを示す図である。

以下、本発明の実施の形態を、図面を参照して詳細に説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されない。
まず、本発明の概要について説明し、その後に本発明の実施の形態について説明する。

本発明では、配線層ごとのばらつきを考慮することによって、過剰保証を抑えた半導体集積回路の設計方法を実現する。
図１は、本発明の概要を示すフローチャートである。

以下、フローチャート１０に沿って処理を説明する。
複数の配線層を有する半導体集積回路の設計処理を開始すると、ステップＳ１１からステップＳ２０の処理手順に沿って、半導体集積回路の設計が行われる。

［ステップＳ１１］ 論理合成を行って、ネットリストを生成する。
［ステップＳ１２］ 生成したネットリストを参照して、セルなどの配置を行う。
［ステップＳ１３］ 配置したセルなどの、抵抗および容量のばらつきが最小の層に、クリティカルな配線の形成余地の有無を判断する。余地が無い場合は、ステップＳ１４に進められ、余地がある場合は、ばらつきが最小の層を選択して、ステップＳ１５に進められる。

［ステップＳ１４］ ステップＳ１３にて余地がない場合、ステップＳ１３で選択した層の次にばらつきが小さい層を選択する。
［ステップＳ１５］ ステップＳ１３およびステップＳ１４で選択した層に配線を形成する。そして、配線が形成された層に配線層を定義する。

［ステップＳ１６］ クリティカルな配線以外の他の配線の形成を行う。
［ステップＳ１７］ クリティカルな配線と他の配線とのティピカルな抵抗および容量をそれぞれ抽出する。

［ステップＳ１８］ ばらつきのベストおよびワースト条件に関するベストワースト係数ファイル１７ａを参照して、抽出したティピカルな抵抗および容量から、ばらつきが考慮された抵抗および容量のベストワースト抵抗容量ファイルを生成する。

［ステップＳ１９］ 生成したベストワースト抵抗容量ファイルを参照して、遅延計算およびタイミング解析を行う。
［ステップＳ２０］ タイミング解析の結果、エラーがあれば、ステップＳ１２に進められ、エラーが無ければ、処理が終了する。

以上のフローチャート１０によって形成される配線について以下に説明する。
図２は、複数の配線を有する半導体集積回路における配線の形成を示した模式図である。

セル５０は、図２（Ａ）に示すように、基板５１に３つの層５２，５３，５４が積層されている。そして、セル５０の抵抗および容量のばらつきが最小である層５４には、クリティカルな配線５５が形成されている。なお、層のばらつきの大きさは、層５４を最小として、層５４＜層５３＜層５２とする。

この時、ばらつきが小さいところを優先に、新たにクリティカルな配線を形成しようとすると、ばらつきが最小である層５４には既に配線５５が形成されているために、配線を形成することはできない。そこで、層５４の次にばらつきが小さい層５３を選択することにより、図２（Ｂ）に示すように、配線５６を形成することができる。

以上のように、半導体集積回路の設計が行われると、配線層ごとのばらつきを考慮して、抵抗および容量を見積もることができるようになるため、過剰保証を防ぐことができ、ＴＡＴを短縮することができて、チップサイズの増加やコスト増加などを防ぐことができる。

次に実施の形態について以下に説明する。
本実施の形態は、半導体集積回路の設計装置１００で構成される。半導体集積回路の設計装置１００を用いることによって、配線層ごとのばらつきを考慮した抵抗および容量を抽出することができる。なお、本実施の形態では、配線が形成されるセルには上から順にＧｌｏｂａｌ、Ｓｅｍｉ−Ｇｌｏｂａｌ、Ｉｎｔｅｒｍｅｄｉａｔｅの３つの領域から構成されることとする。

図３は、実施の形態における複数の配線を有する半導体集積回路の設計装置のハードウェア構成を示す図である。
半導体集積回路の設計装置１００は、ＣＰＵ（Central Processing Unit）１０１によって装置全体が制御されている。ＣＰＵ１０１には、バス１０６を介してＲＡＭ（Random Access Memory）１０２、ハードディスクドライブ（ＨＤＤ：Hard Disk Drive）１０３、グラフィック処理装置１０４および入力インタフェース１０５が接続されている。

ＲＡＭ１０２には、ＣＰＵ１０１に実行させるＯＳ（Operating System）プログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ１０２には、ＣＰＵ１０１による処理に必要な各種データが格納される。ＨＤＤ１０３には、ＯＳプログラムやアプリケーションプログラムが格納される。

グラフィック処理装置１０４には、モニタ２１が接続されている。グラフィック処理装置１０４は、ＣＰＵ１０１からの命令に従って、画像をモニタ２１の画面に表示させる。
入力インタフェース１０５には、キーボード２２とマウス２３とが接続されている。入力インタフェース１０５は、キーボード２２やマウス２３から送られてくる信号を、バス１０６を介してＣＰＵ１０１に送信する。

以上のようなハードウェア構成によって、本実施の形態の処理機能を実現することができる。
次に、半導体集積回路の設計装置１００の機能ブロックについて説明する。

図４は、実施の形態における複数の配線を有する半導体集積回路の設計装置の機能を示すブロック図である。
半導体集積回路の設計装置１００は、ネットリスト１１０、セルライブラリ１２０、ベストワースト係数ファイル１３０、ベストワースト抵抗容量ファイル１４０、論理合成部１５０、配置部１６０、配線部１７０、層選択部１８０、抽出部１９０、ファイル生成部２００および遅延計算・タイミング解析部２１０から構成されており、キーボード２２およびマウス２３を通じて外部からの入力を受け付けることができる。また、論理合成部１５０および遅延計算・タイミング解析部２１０は、モニタ２１の画面に処理を表示することができる。

論理合成部１５０は、ネットリスト１１０を生成する。
配置部１６０は、マクロ配置部１６０ａとセル配置部１６０ｂとから構成されており、半導体集積回路の様々な構成要素の配置を行う。

マクロ配置部１６０ａは、回路機能を１つの機能ブロックとしてまとめたマクロを配置する。
セル配置部１６０ｂは、セルを配置する。

配線部１７０は、電源配線部１７０ａ、クロック配線部１７０ｂおよび他配線部１７０ｃによって構成されており、半導体集積回路の様々な構成要素間の接続配線などを行う。
電源配線部１７０ａは、ＬＳＩへの電源供給を行う配線を形成する。

クロック配線部１７０ｂは、クリティカルな配線として、クロック信号を伝送する配線を形成する。また、任意の層にクロック配線の形成領域の余地があるか否かを判断する。
他配線部１７０ｃは、クロック配線以外の他の配線を形成する。また、任意の層に他の配線の形成領域の余地があるか否かを判断する。

層選択部１８０は、クロック配線部１７０ｂおよび他配線部１７０ｃを形成する層を選択する。
抽出部１９０は、抵抗容量抽出部１９０ａとネット抵抗容量抽出部１９０ｂとから構成されており、配置されたセルや配線などの抵抗および容量を抽出する。

抵抗容量抽出部１９０ａは、配置されたセルや配線の抵抗および容量を抽出する。
ネット抵抗容量抽出部１９０ｂは、クロック配線や他の配線のネットの抵抗および容量を抽出する。

ファイル生成部２００は、抽出部１９０で抽出した抵抗および容量や、ベストワースト係数ファイル１３０を参照したネット抵抗および容量のばらつきのベストワースト条件の係数などからベストワースト抵抗容量ファイル１４０を生成する。なお、生成するファイルについては後に説明する。

遅延計算・タイミング解析部２１０は、ファイル生成部２００で生成されたベストワースト抵抗容量ファイル１４０を参照して、遅延計算およびタイミング解析を行う。
このようにして半導体集積回路の設計が行われる。実際の処理手順について、以下にフローチャートを用いて説明する。

図５は、実施の形態における複数の配線を有する半導体集積回路の設計装置の処理手順を示すフローチャートである。以下、図５に示す処理をステップ番号に沿って説明する。
［ステップＳ２１］ 論理合成部１５０は、論理合成を行ってネットリスト１１０を生成する。

［ステップＳ２２］ 配置部１６０および配線部１７０は、ネットリスト１１０を参照して、最適化を行って、マクロおよびセルの配置や、電源配線、クロック配線およびそれら以外の他の配線を形成する。なお、ステップＳ２２については別途詳細に説明を行う。

［ステップＳ２３］ ファイル生成部２００は、抽出部１９０によってセルやクロック配線などから抽出された抵抗および容量をベストワースト係数ファイル１３０を参照して、ばらつき値を考慮した抵抗および容量でファイル化し、ベストワースト抵抗容量ファイル１４０を生成する。なお、ステップＳ２３については別途詳細に説明を行う。

［ステップＳ２４］ 遅延計算・タイミング解析部２１０が、生成されたベストワースト抵抗容量ファイル１４０を参照して、遅延計算およびタイミング解析を行う。
［ステップＳ２５］ タイミング解析の結果、エラーがあれば、ステップＳ２２に進められ、エラーが無ければ、処理が終了する。

引き続き、半導体集積回路の設計方法の処理手順ステップＳ２２からステップＳ２３の処理の詳細について、さらに以下に説明する。
図６は、配置配線の処理手順を示すフローチャートである。以下、図６に示す処理をステップ番号に沿って説明する。

［ステップＳ２２ａ］ ネットリスト１１０を参照して、マクロ配置部１６０ａは、マクロの配置を行って、電源配線部１７０ａは、電源供給を行う配線を形成する。
［ステップＳ２２ｂ］ セル配置部１６０ｂは、ネットリスト１１０を参照して、セルの配置を行う。

［ステップＳ２２ｃ］ クロック配線部１７０ｂは、配線層ごとの容量および抵抗に関するばらつきのベストおよびワースト条件の係数が格納された抵抗容量ベストワースト係数ファイル２２ｉと、半導体集積回路のセルライブラリ２２ｊとを参照して、配置したセルの抵抗および容量のばらつきが最小の層に、クロック信号を伝送するクロック配線を形成できる領域の有無を判断する。領域が無い場合は、ステップＳ２２ｄに進められ、領域が有る場合はばらつきが最小の層を選択して、ステップＳ２２ｅに進められる。

［ステップＳ２２ｄ］ 層選択部１８０は、領域が無い場合、最小のばらつきの次に小さいばらつきの他の層を選択する。
［ステップＳ２２ｅ］ クロック配線部１７０ｂは、ステップＳ２２ｃおよびステップＳ２２ｄで選択した層に、クロック配線を形成する。

［ステップＳ２２ｆ］ クロック配線部１７０ｂは、クロック配線が形成された層に配線層を定義する。
［ステップＳ２２ｇ］ クロック配線部１７０ｂは、定義された層に、クロック配線以外の他の配線を形成できるかどうか判断する。形成できる場合は、ステップＳ２２ｈに進められ、形成できない場合は、ステップＳ２２ｄに進められる。

［ステップＳ２２ｈ］ 他配線部１７０ｃは、クロック配線以外の他の配線を、ステップＳ２２ｆで定義した配線層に形成する。
以上の処理手順によって、半導体集積回路の配置配線が行われる。

続いて、半導体集積回路の配置配線後に、ばらつきが考慮された抵抗および容量のファイルの生成についてさらに以下に説明する。
図７は、抵抗および容量のファイル生成の処理手順を示すフローチャートである。以下、図７に示す処理をステップ番号に沿って説明する。

なお、図８は、本実施の形態の抵抗および容量のファイルと配線層ごとの抵抗容量のベストワースト係数のファイル、図９は、本実施の形態のクロック配線および他の配線のネットの抵抗および容量のファイル、図１０は、本実施の形態のクロック配線のネットの配線層ごとのばらつきを考慮した抵抗および容量のファイル、図１１は、本実施の形態の他の配線のネットのばらつきを考慮した抵抗および容量のファイルである。

［ステップＳ２３ａ］ 抵抗容量抽出部１９０ａは、ステップＳ２２にて行った配置配線から、ティピカルな抵抗および容量を抽出する。
［ステップＳ２３ｂ］ ファイル生成部２００は、図８（Ａ）に示すように、抽出したティピカルな抵抗および容量から構成される抵抗容量ファイルを生成する。図８（Ａ）によれば、抵抗容量ファイルには全てのネットごとに属性、配線層、抵抗および容量が記載されている。ちなみに、図８（Ｂ）は、セルを３領域に分けた、上層、中層、下層ごとの抵抗および容量のベストおよびワーストのばらつき係数とともに、セルを一律としたばらつき係数が記載されている。なお、抵抗ベストおよび容量ベストはＧｌｏｂａｌ（上層）ほど、よりベストであって、抵抗ワーストおよび容量ワーストはＩｎｔｅｒｍｅｄｉａｔｅ（下層）に近づくほど、よりワーストである。ただし、ｒｂＩｎｔｅｒ＝ｒｂ、ｃｂ＝ｃｂＩｎｔｅｒ、ｒｗＩｎｔｅｒ＝ｒｗ、ｃｗＩｎｔｅｒ＝ｃｗとする。

［ステップＳ２３ｃ］ ネット抵抗容量抽出部１９０ｂは、クロック配線およびクロック配線以外の他の配線のネットから抵抗および容量を抽出する。
［ステップＳ２３ｄ］ ファイル生成部２００は、図９（Ａ）に示すように、抽出したクロック配線のネットの抵抗および容量から構成されるネット抵抗容量ファイルを生成する。図９（Ａ）によれば、クロック配線のネットごとに属性、配線層、抵抗および容量が記載されている。

［ステップＳ２３ｅ］ ファイル生成部２００は、ネット抵抗容量ファイルから、配線層ごとの抵抗容量ベストワースト係数ファイル２２ｉを参照して、図１０に示すように、配線層ごとにばらつきが考慮されたネットの抵抗および容量で構成されるネットベストワースト抵抗容量ファイルを生成する。

［ステップＳ２３ｆ］ ファイル生成部２００は、図９（Ｂ）に示すように、クロック配線以外の他の配線のネットの抵抗および容量で構成される他ネット抵抗容量ファイルを生成する。

［ステップＳ２３ｇ］ ファイル生成部２００は、他ネット抵抗容量ファイルから、配線層ごとの抵抗容量ベストワースト係数ファイル２２ｉを参照して、図１１に示すように、ばらつきが考慮されたクロック配線以外の他の配線のネットの抵抗および容量で構成される他ネットベストワースト抵抗容量ファイルを生成する。

［ステップＳ２３ｈ］ ファイル生成部２００は、ネットベストワースト抵抗容量ファイル（図１０）と他ネットベストワースト抵抗容量ファイル（図１１）とを合成して、配線層ごとに全てのネットに関するばらつきが考慮された抵抗および容量から構成されるベストワースト抵抗容量ファイル（不図示。）を生成する。

以上のようにして得られたベストワースト抵抗容量ファイルを用いて、半導体集積回路の設計が行われると、配線層ごとのばらつきを考慮して、抵抗および容量を見積もることができるようになるため、過剰保証を防ぐことができ、ＴＡＴを短縮することができて、チップサイズの増加やコスト増加などを防ぐことができる。

上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。

符号の説明

１００ 半導体集積回路の設計装置
１１０ ネットリスト
１２０ セルライブラリ
１３０ ベストワースト係数ファイル
１４０ ベストワースト抵抗容量ファイル
１５０ 論理合成部
１６０ 配置部
１６０ａ マクロ配置部
１６０ｂ セル配置部
１７０ 配線部
１７０ａ 電源配線部
１７０ｂ クロック配線部
１７０ｃ 他配線部
１８０ 層選択部
１９０ 抽出部
１９０ａ 抵抗容量抽出部
１９０ｂ ネット抵抗容量抽出部
２００ ファイル生成部
２１０ 遅延計算・タイミング解析部

Claims (12)

1. 複数の配線層を有する半導体集積回路の設計方法において、
   前記複数の配線層に対して配線した配線レイアウトに応じた容量および抵抗を容量抵抗ファイルとして抽出し、
   前記容量抵抗ファイルと、前記複数の配線層ごとの容量および抵抗に関するばらつきのベストおよびワースト条件の係数が格納されたベストワースト係数ファイルとを参照して、前記配線に対する前記配線層ごとの前記ばらつきを考慮した容量および抵抗を定義するベストワースト容量抵抗ファイルを生成し、
   前記ベストワースト容量抵抗ファイルに基づいて、前記配線のタイミング検証を行う、
   ことを特徴とする半導体集積回路の設計方法。
2. 前記配線が、クロック信号を伝送するクロック配線であることを特徴とする請求の範囲第１項記載の半導体集積回路の設計方法。
3. 前記ベストワースト係数ファイルを参照して、前記複数の配線層における前記ばらつきが最小となる第１の層に、クリティカルパスとなる配線を形成することを特徴とする請求の範囲第１項又は第２項に記載の半導体集積回路の設計方法。
4. 前記第１の層に、前記クリティカルパスとなる配線を形成する領域の有無を判定し、前記領域が有る場合には、前記第１の層を選択して前記配線を形成し、前記領域が無い場合には、前記第１の層の次に前記ばらつきが小さい第２の層を選択して前記配線を形成し、前記配線を形成した配線層に対して、前記ベストワースト容量抵抗ファイルに基づいて前記配線のタイミング検証を行うことを特徴とする請求の範囲第３項記載の半導体集積回路の設計方法。
5. 前記複数の配線層を、所定数の配線層群にグループ化し、前記配線層群のいずれか１つが、前記第１の層または前記第２の層として定義されることを特徴とする請求の範囲第１項乃至第４項のいずれか１項に記載の半導体集積回路の設計方法。
6. 前記配線層は、上層ほど、前記ばらつきが小さくなることを特徴とする請求の範囲第１項乃至第５項のいずれか１項に記載の半導体集積回路の設計方法。
7. 複数の配線層を有する半導体集積回路の設計装置において、
   前記複数の配線層に対して配線した配線レイアウトに応じた容量および抵抗を容量抵抗ファイルとして抽出する手段と、
   前記容量抵抗ファイルと、前記複数の配線層ごとの容量および抵抗に関するばらつきのベストおよびワースト条件の係数が格納されたベストワースト係数ファイルとを参照して、前記配線に対する前記配線層ごとの前記ばらつきを考慮した容量および抵抗を定義するベストワースト容量抵抗ファイルを生成する手段と、
   前記ベストワースト容量抵抗ファイルに基づいて、前記配線のタイミング検証を行う手段と、
   を有することを特徴とする半導体集積回路の設計装置。
8. 前記配線が、クロック信号を伝送するクロック配線であることを特徴とする請求の範囲第７項記載の半導体集積回路の設計装置。
9. 前記ベストワースト係数ファイルを参照して、前記複数の配線層における前記ばらつきが最小となる第１の層に、クリティカルパスとなる配線を形成することを特徴とする請求の範囲第７項又は第８項に記載の半導体集積回路の設計装置。
10. 前記第１の層に、前記クリティカルパスとなる配線を形成する領域の有無を判定し、前記領域が有る場合には、前記第１の層を選択して前記配線を形成し、前記領域が無い場合には、前記第１の層の次に前記ばらつきが小さい第２の層を選択して前記配線を形成し、前記配線を形成した配線層に対して、前記ベストワースト容量抵抗ファイルに基づいて前記配線のタイミング検証を行うことを特徴とする請求の範囲第９項記載の半導体集積回路の設計装置。
11. 前記複数の配線層を、所定数の配線層群にグループ化し、前記配線層群のいずれか１つが、前記第１の層または前記第２の層として定義されることを特徴とする請求の範囲第７項乃至第１０項のいずれか１項に記載の半導体集積回路の設計装置。
12. 前記配線層は、上層ほど、前記ばらつきが小さくなることを特徴とする請求の範囲第７項乃至第１１項のいずれか１項に記載の半導体集積回路の設計装置。

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