JP2000322462A - 自動レイアウト装置および半導体集積回路設計方法 - Google Patents
自動レイアウト装置および半導体集積回路設計方法Info
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- JP2000322462A JP2000322462A JP11132063A JP13206399A JP2000322462A JP 2000322462 A JP2000322462 A JP 2000322462A JP 11132063 A JP11132063 A JP 11132063A JP 13206399 A JP13206399 A JP 13206399A JP 2000322462 A JP2000322462 A JP 2000322462A
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Abstract
(57)【要約】
【課題】 自動配線で制約を与えたい全ての配線に対し
て、配線遅延やノイズ対策のための制約に応じた配線
を、短期間で自動的にレイアウトすることができる自動
レイアウト装置および半導体集積回路設計方法を提供す
る。 【解決手段】 少なくとも配線幅、配線ピッチ、シール
ド情報からなる物理的制約条件が記述された制約情報フ
ァイル２を用い、自動レイアウト装置３でその物理的制
約条件に応じて配線の設定を変更して配置配線をレイア
ウトすることにより、配線遅延の調整およびノイズ対策
を施した配線レイアウトを可能とする。
て、配線遅延やノイズ対策のための制約に応じた配線
を、短期間で自動的にレイアウトすることができる自動
レイアウト装置および半導体集積回路設計方法を提供す
る。 【解決手段】 少なくとも配線幅、配線ピッチ、シール
ド情報からなる物理的制約条件が記述された制約情報フ
ァイル２を用い、自動レイアウト装置３でその物理的制
約条件に応じて配線の設定を変更して配置配線をレイア
ウトすることにより、配線遅延の調整およびノイズ対策
を施した配線レイアウトを可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おいて、その内部部品に対する配置および配線のレイア
ウトを、自動的に設計する自動レイアウト装置および半
導体集積回路設計方法に関するものである。
おいて、その内部部品に対する配置および配線のレイア
ウトを、自動的に設計する自動レイアウト装置および半
導体集積回路設計方法に関するものである。
【０００２】
【従来の技術】近年では、ＶＬＳＩやＬＳＩなどの半導
体集積回路を設計する場合には、その半導体集積回路の
内部部品に対する配置および配線のレイアウトを自動的
に設計する自動レイアウト装置が広く利用されている。
このような自動レイアウト装置を用いて半導体集積回路
内の配置配線のレイアウトを設計する場合には、ネット
リストを自動レイアウト装置に入力し、そのネットリス
トに基づいて配線レイアウトを行なうが、このネットリ
ストには、半導体集積回路の全体構成を複数に分割した
各ブロックやセルの入出力ピンに対する接続情報しかな
いため、クロックや電源、グランドなど特別な配線に対
して配線幅や配線ピッチ、シールド情報など通常の配線
とは異なる条件を設定する際には、自動レイアウト装置
でネット名を入力しそのネット毎に設定を行なうか、自
動レイアウト装置で配線幅を記述したファイルをコマン
ドとして読み込みそのコマンドにより設定を行なうよう
にしている。
体集積回路を設計する場合には、その半導体集積回路の
内部部品に対する配置および配線のレイアウトを自動的
に設計する自動レイアウト装置が広く利用されている。
このような自動レイアウト装置を用いて半導体集積回路
内の配置配線のレイアウトを設計する場合には、ネット
リストを自動レイアウト装置に入力し、そのネットリス
トに基づいて配線レイアウトを行なうが、このネットリ
ストには、半導体集積回路の全体構成を複数に分割した
各ブロックやセルの入出力ピンに対する接続情報しかな
いため、クロックや電源、グランドなど特別な配線に対
して配線幅や配線ピッチ、シールド情報など通常の配線
とは異なる条件を設定する際には、自動レイアウト装置
でネット名を入力しそのネット毎に設定を行なうか、自
動レイアウト装置で配線幅を記述したファイルをコマン
ドとして読み込みそのコマンドにより設定を行なうよう
にしている。
【０００３】また、半導体集積回路を構成する各ブロッ
クにおいて、そのアスペクト比の変更やタイミングエラ
ー、ネットリストの修正等により配置配線のレイアウト
の変更を繰り返し行なう場合には、その都度、自動レイ
アウト装置で新しい配線幅、配線ピッチ、シールド情報
を入力して再設定するようにしている。
クにおいて、そのアスペクト比の変更やタイミングエラ
ー、ネットリストの修正等により配置配線のレイアウト
の変更を繰り返し行なう場合には、その都度、自動レイ
アウト装置で新しい配線幅、配線ピッチ、シールド情報
を入力して再設定するようにしている。
【０００４】
【発明が解決しようとする課題】以上のような従来の自
動レイアウト装置を用いて行なう半導体集積回路設計方
法では、上述のように、特別な配線に対しては、自動レ
イアウト装置上でネット毎に配線幅、配線ピッチの設定
を行なう必要があり、一方、配線遅延を調整するために
は配線幅、配線ピッチ等の調整が必要となるとともに、
ノイズ対策のためには配線幅や配線ピッチ、シールド等
の設定が必要となる。そのため、自動配線で制約に対応
して行われる配線遅延の調整やノイズ対策は、例えばク
ロック等の高速に動作する一部の配線に限って行われて
おり、自動配線で制約を与えたい全ての配線に対して配
線遅延の調整やノイズ対策を自動で行なうことができな
いという問題点を有していた。
動レイアウト装置を用いて行なう半導体集積回路設計方
法では、上述のように、特別な配線に対しては、自動レ
イアウト装置上でネット毎に配線幅、配線ピッチの設定
を行なう必要があり、一方、配線遅延を調整するために
は配線幅、配線ピッチ等の調整が必要となるとともに、
ノイズ対策のためには配線幅や配線ピッチ、シールド等
の設定が必要となる。そのため、自動配線で制約に対応
して行われる配線遅延の調整やノイズ対策は、例えばク
ロック等の高速に動作する一部の配線に限って行われて
おり、自動配線で制約を与えたい全ての配線に対して配
線遅延の調整やノイズ対策を自動で行なうことができな
いという問題点を有していた。
【０００５】また、ネットリストには、ブロックやセル
のピンの接続情報のみしか定義されておらず、電源につ
いての情報がなく、セルを横方向に配置することにより
自動的に電源が接続されてしまうため、１つのブロック
内で複数の電源を用いることができないという問題点も
有していた。また、配置配線のレイアウト終了後にも、
半導体集積回路のブロックのアスペクト比の変更やタイ
ミングエラー、ネットリストの修正等により、配置配線
のレイアウト変更の繰り返しが多く発生するが、自動レ
イアウト装置に入力するネットリストにはセルの接続情
報のみしか定義されていないので、その都度、自動レイ
アウト装置で配線幅、配線ピッチ、シールドを入力して
再設定する必要があり、そのため設計期間が長くなって
しまうという問題点をも有していた。
のピンの接続情報のみしか定義されておらず、電源につ
いての情報がなく、セルを横方向に配置することにより
自動的に電源が接続されてしまうため、１つのブロック
内で複数の電源を用いることができないという問題点も
有していた。また、配置配線のレイアウト終了後にも、
半導体集積回路のブロックのアスペクト比の変更やタイ
ミングエラー、ネットリストの修正等により、配置配線
のレイアウト変更の繰り返しが多く発生するが、自動レ
イアウト装置に入力するネットリストにはセルの接続情
報のみしか定義されていないので、その都度、自動レイ
アウト装置で配線幅、配線ピッチ、シールドを入力して
再設定する必要があり、そのため設計期間が長くなって
しまうという問題点をも有していた。
【０００６】本発明は、上記従来の問題点を解決するも
ので、自動配線で制約を与えたい全ての配線に対して、
配線遅延やノイズ対策のための制約に応じたまた多電源
にも対応した配線を、短期間で自動的にレイアウトする
ことができる自動レイアウト装置および半導体集積回路
設計方法を提供する。
ので、自動配線で制約を与えたい全ての配線に対して、
配線遅延やノイズ対策のための制約に応じたまた多電源
にも対応した配線を、短期間で自動的にレイアウトする
ことができる自動レイアウト装置および半導体集積回路
設計方法を提供する。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
めに本発明の自動レイアウト装置および半導体集積回路
設計方法は、少なくとも配線幅、配線ピッチ、シールド
情報からなる物理的制約条件が記述された制約情報ファ
イルを用い、自動レイアウト装置でその物理的制約条件
に応じて配線の設定を変更して配置配線をレイアウトす
ることにより、配線遅延の調整およびノイズ対策を施し
た配線レイアウトを可能とすることを特徴とする。
めに本発明の自動レイアウト装置および半導体集積回路
設計方法は、少なくとも配線幅、配線ピッチ、シールド
情報からなる物理的制約条件が記述された制約情報ファ
イルを用い、自動レイアウト装置でその物理的制約条件
に応じて配線の設定を変更して配置配線をレイアウトす
ることにより、配線遅延の調整およびノイズ対策を施し
た配線レイアウトを可能とすることを特徴とする。
【０００８】以上により、自動配線で制約を与えたい全
ての配線に対して、配線遅延やノイズ対策のための制約
に応じた配線を、短期間で自動的にレイアウトすること
ができる。
ての配線に対して、配線遅延やノイズ対策のための制約
に応じた配線を、短期間で自動的にレイアウトすること
ができる。
【０００９】
【発明の実施の形態】本発明の請求項１に記載の自動レ
イアウト装置は、半導体集積回路において、その内部部
品に対する配置および配線のレイアウトを、入力された
前記配線の接続情報からなるネットリストに基づいて、
自動的に設計する自動レイアウト装置であって、前記ネ
ットリストに対応して入力され、各ネット毎に少なくと
も配線幅、配線ピッチ、配線長、シールド情報からなる
物理的制約条件が記述された制約情報ファイルを用い、
前記制約情報ファイル内の物理的制約条件に応じた配線
を自動的にレイアウトするよう構成する。
イアウト装置は、半導体集積回路において、その内部部
品に対する配置および配線のレイアウトを、入力された
前記配線の接続情報からなるネットリストに基づいて、
自動的に設計する自動レイアウト装置であって、前記ネ
ットリストに対応して入力され、各ネット毎に少なくと
も配線幅、配線ピッチ、配線長、シールド情報からなる
物理的制約条件が記述された制約情報ファイルを用い、
前記制約情報ファイル内の物理的制約条件に応じた配線
を自動的にレイアウトするよう構成する。
【００１０】請求項２に記載の自動レイアウト装置は、
半導体集積回路において、その内部部品に対する配置お
よび配線のレイアウトを、入力された前記配線の接続情
報からなるネットリストに基づいて、自動的に設計する
自動レイアウト装置であって、前記ネットリストに対応
して入力され、各ネット毎に少なくとも配線幅、配線ピ
ッチ、配線長、シールド情報からなる物理的制約条件が
記述された制約情報ファイルを用い、前記制約情報ファ
イル内の物理的制約条件に応じた配線を自動的にレイア
ウトするとともに、前記物理的制約条件を満たせなかっ
たネットを画面表示するよう構成する。
半導体集積回路において、その内部部品に対する配置お
よび配線のレイアウトを、入力された前記配線の接続情
報からなるネットリストに基づいて、自動的に設計する
自動レイアウト装置であって、前記ネットリストに対応
して入力され、各ネット毎に少なくとも配線幅、配線ピ
ッチ、配線長、シールド情報からなる物理的制約条件が
記述された制約情報ファイルを用い、前記制約情報ファ
イル内の物理的制約条件に応じた配線を自動的にレイア
ウトするとともに、前記物理的制約条件を満たせなかっ
たネットを画面表示するよう構成する。
【００１１】以上の構成によると、少なくとも配線幅、
配線ピッチ、シールド情報からなる物理的制約条件が記
述された制約情報ファイルを用い、自動レイアウト装置
でその物理的制約条件に応じて配線の設定を変更して配
置配線をレイアウトすることにより、配線遅延の調整お
よびノイズ対策を施した配線レイアウトを可能とする。
配線ピッチ、シールド情報からなる物理的制約条件が記
述された制約情報ファイルを用い、自動レイアウト装置
でその物理的制約条件に応じて配線の設定を変更して配
置配線をレイアウトすることにより、配線遅延の調整お
よびノイズ対策を施した配線レイアウトを可能とする。
【００１２】請求項３に記載の自動レイアウト装置は、
半導体集積回路において、その内部部品に対する配置お
よび配線のレイアウトを、入力された前記配線の接続情
報からなるネットリストに基づいて、自動的に設計する
自動レイアウト装置であって、前記ネットリストに対応
して入力され、各ネット毎に少なくとも配線幅、配線ピ
ッチ、配線長、シールド情報、多電源情報からなる物理
的制約条件が記述された制約情報ファイルを用い、前記
制約情報ファイル内の物理的制約条件に基づいて、前記
半導体集積回路を構成する各ブロック内で複数の電源に
対応した配線を自動的にレイアウトするよう構成する。
半導体集積回路において、その内部部品に対する配置お
よび配線のレイアウトを、入力された前記配線の接続情
報からなるネットリストに基づいて、自動的に設計する
自動レイアウト装置であって、前記ネットリストに対応
して入力され、各ネット毎に少なくとも配線幅、配線ピ
ッチ、配線長、シールド情報、多電源情報からなる物理
的制約条件が記述された制約情報ファイルを用い、前記
制約情報ファイル内の物理的制約条件に基づいて、前記
半導体集積回路を構成する各ブロック内で複数の電源に
対応した配線を自動的にレイアウトするよう構成する。
【００１３】請求項４に記載の自動レイアウト装置は、
半導体集積回路において、その内部部品に対する配置お
よび配線のレイアウトを、入力された前記配線の接続情
報からなるネットリストに基づいて、自動的に設計する
自動レイアウト装置であって、前記ネットリストに対応
して入力され、各ネット毎に少なくとも配線幅、配線ピ
ッチ、配線長、シールド情報、多電源情報からなる物理
的制約条件が記述された制約情報ファイルを用い、前記
制約情報ファイル内の物理的制約条件に基づいて、前記
半導体集積回路を構成する各ブロック内で複数の電源に
対応した配線を自動的にレイアウトするとともに、前記
物理的制約条件を満たせなかったネットを画面表示する
よう構成する。
半導体集積回路において、その内部部品に対する配置お
よび配線のレイアウトを、入力された前記配線の接続情
報からなるネットリストに基づいて、自動的に設計する
自動レイアウト装置であって、前記ネットリストに対応
して入力され、各ネット毎に少なくとも配線幅、配線ピ
ッチ、配線長、シールド情報、多電源情報からなる物理
的制約条件が記述された制約情報ファイルを用い、前記
制約情報ファイル内の物理的制約条件に基づいて、前記
半導体集積回路を構成する各ブロック内で複数の電源に
対応した配線を自動的にレイアウトするとともに、前記
物理的制約条件を満たせなかったネットを画面表示する
よう構成する。
【００１４】請求項５に記載の自動レイアウト装置は、
半導体集積回路において、その内部部品に対する配置お
よび配線のレイアウトを、入力された前記配線の接続情
報からなるネットリストに基づいて、自動的に設計する
自動レイアウト装置であって、前記ネットリストに対応
して入力され、各ネット毎に少なくとも配線幅、配線ピ
ッチ、配線長、シールド情報、多電源情報からなる物理
的制約条件が記述された制約情報ファイルを用い、前記
制約情報ファイル内の物理的制約条件に優先順位をつ
け、その優先順位に応じた配線を自動的にレイアウトす
るとともに、前記物理的制約条件を満たせなかったネッ
トを画面表示するよう構成する。
半導体集積回路において、その内部部品に対する配置お
よび配線のレイアウトを、入力された前記配線の接続情
報からなるネットリストに基づいて、自動的に設計する
自動レイアウト装置であって、前記ネットリストに対応
して入力され、各ネット毎に少なくとも配線幅、配線ピ
ッチ、配線長、シールド情報、多電源情報からなる物理
的制約条件が記述された制約情報ファイルを用い、前記
制約情報ファイル内の物理的制約条件に優先順位をつ
け、その優先順位に応じた配線を自動的にレイアウトす
るとともに、前記物理的制約条件を満たせなかったネッ
トを画面表示するよう構成する。
【００１５】以上の構成によると、制約情報ファイル内
の多電源情報により、配置配線のレイアウト時にセルの
配置する領域を分けることにより、１つのブロックで複
数の電源を用いることを可能とする。請求項６に記載の
半導体集積回路設計方法は、請求項１に記載の自動レイ
アウト装置を用いた半導体集積回路設計方法であって、
前記自動レイアウト装置により物理的制約条件に応じて
レイアウトした配線結果から配線情報を出力し、その配
線情報を、前記自動レイアウト装置による配線レイアウ
トの際に用いる制約情報ファイルとして再利用する方法
とする。
の多電源情報により、配置配線のレイアウト時にセルの
配置する領域を分けることにより、１つのブロックで複
数の電源を用いることを可能とする。請求項６に記載の
半導体集積回路設計方法は、請求項１に記載の自動レイ
アウト装置を用いた半導体集積回路設計方法であって、
前記自動レイアウト装置により物理的制約条件に応じて
レイアウトした配線結果から配線情報を出力し、その配
線情報を、前記自動レイアウト装置による配線レイアウ
トの際に用いる制約情報ファイルとして再利用する方法
とする。
【００１６】上記の方法によると、自動レイアウト装置
に制約条件の入出力機能を備えることにより、配置配線
のレイアウトの繰り返し時に、その都度必要な配線に対
する再設定を自動化する。以下、本発明の実施の形態を
示す自動レイアウト装置および半導体集積回路設計方法
について、図面を参照しながら具体的に説明する。
に制約条件の入出力機能を備えることにより、配置配線
のレイアウトの繰り返し時に、その都度必要な配線に対
する再設定を自動化する。以下、本発明の実施の形態を
示す自動レイアウト装置および半導体集積回路設計方法
について、図面を参照しながら具体的に説明する。
【００１７】図１は本実施の形態の半導体集積回路設計
方法の原理を示すための構成図である。この半導体集積
回路設計方法では、図１に示すように、設計するブロッ
クのセルの接続情報またはブロック間の接続情報が記述
されたネットリスト１と、その各ネット毎に物理的制約
条件と多電源情報が記述された制約情報ファイル２と、
自動レイアウト装置３とを備えた構造とし、自動レイア
ウト装置３は、ネットリスト１と制約情報ファイル２か
らの各情報を入力し、制約情報ファイル２内の物理的制
約条件に優先順位をつけ、その制約条件をできるだけ満
たすように自動配線を行ない、その配線後に、制約条件
を満たせなかったネットを画面表示する機能を有してい
る。また、自動レイアウト装置３は、その配線結果に基
づいて、ネットの配線幅、配線ピッチなどの配線情報を
配線情報ファイル４に出力する機能をもち、その配線情
報を次に配置配線するときに用いる制約情報ファイル内
の物理的制約条件として再利用する。
方法の原理を示すための構成図である。この半導体集積
回路設計方法では、図１に示すように、設計するブロッ
クのセルの接続情報またはブロック間の接続情報が記述
されたネットリスト１と、その各ネット毎に物理的制約
条件と多電源情報が記述された制約情報ファイル２と、
自動レイアウト装置３とを備えた構造とし、自動レイア
ウト装置３は、ネットリスト１と制約情報ファイル２か
らの各情報を入力し、制約情報ファイル２内の物理的制
約条件に優先順位をつけ、その制約条件をできるだけ満
たすように自動配線を行ない、その配線後に、制約条件
を満たせなかったネットを画面表示する機能を有してい
る。また、自動レイアウト装置３は、その配線結果に基
づいて、ネットの配線幅、配線ピッチなどの配線情報を
配線情報ファイル４に出力する機能をもち、その配線情
報を次に配置配線するときに用いる制約情報ファイル内
の物理的制約条件として再利用する。
【００１８】図２は本実施の形態における制約情報ファ
イル２の内容の説明図であり、この制約情報ファイル２
は多電源情報とネットの制約情報とからなっている。多
電源情報は電源名およびインスタンス名の２つの要素か
らなり、ネットの制約情報はネット名、配線幅、配線ピ
ッチ、配線長、制約条件の５つの要素からなっている。
ここで、ネットの制約条件が０の時はそのネットの配線
長が制約値と同じであり、１の時は制約値以上、２の時
は制約値以下とになるように制約を与える。制約情報フ
ァイル２は、自動レイアウト装置３から出力させるだけ
でなく、設計者が制約を与えたいネットに対して自由に
記述したり、シミュレーション等の結果を用いて作成す
ることができる。
イル２の内容の説明図であり、この制約情報ファイル２
は多電源情報とネットの制約情報とからなっている。多
電源情報は電源名およびインスタンス名の２つの要素か
らなり、ネットの制約情報はネット名、配線幅、配線ピ
ッチ、配線長、制約条件の５つの要素からなっている。
ここで、ネットの制約条件が０の時はそのネットの配線
長が制約値と同じであり、１の時は制約値以上、２の時
は制約値以下とになるように制約を与える。制約情報フ
ァイル２は、自動レイアウト装置３から出力させるだけ
でなく、設計者が制約を与えたいネットに対して自由に
記述したり、シミュレーション等の結果を用いて作成す
ることができる。
【００１９】図３は本実施の形態の自動レイアウト装置
３の一構成例を示す概念図である。この自動レイアウト
装置３は、図３に示すように、ファイルの入出力および
各部の制御さらに連係を行なう制御部５と、最適なセル
配置を行なうセル配置部６と、配線の設定を行なう配線
設定部７と、制約に応じてその制約に対応した配線を行
なう自動配線部８と、制約違反をしたネットの表示を行
なう表示部９とから構成されている。
３の一構成例を示す概念図である。この自動レイアウト
装置３は、図３に示すように、ファイルの入出力および
各部の制御さらに連係を行なう制御部５と、最適なセル
配置を行なうセル配置部６と、配線の設定を行なう配線
設定部７と、制約に応じてその制約に対応した配線を行
なう自動配線部８と、制約違反をしたネットの表示を行
なう表示部９とから構成されている。
【００２０】図４は本実施の形態の自動レイアウト装置
３における配線手順を示すフロー図である。配線レイア
ウトを行なう場合には、図４（ａ）に示すように、設計
者は、まずネットリスト１と制約情報ファイル２からの
各情報を入力し（ｓｔｅｐ１）、制約条件の優先順位を
設定し（ｓｔｅｐ２）、セル配置部６にてセルの配置を
行なう（ｓｔｅｐ３）。セル配置部６では、図４（ｂ）
に示すように、制約情報に異なる電源の設定がある場合
には、同じ電源同士で配置する領域を分けることにより
同じ電源のセルが同じ行に配置されるようにし、このセ
ル配置の最適化を行なった後に、配線長制約を満たすよ
うにセル位置を変化させる。
３における配線手順を示すフロー図である。配線レイア
ウトを行なう場合には、図４（ａ）に示すように、設計
者は、まずネットリスト１と制約情報ファイル２からの
各情報を入力し（ｓｔｅｐ１）、制約条件の優先順位を
設定し（ｓｔｅｐ２）、セル配置部６にてセルの配置を
行なう（ｓｔｅｐ３）。セル配置部６では、図４（ｂ）
に示すように、制約情報に異なる電源の設定がある場合
には、同じ電源同士で配置する領域を分けることにより
同じ電源のセルが同じ行に配置されるようにし、このセ
ル配置の最適化を行なった後に、配線長制約を満たすよ
うにセル位置を変化させる。
【００２１】次に、図４（ａ）に示すように、配線を行
なうネットについて選択し（ｓｔｅｐ４）、配線設定部
７にて、図４（ｃ）に示すように、そのネットに対し配
線幅、ピッチを設定し、またシールドの設定がある場合
は、シールドの設定を行なう（ｓｔｅｐ５）。次に、自
動配線部８で制約の優先順位を満たすように配線を行な
い（ｓｔｅｐ６）、全ての配線が終るまでｓｔｅｐ４か
らｓｔｅｐ６までを繰り返す（ｓｔｅｐ７）。全ての配
線が終了した後に、表示部９により制約違反をしたネッ
トに対してその制約ごとに色分けしてディスプレイ上に
表示を行ない（ｓｔｅｐ８）、配線情報を出力する（ｓ
ｔｅｐ９）。
なうネットについて選択し（ｓｔｅｐ４）、配線設定部
７にて、図４（ｃ）に示すように、そのネットに対し配
線幅、ピッチを設定し、またシールドの設定がある場合
は、シールドの設定を行なう（ｓｔｅｐ５）。次に、自
動配線部８で制約の優先順位を満たすように配線を行な
い（ｓｔｅｐ６）、全ての配線が終るまでｓｔｅｐ４か
らｓｔｅｐ６までを繰り返す（ｓｔｅｐ７）。全ての配
線が終了した後に、表示部９により制約違反をしたネッ
トに対してその制約ごとに色分けしてディスプレイ上に
表示を行ない（ｓｔｅｐ８）、配線情報を出力する（ｓ
ｔｅｐ９）。
【００２２】なお、本実施の形態では全配線を行なう場
合について説明したが、ｓｔｅｐ３を省略することによ
り、配置配線を行なった後のレイアウト修正についても
対応することができ、既存の配線結果より、ショートし
たネットの自動配線および配線遅延の調整を行なうこと
ができる。また、本実施の形態では制約条件の優先順位
は最初に設定を行なったが、ネット毎に優先順位を記述
した優先順位ファイルを用いることにより、ネット毎に
配線設定の優先順位を変えて自動配線を行なうことがで
きる。つまり、図５は本実施の形態の自動レイアウト装
置３における優先順位ファイルの内容説明図であって、
優先順位をつけたい順に制約名が記述されており、図４
のフロー図において、ｓｔｅｐ２を優先順位ファイルの
読み込みに変えることにより、ネット毎に優先順位を変
えて配線を行なうことができる。
合について説明したが、ｓｔｅｐ３を省略することによ
り、配置配線を行なった後のレイアウト修正についても
対応することができ、既存の配線結果より、ショートし
たネットの自動配線および配線遅延の調整を行なうこと
ができる。また、本実施の形態では制約条件の優先順位
は最初に設定を行なったが、ネット毎に優先順位を記述
した優先順位ファイルを用いることにより、ネット毎に
配線設定の優先順位を変えて自動配線を行なうことがで
きる。つまり、図５は本実施の形態の自動レイアウト装
置３における優先順位ファイルの内容説明図であって、
優先順位をつけたい順に制約名が記述されており、図４
のフロー図において、ｓｔｅｐ２を優先順位ファイルの
読み込みに変えることにより、ネット毎に優先順位を変
えて配線を行なうことができる。
【００２３】なお、本実施の形態では、自動レイアウト
装置３および半導体集積回路設計方法という態様を各処
理部および処理ステップという例で説明したが、上記一
連の処理を実現するプログラムを記録媒体（プロッピー
ディスク、磁気ディスク、光ディスク、ハードディスク
など）に記録し、汎用コンピュータなどで実行する場合
も考えられ、その際のハードウェア構成について、その
一例を図６に示す。
装置３および半導体集積回路設計方法という態様を各処
理部および処理ステップという例で説明したが、上記一
連の処理を実現するプログラムを記録媒体（プロッピー
ディスク、磁気ディスク、光ディスク、ハードディスク
など）に記録し、汎用コンピュータなどで実行する場合
も考えられ、その際のハードウェア構成について、その
一例を図６に示す。
【００２４】ハードウェア構成としては、図６に示すよ
うに、ファイル名の入力および制約の優先順位の設定入
力を行なうためのキーボード１０、自動レイアウトプロ
グラムの実行処理やその他制御を行なうＣＰＵ１１、デ
ィスプレイ１２、本構成内における信号伝達のための内
部バス１３、メインメモリ（ＲＡＭ）１４、ハードディ
スク等の記憶装置１５から構成されており、記憶装置１
５には、ネットリスト１および制約情報ファイル２およ
び自動レイアウトプログラム１６が保存されている。
うに、ファイル名の入力および制約の優先順位の設定入
力を行なうためのキーボード１０、自動レイアウトプロ
グラムの実行処理やその他制御を行なうＣＰＵ１１、デ
ィスプレイ１２、本構成内における信号伝達のための内
部バス１３、メインメモリ（ＲＡＭ）１４、ハードディ
スク等の記憶装置１５から構成されており、記憶装置１
５には、ネットリスト１および制約情報ファイル２およ
び自動レイアウトプログラム１６が保存されている。
【００２５】
【発明の効果】以上のように、請求項１または請求項２
に記載の発明によれば、少なくとも配線幅、配線ピッ
チ、シールド情報からなる物理的制約条件が記述された
制約情報ファイルを用い、自動レイアウト装置でその物
理的制約条件に応じて配線の設定を変更して配置配線を
レイアウトすることにより、配線遅延の調整およびノイ
ズ対策を施した配線をレイアウトすることができる。
に記載の発明によれば、少なくとも配線幅、配線ピッ
チ、シールド情報からなる物理的制約条件が記述された
制約情報ファイルを用い、自動レイアウト装置でその物
理的制約条件に応じて配線の設定を変更して配置配線を
レイアウトすることにより、配線遅延の調整およびノイ
ズ対策を施した配線をレイアウトすることができる。
【００２６】また、請求項３または請求項４または請求
項５に記載の発明によれば、制約情報ファイル内の多電
源情報により、配置配線のレイアウト時にセルの配置す
る領域を分けることにより、１つのブロックで複数の電
源を用いることができる。また、請求項６に記載の発明
によれば、自動レイアウト装置に制約条件の入出力機能
を備えることにより、配置配線のレイアウトの繰り返し
時に、その都度必要な配線に対する再設定を自動化する
ことができる。
項５に記載の発明によれば、制約情報ファイル内の多電
源情報により、配置配線のレイアウト時にセルの配置す
る領域を分けることにより、１つのブロックで複数の電
源を用いることができる。また、請求項６に記載の発明
によれば、自動レイアウト装置に制約条件の入出力機能
を備えることにより、配置配線のレイアウトの繰り返し
時に、その都度必要な配線に対する再設定を自動化する
ことができる。
【００２７】以上のため、自動配線で制約を与えたい全
ての配線に対して、配線遅延やノイズ対策のための制約
に応じ、また多電源にも対応した配線を、短期間で自動
的にレイアウトすることができる。また、今後さらに微
細化が進んでいったときでも、それにより問題となるエ
レクトロマイグレーションによる断線や配線間の接近に
よるクロストーク等の不良の発生を防止することができ
る。
ての配線に対して、配線遅延やノイズ対策のための制約
に応じ、また多電源にも対応した配線を、短期間で自動
的にレイアウトすることができる。また、今後さらに微
細化が進んでいったときでも、それにより問題となるエ
レクトロマイグレーションによる断線や配線間の接近に
よるクロストーク等の不良の発生を防止することができ
る。
【図１】本発明の実施の形態の半導体集積回路設計方法
の原理を示すための構成図
の原理を示すための構成図
【図２】同実施の形態における制約情報ファイルの内容
の説明図
の説明図
【図３】本発明の実施の形態の自動レイアウト装置の構
成を示す概念図
成を示す概念図
【図４】同実施の形態の自動レイアウト装置における配
線手順を示すフロー図
線手順を示すフロー図
【図５】同実施の形態の自動レイアウト装置における優
先順位ファイルの内容説明図
先順位ファイルの内容説明図
【図６】同実施の形態の自動レイアウト装置に対応する
ハードウェアの構成図
ハードウェアの構成図
１ ネットリスト ２ 制約情報ファイル ３ 自動レイアウト装置 ４ 配線情報ファイル ５ 制御部 ６ セル配置部 ７ 配線設定部 ８ 自動配線部 ９ 表示部 １０ キーボード １１ ＣＰＵ １２ ディスプレイ １３ 内部バス １４ ＲＡＭ １５ 記憶装置 １６ 自動レイアウトプログラム
Claims (6)
- 【請求項１】 半導体集積回路において、その内部部品
に対する配置および配線のレイアウトを、入力された前
記配線の接続情報からなるネットリストに基づいて、自
動的に設計する自動レイアウト装置であって、前記ネッ
トリストに対応して入力され、各ネット毎に少なくとも
配線幅、配線ピッチ、配線長、シールド情報からなる物
理的制約条件が記述された制約情報ファイルを用い、前
記制約情報ファイル内の物理的制約条件に応じた配線を
自動的にレイアウトするよう構成したことを特徴とする
自動レイアウト装置。 - 【請求項２】 半導体集積回路において、その内部部品
に対する配置および配線のレイアウトを、入力された前
記配線の接続情報からなるネットリストに基づいて、自
動的に設計する自動レイアウト装置であって、前記ネッ
トリストに対応して入力され、各ネット毎に少なくとも
配線幅、配線ピッチ、配線長、シールド情報からなる物
理的制約条件が記述された制約情報ファイルを用い、前
記制約情報ファイル内の物理的制約条件に応じた配線を
自動的にレイアウトするとともに、前記物理的制約条件
を満たせなかったネットを画面表示するよう構成したこ
とを特徴とする自動レイアウト装置。 - 【請求項３】 半導体集積回路において、その内部部品
に対する配置および配線のレイアウトを、入力された前
記配線の接続情報からなるネットリストに基づいて、自
動的に設計する自動レイアウト装置であって、前記ネッ
トリストに対応して入力され、各ネット毎に少なくとも
配線幅、配線ピッチ、配線長、シールド情報、多電源情
報からなる物理的制約条件が記述された制約情報ファイ
ルを用い、前記制約情報ファイル内の物理的制約条件に
基づいて、前記半導体集積回路を構成する各ブロック内
で複数の電源に対応した配線を自動的にレイアウトする
よう構成したことを特徴とする自動レイアウト装置。 - 【請求項４】 半導体集積回路において、その内部部品
に対する配置および配線のレイアウトを、入力された前
記配線の接続情報からなるネットリストに基づいて、自
動的に設計する自動レイアウト装置であって、前記ネッ
トリストに対応して入力され、各ネット毎に少なくとも
配線幅、配線ピッチ、配線長、シールド情報、多電源情
報からなる物理的制約条件が記述された制約情報ファイ
ルを用い、前記制約情報ファイル内の物理的制約条件に
基づいて、前記半導体集積回路を構成する各ブロック内
で複数の電源に対応した配線を自動的にレイアウトする
とともに、前記物理的制約条件を満たせなかったネット
を画面表示するよう構成したことを特徴とする自動レイ
アウト装置。 - 【請求項５】 半導体集積回路において、その内部部品
に対する配置および配線のレイアウトを、入力された前
記配線の接続情報からなるネットリストに基づいて、自
動的に設計する自動レイアウト装置であって、前記ネッ
トリストに対応して入力され、各ネット毎に少なくとも
配線幅、配線ピッチ、配線長、シールド情報、多電源情
報からなる物理的制約条件が記述された制約情報ファイ
ルを用い、前記制約情報ファイル内の物理的制約条件に
優先順位をつけ、その優先順位に応じた配線を自動的に
レイアウトするとともに、前記物理的制約条件を満たせ
なかったネットを画面表示するよう構成したことを特徴
とする自動レイアウト装置。 - 【請求項６】 請求項１に記載の自動レイアウト装置を
用いた半導体集積回路設計方法であって、前記自動レイ
アウト装置により物理的制約条件に応じてレイアウトし
た配線結果から配線情報を出力し、その配線情報を、前
記自動レイアウト装置による配線レイアウトの際に用い
る制約情報ファイルとして再利用することを特徴とする
半導体集積回路設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11132063A JP2000322462A (ja) | 1999-05-13 | 1999-05-13 | 自動レイアウト装置および半導体集積回路設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11132063A JP2000322462A (ja) | 1999-05-13 | 1999-05-13 | 自動レイアウト装置および半導体集積回路設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000322462A true JP2000322462A (ja) | 2000-11-24 |
Family
ID=15072655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11132063A Pending JP2000322462A (ja) | 1999-05-13 | 1999-05-13 | 自動レイアウト装置および半導体集積回路設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000322462A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6483176B2 (en) * | 1999-12-22 | 2002-11-19 | Kabushiki Kaisha Toshiba | Semiconductor with multilayer wiring structure that offer high speed performance |
| US8321827B2 (en) | 2009-01-27 | 2012-11-27 | Fujitsu Limited | Power supply design |
| CN114818594A (zh) * | 2022-05-31 | 2022-07-29 | 浪潮(山东)计算机科技有限公司 | 一种自动布线及命名方法、装置、设备及介质 |
-
1999
- 1999-05-13 JP JP11132063A patent/JP2000322462A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6483176B2 (en) * | 1999-12-22 | 2002-11-19 | Kabushiki Kaisha Toshiba | Semiconductor with multilayer wiring structure that offer high speed performance |
| US6504237B2 (en) | 1999-12-22 | 2003-01-07 | Kabushiki Kaisha Toshiba | Semiconductor with multilayer metal structure using copper that offer high speed performance |
| US8321827B2 (en) | 2009-01-27 | 2012-11-27 | Fujitsu Limited | Power supply design |
| CN114818594A (zh) * | 2022-05-31 | 2022-07-29 | 浪潮(山东)计算机科技有限公司 | 一种自动布线及命名方法、装置、设备及介质 |
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