JP3288336B2 - 半導体集積回路の設計方法 - Google Patents

半導体集積回路の設計方法

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JP3288336B2
JP3288336B2 JP14399399A JP14399399A JP3288336B2 JP 3288336 B2 JP3288336 B2 JP 3288336B2 JP 14399399 A JP14399399 A JP 14399399A JP 14399399 A JP14399399 A JP 14399399A JP 3288336 B2 JP3288336 B2 JP 3288336B2
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宏友 巽
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体集積回路の
設計方法に係わり、特に自動レイアウト(自動配置配
線)後に行う回路信号のタイミング調整方法に関する。
【0002】
【従来の技術】図7は、従来の技術を説明するためのL
SI(Large Scale Integrated
Circuit)設計時の一般的な設計フローである
(以下、第1の従来例と記す)。第1の従来例では、回
路設計101の処理工程により得られたネットリスト
(Netlist)情報を基にして、仮配線シミュレー
ション102の処理工程においてタイミング時間を調整
後、レイアウト設計103の処理工程により、自動レイ
アウトを行う。
【0003】そして、自動レイアウトが実施されると、
次に実配線シミュレーション104の処理工程において
実際の配線負荷(容量、抵抗等)を考慮した最終的なタ
イミング検証が行われる。判定105工程において回路
信号のタイミングエラーが無ければ、EB処理106工
程へ進み設計終了となるが、もしこの時、論理回路のタ
イミング時間に問題がありNGと判定された場合、遅延
素子挿入107の処理工程へ進み、再度、回路設計10
1〜実配線シミュレーション104の工程が行われる。
【0004】ここで、遅延素子挿入107の処理工程の
概略について図8で説明する。図8(a)は、2つのフ
リップフロップ108,109がネット110,111
で接続された論理回路を示す。
【0005】例えば、図8(a)に示すフリップフロッ
プ109においてデータのHOLDエラーが発生した場
合は、図8(b)に示すように、フリップフロップ10
9のデータ入力端子の直前のネット110に、遅延素子
112を挿入する。また、図8(a)において、SET
UPエラーが発生した場合は、フリップフロップ109
のクロック入力端子の直前のネット111に、遅延素子
113を挿入するという処理を行う。
【0006】このように、第1の従来例では、タイミン
グエラーの発生により、図7において遅延素子挿入10
7の処理工程を経て、その後、回路設計101とレイア
ウト設計103の各処理工程を繰り返し実行し、タイミ
ングエラーを修正する。
【0007】このLSI設計時の回路信号のタイミング
調整の別の技術としては、再度、回路設計、レイアウト
設計に戻らずにエラー部分のセルをタイミング調整用セ
ルに差し替えてタイミング調整を行う技術がある(以
下、第2の従来例と記す)。このような技術としては、
特開平7−262254号公報に示されている。
【0008】以下にその具体的な方法を説明する。第1
の従来例と同様なタイミング検証により、タイミングエ
ラーが発覚した場合、複数準備しているタイミング特性
の異なるシミュレーションライブラリを使って、再度、
タイミング検証を行い、エラーが収束した場合は同様に
複数準備したタイミング調整用レイアウトの中から収束
させたライブラリに相当するセルを選択し、本来エラー
となっていたセルデータと差し替える方法である。
【0009】図9は、上記公開公報に記載されている3
種類のインバータセルのレイアウト図(セルブロック)
である。図9(a)乃至図9(c)のインバータセルブ
ロックは、いずれもセルサイズは同一で、かつ、タイミ
ング特性のみ異なるレイアウトデータとなっている。す
なわち、これらのセルブロックでは、斜線で示すような
各セルの拡散層114,114a,115,115a,
116,116aのみのサイズが異なり、他のセル構成
サイズは同一になっている。例えば、ゲート層117は
各セルで全て同一となっている。このように、トランジ
スタ(MOSFET)のゲート幅の異なるインバータセ
ルが準備される。
【0010】そして、例えば、最初に図9(b)のレイ
アウトデータでLSI設計を行い、タイミング検証によ
り回路信号のタイミングエラーが発生した場合は、図9
(b)のセルを図9(a)のセルに置き換える。このよ
うにして、タイミングエラー部分のセルレイアウトデー
タを適切なセルへ置き換えることにより、容易にタイミ
ングエラーを解消する。
【0011】
【発明が解決しようとする課題】しかし、上述したよう
な従来の技術では、以下のような大きな問題が生じる。
上記の第1の従来例では、回路信号のタイミングエラー
が発生した場合、回路設計での修正あるいは実行時間の
かかるレイアウト設計での修正を、部分的またはLSI
全体の自動配置配線の工程で実行している。このため
に、LSI設計のTAT(Turn Around T
ime)が長くなり、半導体製品のニーズ対応が遅くな
るという欠点があった。これは、特定用途の半導体製品
の特徴である多品種少量生産において致命的となる。
【0012】更には、タイミングエラーの収束が容易で
なく、レイアウト修正することによる製品の品質低下、
遅延素子を挿入することによるLSIチップ面積の増大
などが生じる。
【0013】また、第2の従来例の技術の場合では、予
めタイミング調整用のレイアウトデータを複数準備して
おく必要があるため、設計データが膨大に膨らみ、か
つ、そのデータを管理するのが大変になるという欠点が
ある。更に、タイミング調整の精度を上げようとする
と、レイアウトデータも多数必要となってしまい、精度
に比例して設計データが膨大化するようになる。
【0014】本発明の目的は、レイアウトデータを複数
持つことなく、しかも設計TATに影響する再度の回路
修正、レイアウト修正を行うことなく、また、遅延素子
挿入のようなレイアウト面積の増加を招く必要なくタイ
ミングエラーを解消する半導体集積回路の設計方法を提
供することにある。
【0015】
【課題を解決するための手段】このために本発明の半導
体集積回路の設計方法では、回路設計工程、論理機能を
有するセルに対応するセルブロックおよび前記セルブロ
ック間の接続配線の自動レイアウト工程を含んで構成さ
れる半導体集積回路設計において、前記自動レイアウト
工程後のタイミング調整を、入力信号のタイミングエラ
ーが生じたセルブロック内部の特定のセル構成要素の寸
法を変更することで行う。
【0016】そして、前記タイミング調整において、前
記特定のセル構成要素の寸法を変化させた時の回路情報
に基づき前記入力信号のタイミング検証を行う。また、
前記タイミング検証で前記タイミングエラーが解消する
セル構成要素の寸法の変化量を指定するようにセルブロ
ックに新たなセル名を付ける。
【0017】ここで、本発明では、前記特定のセル構成
要素に第1の演算専用層を設け、前記タイミングエラー
が生じたセルブロックに第2の演算専用層を設け、前記
第1の演算専用層と前記第2の演算専用層の演算処理に
よりタイミング調整に必要なセル構成要素の特定を行
い、前記セル構成要素の寸法を変更する。ここで、前記
タイミング検証後のタイミングエラーを収束させたネッ
トリスト情報から前記タイミングエラーの生じたセルブ
ロックの半導体チップ上での座標を抽出し、前記第2の
演算専用層を前記座標にあるセルブロックに設ける。
【0018】そして、前記特定のセル構成要素の寸法の
変化量にそれぞれ対応して指定される第2の演算専用層
を設ける。あるいは、前記新たなセル名にそれぞれ対応
して前記第2の演算専用層を設けるようにする。
【0019】また、本発明では、半導体チップ上での前
記セルブロックおよび配線のデータに基づいてマスク設
計用のデータを形成する工程において、前記第1の演算
専用層と前記第2の演算専用層に基づいて前記セル構成
要素の寸法を変更する。ここでは、前記第1の演算専用
層と前記第2の演算専用層とを含むセルブロックのセル
構成要素の寸法を、前記第2の演算専用層に指定された
変化量で寸法変更する。
【0020】そして、本発明の前記セルはフリップフロ
ップ回路、インバーター回路、NOR回路、NAND回
路であり、前記特定のセル構成要素はMOSトランジス
タのゲート層である。そして、ゲート長寸法が変更され
る。あるいは、前記特定のセル構成要素はMOSトラン
ジスタの拡散層でありゲート幅寸法が変更される。
【0021】本発明では、特定のセル構成要素に設けら
れた第1の演算専用層とタイミングエラーの生じたセル
ブロックに設けられる第2の演算専用層との演算のみ
で、LSIの回路信号のタイミング調整ができる。この
ために、予めタイミング調整用のレイアウトデータを複
数準備しておく必要は無く、しかも設計TATに影響す
る再度の回路修正、レイアウト修正を行う必要も無く、
大容量のLSI設計を迅速にしかも高精度に行うことが
できるようになる。
【0022】
【発明の実施の形態】次に、本発明の第1の実施の形態
を図1乃至図6に基づいて説明する。本発明の特徴は、
半導体チップ上でのセルブロックおよび配線のデータに
基づいてマスク設計用のデータを形成する工程(以下、
EB処理工程という)でセルブロックの特定の構成要
素、例えばトランジスタのゲート層のゲート長(以下、
L長という)を可変する仕組みを備えることにより、レ
イアウト設計後のタイミングエラー発生時に回路設計、
レイアウト設計に戻ることなく、タイミングの調整がで
きる点にある。
【0023】図1は本発明のタイミング調整方法を示し
た設計フロー概略図である。従来の技術で説明したよう
に、図1の回路設計1、仮配線シミュレーション2、レ
イアウト設計3までの処理工程を経て、そこで生成され
る情報を基に実配線シミュレーション4の処理工程によ
りタイミング検証を行う。
【0024】そして、次の判定5の工程においてタイミ
ングエラーが無ければ、EB処理6の工程に進み終了と
なるが、タイミングエラーがあった場合には、前工程の
回路設計1乃至レイアウト設計3の処理工程へは戻ら
ず、タイミング調整7の処理工程へ進む。ここで、タイ
ミングエラーのあったセルのゲート層を選択し、回路信
号のタイミング的に適切なトランジスタのL長を抽出す
る。
【0025】その後、レイアウト加工処理8の工程にお
いて、L長をEB処理にて可変にするセルのレイアウト
上の座標を抽出し、EB処理6の工程においてトランジ
スタのL長の修正後、タイミングエラーを解消したレイ
アウトデータを抽出する。
【0026】このようにして、LSI設計時のデータ量
を増やさず、レイアウト面積の増加も防ぎ、かつ、EB
処理を用いた短TATなタイミング調整ができるという
効果が得られる。
【0027】本発明の設計フロー概略である図1におい
て、破線ブロック9が今回の発明の特徴となっている。
次に、本発明の特徴となる、上記タイミング調整7の工
程とレイアウト加工処理8の工程について詳述する。図
2には、タイミング調整7の工程でのタイミング調整フ
ローが示され、図4には、レイアウト加工処理8のフロ
ーが示されている。
【0028】本発明の構成は、大きく4つの構成から成
り立っており、以下にこれらの構成に関して順を追って
説明していく。第一の構成として、図1あるいは図2に
示すトランジスタのL長可変用セル単位レイアウトデー
タ(以下、L長可変用セル単位データとする)10を用
意することである。
【0029】そこで先ず、図3において、上記セル単位
レイアウト形状について本発明の特徴を説明する。ここ
で、図3(a)は、例えばセルがトランジスタである場
合の従来の技術でのレイアウト形状である。そして、図
3(b)が本発明の上記トランジスタのセル単位レイア
ウト形状である。
【0030】従来の技術では、図3(a)に示すよう
に、トランジスタの拡散層11が形成され、その所定の
領域にゲート層12が形成される。そして、コンタクト
層13,13aを有する接続端子層14,14aが形成
されている。このデータに対して、L長可変を必要とす
るトランジスタのゲート層上にオンラインで第1の演算
専用層であるEB演算専用層A15を登録したものが、
図3(b)に示す本発明でのL長可変用セル単位データ
形状となる。この演算専用層は、後述するEBルールフ
ァイルに登録される。
【0031】図3(a)および図3(b)の比較からも
わかるように、データ量的には従来データの所定のゲー
ト層上に第1の演算専用層を追加しただけであり、デー
タ量はほとんど変わらない。また、セル単位面積をとっ
ても図3(b)の点線で示す範囲でL長可変ができるセ
ルレイアウト形状にすることで、従来と同等のセルサイ
ズとなる。
【0032】第二の構成として、図2に示すトランジス
タのL長をパラメータとして持つ各セル単位のシミュレ
ーションライブラリ(以下、L長ライブラリという)1
6を用意することである。
【0033】このデータは、タイミングに影響がある部
分のトランジスタのL長をパラメータとした各セル単位
のシミュレーションライブラリであり、用意するライブ
ラリ名は特異な名称とする。特異な名称を用いることに
より、後述する第三の構成が実現できるためである。ま
た、このL長ライブラリ16は複数用意するほどタイミ
ング調整が容易に行えるようになる。
【0034】第三の構成として、図2に示す実配線シミ
ュレーション4の結果より得られるタイミングエラー、
及び、抵抗容量付きネットリストデータ(以下、RC付
ネットリストデータという)17と、前述したL長ライ
ブラリを用いて再度タイミング検証を行う仕組みを用意
することである。
【0035】このタイミング検証の詳細は後述するが、
ここで抽出されるデータは、タイミングエラー収束後の
最終ネットリストデータであり、この最終ネットリスト
データ内のタイミングエラーを示したセル名は、前述の
第二の構成におけるエラー収束の際に使用されたL長ラ
イブラリ内の特異なライブラリセル名である。
【0036】第四の構成として、図4に示すように、タ
イミング調整でOKとなり抽出されたエラー収束後ネッ
トリストデータ18と、レイアウト設計3の処理工程に
より得られたDEF情報19を用いてタイミングエラー
を解消するために、LSIレイアウト内のトランジスタ
のL長可変を行うレイアウト座標抽出20工程を有す
る。そして、その抽出した座標情報を用いてレイアウト
設計3の処理工程により得られたLSIレイアウトデー
タ21上にEB演算で使用するトランジスタのL長を可
変するため、EB演算専用層Bの追加22工程を有す
る。
【0037】また、同時にEB演算ルールもトランジス
タのL長可変用に修正を行う仕組み、すなわちL長可変
用レイアウトデータ23もあわせ持つ。以上に説明した
4構成をキーポイントに本発明での設計フローが構成さ
れている。
【0038】次に、この第1の実施の形態について詳述
する。先ず、図2のL長可変用セル単位データ10を用
い、従来どおりレイアウト設計3の処理工程を実施す
る。先にも説明したように、このL長可変用セル単位デ
ータ10にはトランジスタのL長可変を行う必要がある
部分にEB演算専用層Aを含んでいる。その後、生成さ
れるレイアウト情報を基に実配線シミュレーション4の
処理工程においてタイミング検証を行う。
【0039】次の判定5工程においてタイミングエラー
が無い場合は、EB処理6の工程に進み設計終了とな
る。しかし、もしタイミングエラーがある場合は、その
時のタイミングエラー情報24、及び、RC付きネット
リストデータ17を抽出し、図2に基づいて説明するよ
うにタイミング調整工程に進む。
【0040】このタイミング調整工程に関し、以下に順
を追って説明する。本工程では、L長ライブラリ16を
用いてタイミングエラー収束のためのタイミング検証を
行っている。例えば、実配線シミュレーション4におい
て、あるフリップフロップ(このセル名をFFAとす
る)でHOLDエラーが発生していたとする。その場
合、実際にはまずタイミングエラー情報24からFFA
のセルのタイミングスペックを抽出する。そして、L長
ライブラリ16の中からタイミングエラーを解消できる
L長(タイミング)を持つシミュレーションライブラリ
(仮に、このセル名をFFBとする)を選択する。そし
て、エラーセルのセル名変更25を行う。例えば、上記
FFAというセル名をFFBというセル名に変更する。
【0041】そして、ここで選択された適切なライブラ
リを用いて、再度、実配線シミュレーション26を実施
する。なお、この選択を容易に行うために、L長ライブ
ラリ16情報からL長とタイミング値のテーブル情報を
作成しておくとよい。これにより、エラーセル部分に必
要なタイミングスペックを持つライブラリが、どのライ
ブラリ名にあたるか特定しやすくなる。
【0042】実配線シミュレーション26で使用するネ
ットリストは、前工程の実配線シミュレーション4によ
り抽出されたRC付ネットリストデータとし、かつ、こ
のネットリスト内でHOLDのタイミングエラーを起こ
しているFFAのセル名をL長ライブラリ16から選択
したタイミングエラーを解消できる特異なライブラリ名
FFBに置き換えたものとする必要がある。このような
セル名置き換え処理が25の処理工程である。
【0043】以上のタイミング調整をタイミングエラー
が収束するまで繰り返し、最終的に判定27工程におい
てOKと判定されることによりレイアウト加工処理に進
む。ここで、図4で説明したエラー収束後ネットリスト
データ18を抽出できる。このエラー収束後ネットリス
トデータ18は、元々のネットリスト内でタイミングエ
ラーだったセル名が何らかの特異なL長ライブラリ内の
セル名に置き換わったものになっている。つまり、元エ
ラーセル部分のトランジスタL長を可変したネットリス
トを抽出したことになる。
【0044】上記タイミング調整工程により抽出された
エラー収束後ネットリストデータ18を入力データと
し、次のレイアウト加工処理工程へ進む。レイアウト加
工処理工程は、EB処理6においてトランジスタのL長
をEB演算のみで可変できるように予めレイアウトデー
タに加工処理を施す工程である。加工と言っても、以下
に述べるようにレイアウトデータ、すなわち、アルミパ
ターン、ゲートポリシリパターン等を直接修正するので
はなく、LSIレイアウト上のトランジスタL長可変ポ
イントに第2の演算専用層であるEB演算専用層Bの追
加を行うだけである。
【0045】以下、レイアウト加工処理に関し、図4に
基づいて、以下に順を追って説明する。まず、タイミン
グ調整工程で抽出したエラー収束後ネットリストデータ
18と、レイアウト設計3により抽出したインスタン
ス、及び、レイアウト座標情報を持つ配置配線結果情報
(DEF情報という)19を用いて、エラーセルのセル
名変更25においてセル名変更を行ったセルが置かれて
いるLSIレイアウト上の座標を抽出する。
【0046】エラー収束後ネットリストデータ18内に
は、先にも述べたように元々エラーだったセル名が特異
なセル名に置き変えられているため、この特異セル名を
検索することが可能である。つまり、L長可変を行うセ
ルのレイアウト座標抽出20の処理工程においては、E
B処理においてL長可変を行う必要のあるセルが置かれ
ているLSIレイアウト上の座標を特定する。セル座標
の特定は、DEF情報19を用いて特定が可能であり、
実際にはネットリスト内の特異セル名が書かれているイ
ンスタンス情報を基に、その部分のレイアウト座標情報
をDEFより探し出す方法となる。
【0047】次に、セル座標の抽出後は、レイアウト設
計3により抽出したLSIレイアウトデータ21に対
し、抽出した座標上にあるセルデータが持つ外枠データ
とオンラインに、L長可変用のEB演算専用層Bの付加
22を行う。この目的は、先に述べたL長可変用セル単
位データ10のゲート上に予め持っているEB演算専用
層Aと、上記LSIレイアウト上に追加したEB演算専
用層Bにより、可変させたいトランジスタのゲートがレ
イアウト上のどの位置にあるのかを特定することであ
る。
【0048】このEB演算専用層Bの追加を行ったL長
可変用レイアウトデータ23を最終レイアウトデータと
して抽出し、それと同時に、トランジスタゲートのL長
可変演算式を考慮したEB用ルールファイルも出力す
る。これらL長可変用レイアウトデータ23、及び、E
B用ルール変更28を用いてEB処理6工程へ進み、タ
イミングエラー調整後(L長可変後)のマスクデータを
作成して本設計フローを終了する。
【0049】最後に、前述したLSIレイアウト上に追
加したEB演算専用層Bを用いたEB処理方法、及び、
EB処理による特定のトランジスタL長への可変方法に
関し、その手法およびアルゴリズムを図5と図6を基に
説明する。
【0050】先ず、図5のLSIレイアウトで示される
LSIチップ29上へのEB演算専用層の追加イメージ
を示す。図5を見ると、トランジスタのL長可変を行い
たいセル上、つまり、元々エラーだったセル上にさまざ
まな演算専用層が置かれている。このようなデータが上
記設計フローで出力される最終レイアウトデータとな
る。
【0051】例えば、先程の例において、あるFFAと
いうセルでHOLDエラーがあった場合、本発明のタイ
ミング調整工程において、FFBというライブラリを用
いることで、そのタイミングエラーが解消できたとす
る。この時、FFBのライブラリは、FFAのトランジ
スタが持つタイミングに影響のあるゲート長を0.2u
m太らせたタイプのライブラリだとする。以上を踏まえ
ると、図5のFFAのエラーセル30上には、そのセル
の外枠データとオンラインでL長を0.2um太らせる
ためのEB演算専用層Bが置かれていることになる。つ
まり、これは後のEB処理において、タイミングエラー
を解消できたFFBライブラリに相当するトランジスタ
ゲート長に変更するという意図を示している。
【0052】この他、エラーセル30aに対して0.4
umゲート長を太らせるためのEB演算専用層B1、あ
るいは、エラーセル30b,30c,30dに対してL
長ライブラリにおけるL長パラメータ分のEB演算専用
層Bnが複数存在する。
【0053】次に、図6においてEB処理によるL長可
変方法を示す。図6に示すように、拡散層11a,11
b上に跨るゲート層12a、12bを有するL長可変用
セル31のゲート層12aにEB演算専用層A15aを
形成している。そして、LSIレイアウト上に追加した
EB演算専用層B32を形成しているとする。
【0054】先述したが、セル単位レイアウト内にはタ
イミングに影響するトランジスタゲート上に、予めEB
演算専用層A15aが含まれており、このEB演算専用
層A15a、つまりは、トランジスタの所定のゲート層
12aと、追加されたEB演算専用層B32をEB処理
においてANDによる演算処理をすることで、可変ゲー
ト層33のみを抽出することができる。後は、この可変
ゲート層33のデータを同様にEB処理によりL長可変
(以下、リサイズという)することにより、EB処理6
工程によるトランジスタのゲート長の太らせが実現でき
る。
【0055】よって、先程の例の場合、FFAのセル上
にL長を0.2um太らせるためのEB演算専用層B3
2が被せられているので、図6の可変ゲート層33のよ
うに特定されたゲート部分が0.2umだけリサイズさ
れることになる。ちなみに、他に配置されている同セル
FFAのトランジスタL長を0.6um太らせたい場合
は、LSIレイアウト内のその場所に追加するEB演算
専用層Bを0.6um太らせるEB演算専用層に変える
だけでよい。
【0056】なお、本設計フローにおいてタイミングエ
ラーが発生した場合は、L長可変演算式である(1)式 GATEALL=GATEORG+((A×B)のresize処理)+(( A×B1)のresize処理)+…+((A×Bn)のresize処理)… (1)式 をEBルールに追加したものがEB処理において使われ
ることになる。
【0057】以下にこの演算式に関しての説明を行う。
(1)式のGATEALLは、EB処理後の総ゲート層
を表し、GATEORGは、L長修正対象外のゲート層
を表している。そして、resize処理の項は、L長
可変を行う部分の演算式であり、図6で説明したEB演
算専用層A15aと演算専用層B32とのAND処理結
果に対し、所望のresize処理(太らせ処理)を行
う演算式を表している。このresize処理の演算項
での演算は、L幅可変を行う種類ごと、つまり、LSI
レイアウトに付加した演算専用層Bの種類ごとに行う。
そして、その結果と、L長修正対象外のゲート層とでO
R処理を行い、最終的なEB処理後のゲート層を得るこ
とになる。次に、本発明の第2の実施の形態を簡単に説
明する。基本的な構成は第1の実施の形態で説明した通
りであるが、図3に示す従来の技術の場合、及び、本発
明の場合のセル単体レイアウト形状において、先の実施
例では、トランジスタのL長を従来の技術と同等にした
場合の方法に関して述べているが、同様の効果を得られ
る方法としてトランジスタのL長を従来よりも少し太い
データとしておく方法である。ここで、他のタイミング
調整方法は、第1の実施の形態で説明したのと同様であ
る。
【0058】これによる効果について以下に説明する。
従来の技術でのデータにおけるトランジスタL長は、ト
ランジスタ単体のスピードを考え、LSI製造プロセス
における最小L長によりレイアウトされている。これに
より、図3(b)における本発明で使用するセル単位レ
イアウトも、最小のL長を使ったセル単位レイアウトに
よる説明となっている。つまり、第1の実施の形態の説
明においては、トランジスタのL長を太らせることによ
るタイミング調整しかできない。これに対し、図3
(b)に示すセル単位レイアウトのトランジスタL長
を、予め少し太くしておくことにより、本発明の設計フ
ローにおいて、L長を細らせることによるタイミング調
整が可能となる。第1の実施の形態の場合に比べ、タイ
ミング調整に着目した場合は、トランジスタのL長を大
小に可変できることによりタイミング調整がより容易に
実現できるという効果が得られる。
【0059】以上の実施の形態では、セルブロックが単
体のトランジスタの場合について説明したが、このよう
なセルブロックとしてフリップフロップ、インバータ、
NORあるいはNANDセルのセルブロックでもよい。
【0060】また、セル構成要素としてゲート層の場合
でゲート長を可変にする例で説明したが、拡散層の場合
であってゲート幅を可変とする場合でも、本発明は同様
に適用できるものである。また、ここで、複数のEB演
算専用層が1つのセルブロック内部の複数のセル構成要
素にそれぞれ付けられてもよい。
【0061】
【発明の効果】以上に説明したように、本発明の半導体
集積回路の設計方法によれば以下の効果を得ることがで
きる。その第1は、特定のセル構成要素たとえばトラン
ジスタL長をEB処理により可変できる仕組みを備えた
ことで、第1の従来例のようなレイアウト設計後のタイ
ミングエラー発生時に、設計TATに影響を与える再度
の回路設計、及び、レイアウト修正を行うことなく、自
動的に短TATなタイミング調整が行えるという効果で
ある。又、同様に、従来の遅延素子挿入方式によるレイ
アウト面積の増加も防ぐことが可能となる。
【0062】その第2は、EB処理によるレイアウト修
正を可能としたことで、第2の従来例のようにタイミン
グ調整用セル単体レイアウトデータを複数個用意するこ
となくタイミング調整が行え、これにより、LSI設計
時のデータ量を減らすことが出来るという効果である。
【0063】このようにして、本発明では、LSI設計
が迅速にでき設計の短TAT化が促進され、LSI製品
の多品種少量生産が容易になる。
【図面の簡単な説明】
【図1】本発明を説明するための半導体設計フロー図で
ある。
【図2】上記フロー図でのタイミング調整を説明するフ
ローチャートである。
【図3】本発明のセル単位レイアウト形状を説明するた
めのトランジスタの平面図である。
【図4】上記フロー図でのレイアウト加工処理を説明す
るフローチャートである。
【図5】LSIレイアウトへのEB演算専用層の付加を
示すためのLSIチップの平面図である。
【図6】EB処理におけるトランジスタのゲート長の可
変方法を示す模式図である。
【図7】従来の技術を説明するための半導体設計フロー
図である。
【図8】従来の技術で遅延素子挿入を説明するためのレ
イアウトの平面図である。
【図9】従来の技術で使用する複数のセル単位レイアウ
トの平面図である。
【符号の説明】
1 回路設計 2 仮配線シミュレーション 3 レイアウト設計 4,26 実配線シミュレーション 5,27 判定 6 EB処理 7 タイミング調整 8 レイアウト加工処理 9 破線ブロック 10 L長可変用セル単位データ 11,11a,11b 拡散層 12,12a,12b ゲート層 13,13a コンタクト層 14,14a 接続端子層 15,15a EB演算専用層A 16 L長ライブラリ 17 RC付ネットリストデータ 18 エラー収束後ネットリストデータ 19 DEF情報 20 L長可変を行うセルのレイアウト座標抽出 21 LSIレイアウトデータ 22 EB演算専用層B 23 L長可変用レイアウトデータ 24 タイミングエラー情報 25 エラーセルのセル名変更 28 EBルール変更 29 LSIチップ 30,30a,30b,30c,30d エラーセル 31 L長可変用セル 32 EB演算専用層B 33 可変ゲート層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/82 G06F 17/50

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項1】 回路設計工程、論理機能を有するセルに
    対応するセルブロックおよび前記セルブロック間の接続
    配線の自動レイアウト工程を含んで構成される半導体集
    積回路設計において、前記自動レイアウト工程後のタイ
    ミング調整を、入力信号のタイミングエラーが生じたセ
    ルブロック内部の特定のセル構成要素の寸法を変更する
    ことで行う場合に、前記特定のセル構成要素に第1の演
    算専用層を設け、前記タイミングエラーが生じたセルブ
    ロックに第2の演算専用層を設け、前記第1の演算専用
    層と前記第2の演算専用層の演算処理によりタイミング
    調整に必要なセル構成要素の特定を行い、前記セル構成
    要素の寸法を変更することを特徴とする半導体集積回路
    の設計方法。
  2. 【請求項2】 前記タイミング調整において、前記特定
    のセル構成要素の寸法を変化させた時の回路情報に基づ
    き前記入力信号のタイミング検証を行うことを特徴とす
    る請求項1記載の半導体集積回路の設計方法。
  3. 【請求項3】 前記タイミング検証で前記タイミングエ
    ラーが解消するセル構成要素の寸法の変化量を指定する
    ようにセルブロックに新たなセル名を付けることを特徴
    とする請求項2記載の半導体集積回路の設計方法。
  4. 【請求項4】 前記タイミング検証後のタイミングエラ
    ーを収束させたネットリスト情報から前記タイミングエ
    ラーの生じたセルブロックの半導体チップ上での座標を
    抽出し、前記第2の演算専用層を前記座標にあるセルブ
    ロックに設けることを特徴とする請求項1、請求項2ま
    たは請求項3記載の半導体集積回路の設計方法。
  5. 【請求項5】 前記特定のセル構成要素の寸法の変化量
    にそれぞれ対応して指定される第2の演算専用層を設け
    ることを特徴とする請求項1から請求項4のうち1つの
    請求項に記載の半導体集積回路の設計方法。
  6. 【請求項6】 前記新たなセル名にそれぞれ対応して前
    記第2の演算専用層を設けることを特徴とする請求項4
    または請求項1から請求項4のうち1つの請求項に記載
    の半導体集積回路の設計方法。
  7. 【請求項7】 半導体チップ上での前記セルブロックお
    よび配線のデータに基づいてマスク設計用のデータを形
    成する工程において、前記第1の演算専用層と前記第2
    の演算専用層に基づいて前記セル構成要素の寸法を変更
    することを特徴とする請求項1から請求項6のうち1つ
    の請求項に記載の半導体集積回路の設計方法。
  8. 【請求項8】 半導体チップ上での前記セルブロックお
    よび配線のデータに基づいてマスク設計用のデータを形
    成する工程において、前記第1の演算専用層と前記第2
    の演算専用層とを含むセルブロックのセル構成要素の寸
    法を、前記第2の演算専用層に指定された変化量で寸法
    変更することを特徴とする請求項記載の半導体集積回
    路の設計方法。
  9. 【請求項9】 前記セルがフリップフロップ回路、イン
    バーター回路、NOR回路、NAND回路であることを
    特徴とする請求項1から請求項のうち1つの請求項に
    記載の半導体集積回路の設計方法。
  10. 【請求項10】 前記特定のセル構成要素がMOSトラ
    ンジスタのゲート層でありゲート長寸法を変更すること
    を特徴とする請求項記載の半導体集積回路の設計方
    法。
  11. 【請求項11】 前記特定のセル構成要素がMOSトラ
    ンジスタの拡散層でありゲート幅寸法を変更することを
    特徴とする請求項記載の半導体集積回路の設計方法。
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