JP3288336B2

JP3288336B2 - 半導体集積回路の設計方法

Info

Publication number: JP3288336B2
Application number: JP14399399A
Authority: JP
Inventors: 宏友巽
Original assignee: エヌイーシーマイクロシステム株式会社
Priority date: 1999-05-24
Filing date: 1999-05-24
Publication date: 2002-06-04
Anticipated expiration: 2019-05-24
Also published as: JP2000332119A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
設計方法に係わり、特に自動レイアウト（自動配置配
線）後に行う回路信号のタイミング調整方法に関する。

【０００２】

【従来の技術】図７は、従来の技術を説明するためのＬ
ＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔ）設計時の一般的な設計フローである
（以下、第１の従来例と記す）。第１の従来例では、回
路設計１０１の処理工程により得られたネットリスト
（Ｎｅｔｌｉｓｔ）情報を基にして、仮配線シミュレー
ション１０２の処理工程においてタイミング時間を調整
後、レイアウト設計１０３の処理工程により、自動レイ
アウトを行う。

【０００３】そして、自動レイアウトが実施されると、
次に実配線シミュレーション１０４の処理工程において
実際の配線負荷（容量、抵抗等）を考慮した最終的なタ
イミング検証が行われる。判定１０５工程において回路
信号のタイミングエラーが無ければ、ＥＢ処理１０６工
程へ進み設計終了となるが、もしこの時、論理回路のタ
イミング時間に問題がありＮＧと判定された場合、遅延
素子挿入１０７の処理工程へ進み、再度、回路設計１０
１〜実配線シミュレーション１０４の工程が行われる。

【０００４】ここで、遅延素子挿入１０７の処理工程の
概略について図８で説明する。図８（ａ）は、２つのフ
リップフロップ１０８，１０９がネット１１０，１１１
で接続された論理回路を示す。

【０００５】例えば、図８（ａ）に示すフリップフロッ
プ１０９においてデータのＨＯＬＤエラーが発生した場
合は、図８（ｂ）に示すように、フリップフロップ１０
９のデータ入力端子の直前のネット１１０に、遅延素子
１１２を挿入する。また、図８（ａ）において、ＳＥＴ
ＵＰエラーが発生した場合は、フリップフロップ１０９
のクロック入力端子の直前のネット１１１に、遅延素子
１１３を挿入するという処理を行う。

【０００６】このように、第１の従来例では、タイミン
グエラーの発生により、図７において遅延素子挿入１０
７の処理工程を経て、その後、回路設計１０１とレイア
ウト設計１０３の各処理工程を繰り返し実行し、タイミ
ングエラーを修正する。

【０００７】このＬＳＩ設計時の回路信号のタイミング
調整の別の技術としては、再度、回路設計、レイアウト
設計に戻らずにエラー部分のセルをタイミング調整用セ
ルに差し替えてタイミング調整を行う技術がある（以
下、第２の従来例と記す）。このような技術としては、
特開平７−２６２２５４号公報に示されている。

【０００８】以下にその具体的な方法を説明する。第１
の従来例と同様なタイミング検証により、タイミングエ
ラーが発覚した場合、複数準備しているタイミング特性
の異なるシミュレーションライブラリを使って、再度、
タイミング検証を行い、エラーが収束した場合は同様に
複数準備したタイミング調整用レイアウトの中から収束
させたライブラリに相当するセルを選択し、本来エラー
となっていたセルデータと差し替える方法である。

【０００９】図９は、上記公開公報に記載されている３
種類のインバータセルのレイアウト図（セルブロック）
である。図９（ａ）乃至図９（ｃ）のインバータセルブ
ロックは、いずれもセルサイズは同一で、かつ、タイミ
ング特性のみ異なるレイアウトデータとなっている。す
なわち、これらのセルブロックでは、斜線で示すような
各セルの拡散層１１４，１１４ａ，１１５，１１５ａ，
１１６，１１６ａのみのサイズが異なり、他のセル構成
サイズは同一になっている。例えば、ゲート層１１７は
各セルで全て同一となっている。このように、トランジ
スタ（ＭＯＳＦＥＴ）のゲート幅の異なるインバータセ
ルが準備される。

【００１０】そして、例えば、最初に図９（ｂ）のレイ
アウトデータでＬＳＩ設計を行い、タイミング検証によ
り回路信号のタイミングエラーが発生した場合は、図９
（ｂ）のセルを図９（ａ）のセルに置き換える。このよ
うにして、タイミングエラー部分のセルレイアウトデー
タを適切なセルへ置き換えることにより、容易にタイミ
ングエラーを解消する。

【００１１】

【発明が解決しようとする課題】しかし、上述したよう
な従来の技術では、以下のような大きな問題が生じる。
上記の第１の従来例では、回路信号のタイミングエラー
が発生した場合、回路設計での修正あるいは実行時間の
かかるレイアウト設計での修正を、部分的またはＬＳＩ
全体の自動配置配線の工程で実行している。このため
に、ＬＳＩ設計のＴＡＴ（ＴｕｒｎＡｒｏｕｎｄＴ
ｉｍｅ）が長くなり、半導体製品のニーズ対応が遅くな
るという欠点があった。これは、特定用途の半導体製品
の特徴である多品種少量生産において致命的となる。

【００１２】更には、タイミングエラーの収束が容易で
なく、レイアウト修正することによる製品の品質低下、
遅延素子を挿入することによるＬＳＩチップ面積の増大
などが生じる。

【００１３】また、第２の従来例の技術の場合では、予
めタイミング調整用のレイアウトデータを複数準備して
おく必要があるため、設計データが膨大に膨らみ、か
つ、そのデータを管理するのが大変になるという欠点が
ある。更に、タイミング調整の精度を上げようとする
と、レイアウトデータも多数必要となってしまい、精度
に比例して設計データが膨大化するようになる。

【００１４】本発明の目的は、レイアウトデータを複数
持つことなく、しかも設計ＴＡＴに影響する再度の回路
修正、レイアウト修正を行うことなく、また、遅延素子
挿入のようなレイアウト面積の増加を招く必要なくタイ
ミングエラーを解消する半導体集積回路の設計方法を提
供することにある。

【００１５】

【課題を解決するための手段】このために本発明の半導
体集積回路の設計方法では、回路設計工程、論理機能を
有するセルに対応するセルブロックおよび前記セルブロ
ック間の接続配線の自動レイアウト工程を含んで構成さ
れる半導体集積回路設計において、前記自動レイアウト
工程後のタイミング調整を、入力信号のタイミングエラ
ーが生じたセルブロック内部の特定のセル構成要素の寸
法を変更することで行う。

【００１６】そして、前記タイミング調整において、前
記特定のセル構成要素の寸法を変化させた時の回路情報
に基づき前記入力信号のタイミング検証を行う。また、
前記タイミング検証で前記タイミングエラーが解消する
セル構成要素の寸法の変化量を指定するようにセルブロ
ックに新たなセル名を付ける。

【００１７】ここで、本発明では、前記特定のセル構成
要素に第１の演算専用層を設け、前記タイミングエラー
が生じたセルブロックに第２の演算専用層を設け、前記
第１の演算専用層と前記第２の演算専用層の演算処理に
よりタイミング調整に必要なセル構成要素の特定を行
い、前記セル構成要素の寸法を変更する。ここで、前記
タイミング検証後のタイミングエラーを収束させたネッ
トリスト情報から前記タイミングエラーの生じたセルブ
ロックの半導体チップ上での座標を抽出し、前記第２の
演算専用層を前記座標にあるセルブロックに設ける。

【００１８】そして、前記特定のセル構成要素の寸法の
変化量にそれぞれ対応して指定される第２の演算専用層
を設ける。あるいは、前記新たなセル名にそれぞれ対応
して前記第２の演算専用層を設けるようにする。

【００１９】また、本発明では、半導体チップ上での前
記セルブロックおよび配線のデータに基づいてマスク設
計用のデータを形成する工程において、前記第１の演算
専用層と前記第２の演算専用層に基づいて前記セル構成
要素の寸法を変更する。ここでは、前記第１の演算専用
層と前記第２の演算専用層とを含むセルブロックのセル
構成要素の寸法を、前記第２の演算専用層に指定された
変化量で寸法変更する。

【００２０】そして、本発明の前記セルはフリップフロ
ップ回路、インバーター回路、ＮＯＲ回路、ＮＡＮＤ回
路であり、前記特定のセル構成要素はＭＯＳトランジス
タのゲート層である。そして、ゲート長寸法が変更され
る。あるいは、前記特定のセル構成要素はＭＯＳトラン
ジスタの拡散層でありゲート幅寸法が変更される。

【００２１】本発明では、特定のセル構成要素に設けら
れた第１の演算専用層とタイミングエラーの生じたセル
ブロックに設けられる第２の演算専用層との演算のみ
で、ＬＳＩの回路信号のタイミング調整ができる。この
ために、予めタイミング調整用のレイアウトデータを複
数準備しておく必要は無く、しかも設計ＴＡＴに影響す
る再度の回路修正、レイアウト修正を行う必要も無く、
大容量のＬＳＩ設計を迅速にしかも高精度に行うことが
できるようになる。

【００２２】

【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図６に基づいて説明する。本発明の特徴は、
半導体チップ上でのセルブロックおよび配線のデータに
基づいてマスク設計用のデータを形成する工程（以下、
ＥＢ処理工程という）でセルブロックの特定の構成要
素、例えばトランジスタのゲート層のゲート長（以下、
Ｌ長という）を可変する仕組みを備えることにより、レ
イアウト設計後のタイミングエラー発生時に回路設計、
レイアウト設計に戻ることなく、タイミングの調整がで
きる点にある。

【００２３】図１は本発明のタイミング調整方法を示し
た設計フロー概略図である。従来の技術で説明したよう
に、図１の回路設計１、仮配線シミュレーション２、レ
イアウト設計３までの処理工程を経て、そこで生成され
る情報を基に実配線シミュレーション４の処理工程によ
りタイミング検証を行う。

【００２４】そして、次の判定５の工程においてタイミ
ングエラーが無ければ、ＥＢ処理６の工程に進み終了と
なるが、タイミングエラーがあった場合には、前工程の
回路設計１乃至レイアウト設計３の処理工程へは戻ら
ず、タイミング調整７の処理工程へ進む。ここで、タイ
ミングエラーのあったセルのゲート層を選択し、回路信
号のタイミング的に適切なトランジスタのＬ長を抽出す
る。

【００２５】その後、レイアウト加工処理８の工程にお
いて、Ｌ長をＥＢ処理にて可変にするセルのレイアウト
上の座標を抽出し、ＥＢ処理６の工程においてトランジ
スタのＬ長の修正後、タイミングエラーを解消したレイ
アウトデータを抽出する。

【００２６】このようにして、ＬＳＩ設計時のデータ量
を増やさず、レイアウト面積の増加も防ぎ、かつ、ＥＢ
処理を用いた短ＴＡＴなタイミング調整ができるという
効果が得られる。

【００２７】本発明の設計フロー概略である図１におい
て、破線ブロック９が今回の発明の特徴となっている。
次に、本発明の特徴となる、上記タイミング調整７の工
程とレイアウト加工処理８の工程について詳述する。図
２には、タイミング調整７の工程でのタイミング調整フ
ローが示され、図４には、レイアウト加工処理８のフロ
ーが示されている。

【００２８】本発明の構成は、大きく４つの構成から成
り立っており、以下にこれらの構成に関して順を追って
説明していく。第一の構成として、図１あるいは図２に
示すトランジスタのＬ長可変用セル単位レイアウトデー
タ（以下、Ｌ長可変用セル単位データとする）１０を用
意することである。

【００２９】そこで先ず、図３において、上記セル単位
レイアウト形状について本発明の特徴を説明する。ここ
で、図３（ａ）は、例えばセルがトランジスタである場
合の従来の技術でのレイアウト形状である。そして、図
３（ｂ）が本発明の上記トランジスタのセル単位レイア
ウト形状である。

【００３０】従来の技術では、図３（ａ）に示すよう
に、トランジスタの拡散層１１が形成され、その所定の
領域にゲート層１２が形成される。そして、コンタクト
層１３，１３ａを有する接続端子層１４，１４ａが形成
されている。このデータに対して、Ｌ長可変を必要とす
るトランジスタのゲート層上にオンラインで第１の演算
専用層であるＥＢ演算専用層Ａ１５を登録したものが、
図３（ｂ）に示す本発明でのＬ長可変用セル単位データ
形状となる。この演算専用層は、後述するＥＢルールフ
ァイルに登録される。

【００３１】図３（ａ）および図３（ｂ）の比較からも
わかるように、データ量的には従来データの所定のゲー
ト層上に第１の演算専用層を追加しただけであり、デー
タ量はほとんど変わらない。また、セル単位面積をとっ
ても図３（ｂ）の点線で示す範囲でＬ長可変ができるセ
ルレイアウト形状にすることで、従来と同等のセルサイ
ズとなる。

【００３２】第二の構成として、図２に示すトランジス
タのＬ長をパラメータとして持つ各セル単位のシミュレ
ーションライブラリ（以下、Ｌ長ライブラリという）１
６を用意することである。

【００３３】このデータは、タイミングに影響がある部
分のトランジスタのＬ長をパラメータとした各セル単位
のシミュレーションライブラリであり、用意するライブ
ラリ名は特異な名称とする。特異な名称を用いることに
より、後述する第三の構成が実現できるためである。ま
た、このＬ長ライブラリ１６は複数用意するほどタイミ
ング調整が容易に行えるようになる。

【００３４】第三の構成として、図２に示す実配線シミ
ュレーション４の結果より得られるタイミングエラー、
及び、抵抗容量付きネットリストデータ（以下、ＲＣ付
ネットリストデータという）１７と、前述したＬ長ライ
ブラリを用いて再度タイミング検証を行う仕組みを用意
することである。

【００３５】このタイミング検証の詳細は後述するが、
ここで抽出されるデータは、タイミングエラー収束後の
最終ネットリストデータであり、この最終ネットリスト
データ内のタイミングエラーを示したセル名は、前述の
第二の構成におけるエラー収束の際に使用されたＬ長ラ
イブラリ内の特異なライブラリセル名である。

【００３６】第四の構成として、図４に示すように、タ
イミング調整でＯＫとなり抽出されたエラー収束後ネッ
トリストデータ１８と、レイアウト設計３の処理工程に
より得られたＤＥＦ情報１９を用いてタイミングエラー
を解消するために、ＬＳＩレイアウト内のトランジスタ
のＬ長可変を行うレイアウト座標抽出２０工程を有す
る。そして、その抽出した座標情報を用いてレイアウト
設計３の処理工程により得られたＬＳＩレイアウトデー
タ２１上にＥＢ演算で使用するトランジスタのＬ長を可
変するため、ＥＢ演算専用層Ｂの追加２２工程を有す
る。

【００３７】また、同時にＥＢ演算ルールもトランジス
タのＬ長可変用に修正を行う仕組み、すなわちＬ長可変
用レイアウトデータ２３もあわせ持つ。以上に説明した
４構成をキーポイントに本発明での設計フローが構成さ
れている。

【００３８】次に、この第１の実施の形態について詳述
する。先ず、図２のＬ長可変用セル単位データ１０を用
い、従来どおりレイアウト設計３の処理工程を実施す
る。先にも説明したように、このＬ長可変用セル単位デ
ータ１０にはトランジスタのＬ長可変を行う必要がある
部分にＥＢ演算専用層Ａを含んでいる。その後、生成さ
れるレイアウト情報を基に実配線シミュレーション４の
処理工程においてタイミング検証を行う。

【００３９】次の判定５工程においてタイミングエラー
が無い場合は、ＥＢ処理６の工程に進み設計終了とな
る。しかし、もしタイミングエラーがある場合は、その
時のタイミングエラー情報２４、及び、ＲＣ付きネット
リストデータ１７を抽出し、図２に基づいて説明するよ
うにタイミング調整工程に進む。

【００４０】このタイミング調整工程に関し、以下に順
を追って説明する。本工程では、Ｌ長ライブラリ１６を
用いてタイミングエラー収束のためのタイミング検証を
行っている。例えば、実配線シミュレーション４におい
て、あるフリップフロップ（このセル名をＦＦＡとす
る）でＨＯＬＤエラーが発生していたとする。その場
合、実際にはまずタイミングエラー情報２４からＦＦＡ
のセルのタイミングスペックを抽出する。そして、Ｌ長
ライブラリ１６の中からタイミングエラーを解消できる
Ｌ長（タイミング）を持つシミュレーションライブラリ
（仮に、このセル名をＦＦＢとする）を選択する。そし
て、エラーセルのセル名変更２５を行う。例えば、上記
ＦＦＡというセル名をＦＦＢというセル名に変更する。

【００４１】そして、ここで選択された適切なライブラ
リを用いて、再度、実配線シミュレーション２６を実施
する。なお、この選択を容易に行うために、Ｌ長ライブ
ラリ１６情報からＬ長とタイミング値のテーブル情報を
作成しておくとよい。これにより、エラーセル部分に必
要なタイミングスペックを持つライブラリが、どのライ
ブラリ名にあたるか特定しやすくなる。

【００４２】実配線シミュレーション２６で使用するネ
ットリストは、前工程の実配線シミュレーション４によ
り抽出されたＲＣ付ネットリストデータとし、かつ、こ
のネットリスト内でＨＯＬＤのタイミングエラーを起こ
しているＦＦＡのセル名をＬ長ライブラリ１６から選択
したタイミングエラーを解消できる特異なライブラリ名
ＦＦＢに置き換えたものとする必要がある。このような
セル名置き換え処理が２５の処理工程である。

【００４３】以上のタイミング調整をタイミングエラー
が収束するまで繰り返し、最終的に判定２７工程におい
てＯＫと判定されることによりレイアウト加工処理に進
む。ここで、図４で説明したエラー収束後ネットリスト
データ１８を抽出できる。このエラー収束後ネットリス
トデータ１８は、元々のネットリスト内でタイミングエ
ラーだったセル名が何らかの特異なＬ長ライブラリ内の
セル名に置き換わったものになっている。つまり、元エ
ラーセル部分のトランジスタＬ長を可変したネットリス
トを抽出したことになる。

【００４４】上記タイミング調整工程により抽出された
エラー収束後ネットリストデータ１８を入力データと
し、次のレイアウト加工処理工程へ進む。レイアウト加
工処理工程は、ＥＢ処理６においてトランジスタのＬ長
をＥＢ演算のみで可変できるように予めレイアウトデー
タに加工処理を施す工程である。加工と言っても、以下
に述べるようにレイアウトデータ、すなわち、アルミパ
ターン、ゲートポリシリパターン等を直接修正するので
はなく、ＬＳＩレイアウト上のトランジスタＬ長可変ポ
イントに第２の演算専用層であるＥＢ演算専用層Ｂの追
加を行うだけである。

【００４５】以下、レイアウト加工処理に関し、図４に
基づいて、以下に順を追って説明する。まず、タイミン
グ調整工程で抽出したエラー収束後ネットリストデータ
１８と、レイアウト設計３により抽出したインスタン
ス、及び、レイアウト座標情報を持つ配置配線結果情報
（ＤＥＦ情報という）１９を用いて、エラーセルのセル
名変更２５においてセル名変更を行ったセルが置かれて
いるＬＳＩレイアウト上の座標を抽出する。

【００４６】エラー収束後ネットリストデータ１８内に
は、先にも述べたように元々エラーだったセル名が特異
なセル名に置き変えられているため、この特異セル名を
検索することが可能である。つまり、Ｌ長可変を行うセ
ルのレイアウト座標抽出２０の処理工程においては、Ｅ
Ｂ処理においてＬ長可変を行う必要のあるセルが置かれ
ているＬＳＩレイアウト上の座標を特定する。セル座標
の特定は、ＤＥＦ情報１９を用いて特定が可能であり、
実際にはネットリスト内の特異セル名が書かれているイ
ンスタンス情報を基に、その部分のレイアウト座標情報
をＤＥＦより探し出す方法となる。

【００４７】次に、セル座標の抽出後は、レイアウト設
計３により抽出したＬＳＩレイアウトデータ２１に対
し、抽出した座標上にあるセルデータが持つ外枠データ
とオンラインに、Ｌ長可変用のＥＢ演算専用層Ｂの付加
２２を行う。この目的は、先に述べたＬ長可変用セル単
位データ１０のゲート上に予め持っているＥＢ演算専用
層Ａと、上記ＬＳＩレイアウト上に追加したＥＢ演算専
用層Ｂにより、可変させたいトランジスタのゲートがレ
イアウト上のどの位置にあるのかを特定することであ
る。

【００４８】このＥＢ演算専用層Ｂの追加を行ったＬ長
可変用レイアウトデータ２３を最終レイアウトデータと
して抽出し、それと同時に、トランジスタゲートのＬ長
可変演算式を考慮したＥＢ用ルールファイルも出力す
る。これらＬ長可変用レイアウトデータ２３、及び、Ｅ
Ｂ用ルール変更２８を用いてＥＢ処理６工程へ進み、タ
イミングエラー調整後（Ｌ長可変後）のマスクデータを
作成して本設計フローを終了する。

【００４９】最後に、前述したＬＳＩレイアウト上に追
加したＥＢ演算専用層Ｂを用いたＥＢ処理方法、及び、
ＥＢ処理による特定のトランジスタＬ長への可変方法に
関し、その手法およびアルゴリズムを図５と図６を基に
説明する。

【００５０】先ず、図５のＬＳＩレイアウトで示される
ＬＳＩチップ２９上へのＥＢ演算専用層の追加イメージ
を示す。図５を見ると、トランジスタのＬ長可変を行い
たいセル上、つまり、元々エラーだったセル上にさまざ
まな演算専用層が置かれている。このようなデータが上
記設計フローで出力される最終レイアウトデータとな
る。

【００５１】例えば、先程の例において、あるＦＦＡと
いうセルでＨＯＬＤエラーがあった場合、本発明のタイ
ミング調整工程において、ＦＦＢというライブラリを用
いることで、そのタイミングエラーが解消できたとす
る。この時、ＦＦＢのライブラリは、ＦＦＡのトランジ
スタが持つタイミングに影響のあるゲート長を０．２ｕ
ｍ太らせたタイプのライブラリだとする。以上を踏まえ
ると、図５のＦＦＡのエラーセル３０上には、そのセル
の外枠データとオンラインでＬ長を０．２ｕｍ太らせる
ためのＥＢ演算専用層Ｂが置かれていることになる。つ
まり、これは後のＥＢ処理において、タイミングエラー
を解消できたＦＦＢライブラリに相当するトランジスタ
ゲート長に変更するという意図を示している。

【００５２】この他、エラーセル３０ａに対して０．４
ｕｍゲート長を太らせるためのＥＢ演算専用層Ｂ１、あ
るいは、エラーセル３０ｂ，３０ｃ，３０ｄに対してＬ
長ライブラリにおけるＬ長パラメータ分のＥＢ演算専用
層Ｂｎが複数存在する。

【００５３】次に、図６においてＥＢ処理によるＬ長可
変方法を示す。図６に示すように、拡散層１１ａ，１１
ｂ上に跨るゲート層１２ａ、１２ｂを有するＬ長可変用
セル３１のゲート層１２ａにＥＢ演算専用層Ａ１５ａを
形成している。そして、ＬＳＩレイアウト上に追加した
ＥＢ演算専用層Ｂ３２を形成しているとする。

【００５４】先述したが、セル単位レイアウト内にはタ
イミングに影響するトランジスタゲート上に、予めＥＢ
演算専用層Ａ１５ａが含まれており、このＥＢ演算専用
層Ａ１５ａ、つまりは、トランジスタの所定のゲート層
１２ａと、追加されたＥＢ演算専用層Ｂ３２をＥＢ処理
においてＡＮＤによる演算処理をすることで、可変ゲー
ト層３３のみを抽出することができる。後は、この可変
ゲート層３３のデータを同様にＥＢ処理によりＬ長可変
（以下、リサイズという）することにより、ＥＢ処理６
工程によるトランジスタのゲート長の太らせが実現でき
る。

【００５５】よって、先程の例の場合、ＦＦＡのセル上
にＬ長を０．２ｕｍ太らせるためのＥＢ演算専用層Ｂ３
２が被せられているので、図６の可変ゲート層３３のよ
うに特定されたゲート部分が０．２ｕｍだけリサイズさ
れることになる。ちなみに、他に配置されている同セル
ＦＦＡのトランジスタＬ長を０．６ｕｍ太らせたい場合
は、ＬＳＩレイアウト内のその場所に追加するＥＢ演算
専用層Ｂを０．６ｕｍ太らせるＥＢ演算専用層に変える
だけでよい。

【００５６】なお、本設計フローにおいてタイミングエ
ラーが発生した場合は、Ｌ長可変演算式である（１）式ＧＡＴＥＡＬＬ＝ＧＡＴＥＯＲＧ＋（（Ａ×Ｂ）のｒｅｓｉｚｅ処理）＋（（Ａ×Ｂ１）のｒｅｓｉｚｅ処理）＋…＋（（Ａ×Ｂｎ）のｒｅｓｉｚｅ処理）… （１）式をＥＢルールに追加したものがＥＢ処理において使われ
ることになる。

【００５７】以下にこの演算式に関しての説明を行う。
（１）式のＧＡＴＥＡＬＬは、ＥＢ処理後の総ゲート層
を表し、ＧＡＴＥＯＲＧは、Ｌ長修正対象外のゲート層
を表している。そして、ｒｅｓｉｚｅ処理の項は、Ｌ長
可変を行う部分の演算式であり、図６で説明したＥＢ演
算専用層Ａ１５ａと演算専用層Ｂ３２とのＡＮＤ処理結
果に対し、所望のｒｅｓｉｚｅ処理（太らせ処理）を行
う演算式を表している。このｒｅｓｉｚｅ処理の演算項
での演算は、Ｌ幅可変を行う種類ごと、つまり、ＬＳＩ
レイアウトに付加した演算専用層Ｂの種類ごとに行う。
そして、その結果と、Ｌ長修正対象外のゲート層とでＯ
Ｒ処理を行い、最終的なＥＢ処理後のゲート層を得るこ
とになる。次に、本発明の第２の実施の形態を簡単に説
明する。基本的な構成は第１の実施の形態で説明した通
りであるが、図３に示す従来の技術の場合、及び、本発
明の場合のセル単体レイアウト形状において、先の実施
例では、トランジスタのＬ長を従来の技術と同等にした
場合の方法に関して述べているが、同様の効果を得られ
る方法としてトランジスタのＬ長を従来よりも少し太い
データとしておく方法である。ここで、他のタイミング
調整方法は、第１の実施の形態で説明したのと同様であ
る。

【００５８】これによる効果について以下に説明する。
従来の技術でのデータにおけるトランジスタＬ長は、ト
ランジスタ単体のスピードを考え、ＬＳＩ製造プロセス
における最小Ｌ長によりレイアウトされている。これに
より、図３（ｂ）における本発明で使用するセル単位レ
イアウトも、最小のＬ長を使ったセル単位レイアウトに
よる説明となっている。つまり、第１の実施の形態の説
明においては、トランジスタのＬ長を太らせることによ
るタイミング調整しかできない。これに対し、図３
（ｂ）に示すセル単位レイアウトのトランジスタＬ長
を、予め少し太くしておくことにより、本発明の設計フ
ローにおいて、Ｌ長を細らせることによるタイミング調
整が可能となる。第１の実施の形態の場合に比べ、タイ
ミング調整に着目した場合は、トランジスタのＬ長を大
小に可変できることによりタイミング調整がより容易に
実現できるという効果が得られる。

【００５９】以上の実施の形態では、セルブロックが単
体のトランジスタの場合について説明したが、このよう
なセルブロックとしてフリップフロップ、インバータ、
ＮＯＲあるいはＮＡＮＤセルのセルブロックでもよい。

【００６０】また、セル構成要素としてゲート層の場合
でゲート長を可変にする例で説明したが、拡散層の場合
であってゲート幅を可変とする場合でも、本発明は同様
に適用できるものである。また、ここで、複数のＥＢ演
算専用層が１つのセルブロック内部の複数のセル構成要
素にそれぞれ付けられてもよい。

【００６１】

【発明の効果】以上に説明したように、本発明の半導体
集積回路の設計方法によれば以下の効果を得ることがで
きる。その第１は、特定のセル構成要素たとえばトラン
ジスタＬ長をＥＢ処理により可変できる仕組みを備えた
ことで、第１の従来例のようなレイアウト設計後のタイ
ミングエラー発生時に、設計ＴＡＴに影響を与える再度
の回路設計、及び、レイアウト修正を行うことなく、自
動的に短ＴＡＴなタイミング調整が行えるという効果で
ある。又、同様に、従来の遅延素子挿入方式によるレイ
アウト面積の増加も防ぐことが可能となる。

【００６２】その第２は、ＥＢ処理によるレイアウト修
正を可能としたことで、第２の従来例のようにタイミン
グ調整用セル単体レイアウトデータを複数個用意するこ
となくタイミング調整が行え、これにより、ＬＳＩ設計
時のデータ量を減らすことが出来るという効果である。

【００６３】このようにして、本発明では、ＬＳＩ設計
が迅速にでき設計の短ＴＡＴ化が促進され、ＬＳＩ製品
の多品種少量生産が容易になる。

【図面の簡単な説明】

【図１】本発明を説明するための半導体設計フロー図で
ある。

【図２】上記フロー図でのタイミング調整を説明するフ
ローチャートである。

【図３】本発明のセル単位レイアウト形状を説明するた
めのトランジスタの平面図である。

【図４】上記フロー図でのレイアウト加工処理を説明す
るフローチャートである。

【図５】ＬＳＩレイアウトへのＥＢ演算専用層の付加を
示すためのＬＳＩチップの平面図である。

【図６】ＥＢ処理におけるトランジスタのゲート長の可
変方法を示す模式図である。

【図７】従来の技術を説明するための半導体設計フロー
図である。

【図８】従来の技術で遅延素子挿入を説明するためのレ
イアウトの平面図である。

【図９】従来の技術で使用する複数のセル単位レイアウ
トの平面図である。

【符号の説明】

１回路設計２仮配線シミュレーション３レイアウト設計４，２６実配線シミュレーション５，２７判定６ＥＢ処理７タイミング調整８レイアウト加工処理９破線ブロック１０Ｌ長可変用セル単位データ１１，１１ａ，１１ｂ拡散層１２，１２ａ，１２ｂゲート層１３，１３ａコンタクト層１４，１４ａ接続端子層１５，１５ａＥＢ演算専用層Ａ１６Ｌ長ライブラリ１７ＲＣ付ネットリストデータ１８エラー収束後ネットリストデータ１９ＤＥＦ情報２０Ｌ長可変を行うセルのレイアウト座標抽出２１ＬＳＩレイアウトデータ２２ＥＢ演算専用層Ｂ２３Ｌ長可変用レイアウトデータ２４タイミングエラー情報２５エラーセルのセル名変更２８ＥＢルール変更２９ＬＳＩチップ３０，３０ａ，３０ｂ，３０ｃ，３０ｄエラーセル３１Ｌ長可変用セル３２ＥＢ演算専用層Ｂ３３可変ゲート層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 G06F 17/50

Claims

(57)【特許請求の範囲】

【請求項１】回路設計工程、論理機能を有するセルに
対応するセルブロックおよび前記セルブロック間の接続
配線の自動レイアウト工程を含んで構成される半導体集
積回路設計において、前記自動レイアウト工程後のタイ
ミング調整を、入力信号のタイミングエラーが生じたセ
ルブロック内部の特定のセル構成要素の寸法を変更する
ことで行う場合に、前記特定のセル構成要素に第１の演
算専用層を設け、前記タイミングエラーが生じたセルブ
ロックに第２の演算専用層を設け、前記第１の演算専用
層と前記第２の演算専用層の演算処理によりタイミング
調整に必要なセル構成要素の特定を行い、前記セル構成
要素の寸法を変更することを特徴とする半導体集積回路
の設計方法。
【請求項２】前記タイミング調整において、前記特定
のセル構成要素の寸法を変化させた時の回路情報に基づ
き前記入力信号のタイミング検証を行うことを特徴とす
る請求項１記載の半導体集積回路の設計方法。
【請求項３】前記タイミング検証で前記タイミングエ
ラーが解消するセル構成要素の寸法の変化量を指定する
ようにセルブロックに新たなセル名を付けることを特徴
とする請求項２記載の半導体集積回路の設計方法。
【請求項４】前記タイミング検証後のタイミングエラ
ーを収束させたネットリスト情報から前記タイミングエ
ラーの生じたセルブロックの半導体チップ上での座標を
抽出し、前記第２の演算専用層を前記座標にあるセルブ
ロックに設けることを特徴とする請求項１、請求項２ま
たは請求項３記載の半導体集積回路の設計方法。
【請求項５】前記特定のセル構成要素の寸法の変化量
にそれぞれ対応して指定される第２の演算専用層を設け
ることを特徴とする請求項１から請求項４のうち１つの
請求項に記載の半導体集積回路の設計方法。
【請求項６】前記新たなセル名にそれぞれ対応して前
記第２の演算専用層を設けることを特徴とする請求項４
または請求項１から請求項４のうち１つの請求項に記載
の半導体集積回路の設計方法。
【請求項７】半導体チップ上での前記セルブロックお
よび配線のデータに基づいてマスク設計用のデータを形
成する工程において、前記第１の演算専用層と前記第２
の演算専用層に基づいて前記セル構成要素の寸法を変更
することを特徴とする請求項１から請求項６のうち１つ
の請求項に記載の半導体集積回路の設計方法。
【請求項８】半導体チップ上での前記セルブロックお
よび配線のデータに基づいてマスク設計用のデータを形
成する工程において、前記第１の演算専用層と前記第２
の演算専用層とを含むセルブロックのセル構成要素の寸
法を、前記第２の演算専用層に指定された変化量で寸法
変更することを特徴とする請求項７記載の半導体集積回
路の設計方法。
【請求項９】前記セルがフリップフロップ回路、イン
バーター回路、ＮＯＲ回路、ＮＡＮＤ回路であることを
特徴とする請求項１から請求項８のうち１つの請求項に
記載の半導体集積回路の設計方法。
【請求項１０】前記特定のセル構成要素がＭＯＳトラ
ンジスタのゲート層でありゲート長寸法を変更すること
を特徴とする請求項９記載の半導体集積回路の設計方
法。
【請求項１１】前記特定のセル構成要素がＭＯＳトラ
ンジスタの拡散層でありゲート幅寸法を変更することを
特徴とする請求項９記載の半導体集積回路の設計方法。