JP4208410B2 - 回路動作検証方法及び回路動作検証装置 - Google Patents
回路動作検証方法及び回路動作検証装置 Download PDFInfo
- Publication number
- JP4208410B2 JP4208410B2 JP2000402723A JP2000402723A JP4208410B2 JP 4208410 B2 JP4208410 B2 JP 4208410B2 JP 2000402723 A JP2000402723 A JP 2000402723A JP 2000402723 A JP2000402723 A JP 2000402723A JP 4208410 B2 JP4208410 B2 JP 4208410B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- simulation
- mdp
- function
- layout data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩの設計回路の動作の検証にＯＰＣ（Optical Proximity Effect Correction)技術を用いて光近接効果による寸法偏りを考慮した検証を行うことができる回路動作検証方法及び回路動作検証装置に関する。
【０００２】
【従来の技術】
近年のＬＳＩの微細化ぺースはここで述べるまでもなく日進月歩であるが、その微細化技術を支える一技術としてＯＰＣ技術がある。この技術は光近接効果に因って生じるレイアウト（Layout）データと、仕上がり寸法との誤差をデータに補正を掛けることによって最小にする為の技術である。
【０００３】
一方、回路設計者によって設計された回路図（Schematic)に対する回路シミュレーションが図７に示すように回路動作検証方法で従来から行われる。図７において、回路設計者によってSchematic が生成される（ステップ７０１）。この中には各素子の接続情報、素子寸法情報及び電気特性情報等が含まれている。但し、この状態では回路図であり回路シミュレータヘ入力することは出来ない。そこで、ネットリスター（Net1ister)によって素子などの接続情報であるネットリスト（Net1ist)に変換され（ステップ７０２）、ネットリストが得られる（ステップ７０３）。回路シミュレータ（Circuit Simu1ator)は、このネットリストを入力してシミュレーションを行い、その出力結果である出力ファイル（Output Vector）１を出力する（ステップ７０４）。回路設計者は、出力ファイル１を期待値ファイル（Ref.Vector）２と比較することによって回路機能が正常に動作するかどうかを判断することが出来る。
【０００４】
【発明が解決しようとする課題】
上記のような従来の回路動作検証方法でも、ネットリスト内で酸化膜厚やゲート長を３σ増減して計算し、回路シミュレーションによりタイミングを検証することは行われている。しかし、これはプロセスのばらつきを含めてシミュレーションする手法であるが、チップ全体の変化が一律であり、チップ内の部分的な偏りを検証できないという不具合がある。
【０００５】
ここで、上記したＯＰＣ技術を使っても最先端のプロセスを用いて製造された微細化が進んだＬＳＩでは、チップ内のパターンの粗密により仕上がり寸法の偏りが生じてしまう。例えばポリ（Poly）ゲート長にこの偏りが生じると，チップ内の信号の完全性（Signal Integrity）を悪化させ最悪、機能（Function）不良となる。
【０００６】
ところが、従来の回路動作検証方法でも、一律１０％程度の寸法変化は行われていたが、チップ内の寸法変化の部分的な偏りを考慮した回路検証はなされていないため、微細化が進んだＬＳＩについては検証精度が落ちてしまうという問題があった。
【０００７】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、ＯＰＣによるチップ内の寸法補正後の部分的な寸法の偏りを考慮した回路シミュレーションによる動作検証を行うことによって、微細化が進んだＬＳＩについても精度の高い回路動作検証を行うことができる回路動作検証方法及び回路動作検証装置を提供することである。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、設計された回路図に対する回路シミュレーションを行って得られる出力値を期待値と比較して前記回路の動作を検証する回路動作検証方法において、前記回路図からレイアウトデータを作成するステップと、前記作成されたレイアウトデータにＭＤＰ／ＯＰＣ処理を施して修正レイアウトデータを得るステップと、前記レイアウトデータと前記修正レイアウトデータを比較して両者の間で異なる点のデータを抽出するステップと、前記抽出された異なる点のデータの内、トランジスタのゲート長、ゲート幅ならびにメタルの幅を前記回路図に反映させるステップとを具備することにある。
【０００９】
本発明の第２の特徴は、設計された回路図に対する回路シミュレーションを行って得られる出力値を期待値と比較して前記回路の動作を検証する回路動作検証方法において、前記回路図からネットリストを作成するステップと、前記ネットリストを入力して回路シミュレーションを行うことによりその結果である出力値を得るステップと、前記回路シミュレーション結果である出力値と前記期待値を比較するステップと、前記出力値と前記期待値が一致した場合、前記回路図からレイアウトデータを作成するステップと、前記レイアウトデータにＭＤＰ／ＯＰＣ処理を施して修正レイアウトデータを得るステップと、前記修正レイアウトデータにリソシミュレーションを施してＭＤＰ／ＯＰＣ処理後のトランジスタのゲート長を得るステップと、前記得られたゲート長を前記ネットリストに反映させてＭＤＰ／ＯＰＣ処理後のネットリストを得るステップと、前記ＭＤＰ／ＯＰＣ処理後のネットリストを入力して回路シミュレーションを行うことによりＭＤＰ／ＯＰＣ処理後の出力値を得るステップと、前記得られたＭＤＰ／ＯＰＣ処理後の出力値と前記期待値を比較するステップとを具備することにある。
【００１１】
本発明の第３の特徴は、設計された回路図に対する回路シミュレーションを行って得られる出力値を期待値と比較して前記回路の動作を検証する回路動作検証方法において、前記回路図からネットリストを作成するステップと、前記ネットリストを入力して回路シミュレーションを行うことによりその結果である出力値を得るステップと、前記回路シミュレーション結果である出力値と前記期待値を比較するステップと、前記出力値と期待値値が一致した場合、前記回路図からレイアウトデータを作成するステップと、前記レイアウトデータにＭＤＰ／ＯＰＣ処理を施して修正レイアウトデータを得るステップと、前記修正レイアウトデータを入力してリソシミュレーションを施すステップと、前記修正レイアウトデータにリソシミュレーションを施して得たデータからデバイスシミュレーション用のデータを抽出するステップと、前記デバイスシミュレーション用のデータを入力してデバイスシミュレーションを行うことによりＳＰＩＣＥモデルファイルを得るステップと、前記ネットリストに前記ＳＰＩＣＥモデルファイルを結合してＭＤＰ／ＯＰＣ処理後のネットリストを得るステップと、前記ＭＤＰ／ＯＰＣ処理後のネットリストを入力して回路シミュレーションを行うことによりＭＤＰ／ＯＰＣ処理後の出力値を得るステップと、前記得られたＭＤＰ／ＯＰＣ処理後の出力値と前記期待値を比較するステップとを具備することにある。
【００１３】
本発明の第４の特徴は、設計された回路図に対する回路シミュレーションを行って得られる出力値を期待値と比較して前記回路の動作を検証する回路動作検証装置において、前記回路図からレイアウトデータを作成する機能と、前記作成されたレイアウトデータにＭＤＰ／ＯＰＣ処理を施して修正レイアウトデータを得る機能と、前記レイアウトデータと前記修正レイアウトデータを比較して両者の間で異なる点のデータを抽出する機能と、前記抽出された異なる点のデータの内、トランジスタのゲート長、ゲート幅ならびにメタルの幅を前記回路図に反映させる機能とを具備することにある。
【００１４】
本発明の第５特徴は、設計された回路図に対する回路シミュレーションを行って得られる出力値を期待値と比較して前記回路の動作を検証する回路動作検証装置において、前記回路図からネットリストを作成する機能と、前記ネットリストを入力して回路シミュレーションを行うことによりその結果である出力値を得る機能と、前記回路シミュレーション結果である出力値と前記期待値を比較する機能と、前記出力値と期待値が一致した場合、前記回路図からレイアウトデータを作成する機能と、前記レイアウトデータにＭＤＰ／ＯＰＣ処理を施して修正レイアウトデータを得る機能と、前記修正レイアウトデータにリソシミュレーションを施してＭＤＰ／ＯＰＣ処理後のトランジスタのゲート長を得る機能と、前記得られたゲート長を前記ネットリストに反映させてＭＤＰ／ＯＰＣ処理後のネットリストを得る機能と、前記ＭＤＰ／ＯＰＣ処理後のネットリストを入力して回路シミュレーションを行うことによりＭＤＰ／ＯＰＣ処理後の出力値を得る機能と、前記得られたＭＤＰ／ＯＰＣ処理後の出力値と前記期待値を比較する機能とを具備することにある。
【００１６】
本発明の第６の特徴は、設計された回路図に対する回路シミュレーションを行って得られる出力値を期待値と比較して前記回路の動作を検証する回路動作検証装置において、前記回路図からネットリストを作成する機能と、前記ネットリストを入力して回路シミュレーションを行うことによりその結果である出力値を得る機能と、前記回路シミュレーション結果である出力値と前記期待値を比較する機能と、前記出力値と前記期待値が一致した場合、前記回路図からレイアウトデータを作成する機能と、前記レイアウトデータにＭＤＰ／ＯＰＣ処理を施して修正レイアウトデータを得る機能と、前記修正レイアウトデータを入力してリソシミュレーションを施す機能と、前記修正レイアウトデータにリソシミュレーションを施して得たデータからデバイスシミュレーション用のデータを得る機能と、前記デバイスシミュレーション用のデータを入力してデバイスシミュレーションを行うことによりＳＰＩＣＥモデルファイルを得る機能と、前記ネットリストに前記ＳＰＩＣＥモデルファイルを結合してＭＤＰ／ＯＰＣ処理後のネットリストを得る機能と、前記ＭＤＰ／ＯＰＣ処理後のネットリストを入力して回路シミュレーションを行うことによりＭＤＰ／ＯＰＣ処理後の出力値を得る機能と、前記得られたＭＤＰ／ＯＰＣ処理後の出力値と前記期待値を比較する機能とを具備することにある。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明の回路動作検証方法及び装置の第１の実施形態に係るフローを示したフローチャートである。本例の動作検証方法はブロックＡとブロックＢにより構成され、ブロックＡは従来の方法と同様である。
【００１８】
次に本実施形態の動作について説明する。回路設計者によってSchematic が生成される（ステップ１０１）。この中には各素子の接続情報、素子寸法情報及び電気特性情報等が含まれている。但し、この状態では回路図でありサーキットシミュレータヘ入力することは出来ない。そこで、ネットリスター（Net1ister)によって素子などの接続情報であるネットリスト（Net1ist)に変換され（ステップ１０２）、ネットリストが得られる（ステップ１０３）。回路シミュレータ（Circuit Simu1ator)は、このネットリストを入力として回路シミュレーションを行い、その出力結果である出力ファイル（Output Vector）１を出力する（ステップ１０４）。
【００１９】
回路設計者は、出力ファイル１を期待値ファイル（Ref.Vector）２と比較することによって、回路機能が設計どおりに正常に動作するかどうかを判断する。正常に動作すると判断されない場合はSchematic に戻って手直しし、再度、上記した動作検証を行うことを繰り返す。
【００２０】
回路機能が正常に動作すると判断されることによって、通常ブロックＡで検証の取れたSchematic からは、これに対応するレイアウトパターンが作成される（ステップ１０５）。デザインルールの緩やかだった世代では、このレイアウト通りにパターンをシリコンウェハ上に転写することが出来たが、最近の超微細化プロセスでは、ＭＤＰ（Mask Data Processing）／ＯＰＣ処理を施さないと（ステップ１０６）、回路設計者が意図したＭＯＳＦＥＴのポリゲート長等のターゲット寸法を実現することは非常に困難である。
【００２１】
このＭＤＰ／ＯＰＣ処理後のレイアウトデータを修正レイアウトデータとしてＧＤＳ形式でファイル化し（ステップ１０７）、このＧＤＳデータを入力としてリソシミュレーション（Litho Simu1ation）を行なった後（ステップ１０８）、チップ内寸法偏りを反映したＭＤＰ／ＯＰＣ処理後のゲート長のファイルを作成する（ステップ１０９）。この情報をGate 1ength Back Anotate by LVS プログラムによりブロックＡのネットリストに戻して（ステップ１１０）、ＭＤＰ／ＯＰＣ処理後のネットリストファイルに反映し（ステップ１１１）、もう一度、回路シミュレーションを実行する（ステップ１１２）。これにより得られる出力ファイル３は、チップ内の補正偏りを反映したものとなるため、これを期待値ファイル２と比較して回路検証を行う。
【００２２】
ここで、図２の破線で示したポリゲートはリソシミュレーションを行う前のレイアウトパターンで、実線で示したポリゲートの形状がリソシミュレーションを行った後のパターンである。
【００２３】
図３は図１のブロックＢの実線で示した処理の詳細を示したフローチャートで、本例のキーとなる部分を詳述したものである。ステップ１０８のリソシミュレーションの処理からステップ１１１のポリゲート長をBack Annotate する所までを示してある。
【００２４】
まず、リソシミュレーション（ステップ１０８）によって計算された形状のGDSデータを取得する（ステップ１１３）。このGDSデータには、チップ内のパターン粗密によるチップ内ポリゲート長の偏りが含まれたデータとなっている。このデータを入力としてポリゲート長とチップ内の座標とを抽出するプログラムにより、これら２種類のデータを取得する。よって、ステップ１０９で作成されたファイルはポリゲート長とチップ内の座標が含まれている。これらの情報とLVS の情報をリンクし、ステップ１１０のBack Annotateプログラムによって推定仕上がりポリゲート長を持つネットリストが生成される（ステップ１１１）。
【００２５】
本実施形態によれば、ＯＰＣによって補正をかけたデータより得られる推定仕上がり寸法（例えばゲート長）をschematicにBack Anotationして回路シミュレーションすることにより、チップ内の部分的な寸法偏りを考慮した回路動作検証を行うことができ、微細化が進んだＬＳＩについても精度の高い回路動作検証を行うことができる。
【００２６】
図４は、本発明の回路動作検証方法及び装置の第２の実施形態に係るフローを示したフローチャートである。本例の基本フローは第１の実施形態と同じであり、ＭＯＳＦＥＴが全てストレートゲートを有する場合はステップ４０１からステップ４１２までの処理を行い、第１の実施形態と同一である。ＭＯＳＦＥＴにベントゲートが使用されている場合、ステップ４０１からステップ４０８までの処理は上記と同一であるが、その後、ステップ４１５からステップ４１７経由でステップ４１１、４１２に進むところが、第１の実施形態と異なるところである。
【００２７】
図５はベントゲートの例で、リソシミュレーション後には図中、ａで示すようにゲートが太ってしまうことがあり、元のレイアウトデータと異なってしまう。
【００２８】
次に本実施形態の動作の特徴部分について説明する。ステップ４０８で修正レイアウトを入力してリソシミュレーションした後、そのシミュレーション結果からベンドゲートのデバイスシミュレーションするためのデータを取り出し（ステップ４１５）、このデータを用いてデバイスシミュレーションを行う（ステップ４１６）。このデバイスシミュレーション結果をＳＰＩＣＥモデルファイルとして保存した後（ステップ４１７）、このＳＰＩＣＥモデルファイルをステップ４０３の処理で作成されたネットリストに結合し（ステップ４１１）、このネットリストを用いて、もう一度、回路シミュレーションを実行する（ステップ４１２）。これにより、得られる出力ファイル３は、チップ内のベントゲートの補正偏りを反映したものとなるため、これを期待値ファイル２と比較して回路検証を行う。
【００２９】
本実施形態によれば、ベントゲートのチップ内の部分偏差に対しても考慮した回路動作検証を行うことができ、微細化が進んだＬＳＩについても精度の高い回路動作検証を行うことができる。ストレートゲートについても第１の実施形態と同様の効果がある。
【００３０】
図６は、本発明の回路動作検証方法及び装置の第３の実施形態に係るフローを示したフローチャートである。上記第１、第２の実施形態がＭＯＳＦＥＴのポリゲート長に特化して検証する方法について説明してあるが、本例は、ＭＯＳＦＥＴのゲート長の他にメタル配線の幅などに対しても、精度の高い回路動作検証を行う方法について説明してある。
【００３１】
次に本実施形態の動作について説明する。まず、回路設計者によってSchematicが生成され（ステップ６０１）。このSchematicからレイアウトデザイナーによってレイアウトが作成される（ステップ６０２）。この時点で、Schematic とレイアウトの回路属性(ゲート長、ゲート幅、メタルのＲＣ等;但しメタルのＲＣを考慮した場合、本SchematicにはレイアウトよりBack AnnotateされたＲＣを含むものとする）は１対１に対応している。次に作成されたレイアウトにＭＤＰ／ＯＰＣ処理を施して（ステップ６０３）、修正レイアウトを作成する（ステップ６０４）。
【００３２】
この時点で、ステップ６０２のレイアウトとステップ６０４の修正レイアウトの回路属性は等しくなくなっている。その後、ステップ６０３で作成したレイアウトとステップ６０４で作成した修正レイアウトを比較して、異なる点を抽出し（ステップ６０５）、異なる点のデータを得る（ステップ６０６）。この異なる点のデータをステップ６０１のSchematicに反映させて（Back Annotation）、Schematic をパターンの粗密に起因するチップ内の偏りを考慮したものとする。その後、このSchematic からネットリストを作成して、回路シミュレーションを行う。
【００３３】
本実施形態によれば、ＭＯＳＦＥＴのゲート長やゲート幅だけでなく、メタルの幅（ＲＣ）についても、ＯＰＣによって補正をかけたデータより得られる推定仕上がり寸法をschematicにBack Anotationして回路シミュレーションすることにより、ゲート長やメタル幅のチップ内の部分的な寸法偏りを考慮した回路動作検証を行うことができ、微細化が進んだＬＳＩについても精度の高い回路動作検証を行うことができる。
【００３４】
ここで、上記した第１、第２、第３の実施形態においてリソシミュレーションの適用範囲については言及していない。勿論、チップ全体についてシミュレーションが出来れば設計者にとって負担がなく理想的ではあるが、検証する範囲が広くなるので、適切な時間内に結果を出すには、高速の計算機が必要になり、コストが高くなってしまう。そこで、適切な時間及び適切なコストで検証を行うには、リソシミュレーションを行う範囲を限定することが必要となってくる。例えば、ロジックＬＳＩにおいてクリテイカルパスを含むセルのみを処理対象としてリソシミュレーションを実行して処理時間を現実的な範囲に抑えることも重要なポイントである。
【００３５】
尚、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲において、具体的な構成、機能、作用、効果において、他の種々の形態によっても実施することができる。
【００３６】
【発明の効果】
以上詳細に説明したように、本発明によれば、半導体製造における光近接効果によるレイアウト起因の回路・物理特性の回路設計値との相違を考慮した回路シミュレーションを行うことによって起こるタイミングミスマッチを製品試作前に発見することが出来る。
【００３７】
また、ポリゲートの光近接効果によるチップ内寸法偏りを考慮した回路シミュレーションを行うことによって起こるタイミングミスマッチを製品試作前に発見することが出来る。
【００３８】
さらに、光近接効果に起因するBendGate形状を元に素子特性の精度向上をデバイスシミュレーションにより実現し回路シミュレーションを行うことによって起こるタイミングミスマッチを製品試作前に発見することが出来る。
【００３９】
さらに、検証方法中のリソシミュレーションの時間制約（現実的な処理時間を確保する）を解決することが出来る。
【図面の簡単な説明】
【図１】本発明の回路動作検証方法及び装置の第１の実施形態に係るフローを示したフローチャートである。
【図２】ポリゲートのリソシミュレーション前後の形状変化例を示した図である。
【図３】図１のブロックＢの破線で示した処理の詳細を示したフローチャートで、本例のキーとなる部分を詳述した図である。
【図４】本発明の回路動作検証方法及び装置の第２の実施形態に係るフローを示したフローチャートである。
【図５】ベントゲートのリソシミュレーション前後の形状変化例を示した図である。
【図６】本発明の回路動作検証方法及び装置の第３の実施形態に係るフローを示したフローチャートである。
【図７】従来の回路動作検証方法を説明するフローを示した図である。
【符号の説明】
１ 出力ファイル
２ 期待値ファイル
３ ＭＤＰ／ＯＰＣ後の出力ファイル
【発明の属する技術分野】
本発明は、ＬＳＩの設計回路の動作の検証にＯＰＣ（Optical Proximity Effect Correction)技術を用いて光近接効果による寸法偏りを考慮した検証を行うことができる回路動作検証方法及び回路動作検証装置に関する。
【０００２】
【従来の技術】
近年のＬＳＩの微細化ぺースはここで述べるまでもなく日進月歩であるが、その微細化技術を支える一技術としてＯＰＣ技術がある。この技術は光近接効果に因って生じるレイアウト（Layout）データと、仕上がり寸法との誤差をデータに補正を掛けることによって最小にする為の技術である。
【０００３】
一方、回路設計者によって設計された回路図（Schematic)に対する回路シミュレーションが図７に示すように回路動作検証方法で従来から行われる。図７において、回路設計者によってSchematic が生成される（ステップ７０１）。この中には各素子の接続情報、素子寸法情報及び電気特性情報等が含まれている。但し、この状態では回路図であり回路シミュレータヘ入力することは出来ない。そこで、ネットリスター（Net1ister)によって素子などの接続情報であるネットリスト（Net1ist)に変換され（ステップ７０２）、ネットリストが得られる（ステップ７０３）。回路シミュレータ（Circuit Simu1ator)は、このネットリストを入力してシミュレーションを行い、その出力結果である出力ファイル（Output Vector）１を出力する（ステップ７０４）。回路設計者は、出力ファイル１を期待値ファイル（Ref.Vector）２と比較することによって回路機能が正常に動作するかどうかを判断することが出来る。
【０００４】
【発明が解決しようとする課題】
上記のような従来の回路動作検証方法でも、ネットリスト内で酸化膜厚やゲート長を３σ増減して計算し、回路シミュレーションによりタイミングを検証することは行われている。しかし、これはプロセスのばらつきを含めてシミュレーションする手法であるが、チップ全体の変化が一律であり、チップ内の部分的な偏りを検証できないという不具合がある。
【０００５】
ここで、上記したＯＰＣ技術を使っても最先端のプロセスを用いて製造された微細化が進んだＬＳＩでは、チップ内のパターンの粗密により仕上がり寸法の偏りが生じてしまう。例えばポリ（Poly）ゲート長にこの偏りが生じると，チップ内の信号の完全性（Signal Integrity）を悪化させ最悪、機能（Function）不良となる。
【０００６】
ところが、従来の回路動作検証方法でも、一律１０％程度の寸法変化は行われていたが、チップ内の寸法変化の部分的な偏りを考慮した回路検証はなされていないため、微細化が進んだＬＳＩについては検証精度が落ちてしまうという問題があった。
【０００７】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、ＯＰＣによるチップ内の寸法補正後の部分的な寸法の偏りを考慮した回路シミュレーションによる動作検証を行うことによって、微細化が進んだＬＳＩについても精度の高い回路動作検証を行うことができる回路動作検証方法及び回路動作検証装置を提供することである。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、設計された回路図に対する回路シミュレーションを行って得られる出力値を期待値と比較して前記回路の動作を検証する回路動作検証方法において、前記回路図からレイアウトデータを作成するステップと、前記作成されたレイアウトデータにＭＤＰ／ＯＰＣ処理を施して修正レイアウトデータを得るステップと、前記レイアウトデータと前記修正レイアウトデータを比較して両者の間で異なる点のデータを抽出するステップと、前記抽出された異なる点のデータの内、トランジスタのゲート長、ゲート幅ならびにメタルの幅を前記回路図に反映させるステップとを具備することにある。
【０００９】
本発明の第２の特徴は、設計された回路図に対する回路シミュレーションを行って得られる出力値を期待値と比較して前記回路の動作を検証する回路動作検証方法において、前記回路図からネットリストを作成するステップと、前記ネットリストを入力して回路シミュレーションを行うことによりその結果である出力値を得るステップと、前記回路シミュレーション結果である出力値と前記期待値を比較するステップと、前記出力値と前記期待値が一致した場合、前記回路図からレイアウトデータを作成するステップと、前記レイアウトデータにＭＤＰ／ＯＰＣ処理を施して修正レイアウトデータを得るステップと、前記修正レイアウトデータにリソシミュレーションを施してＭＤＰ／ＯＰＣ処理後のトランジスタのゲート長を得るステップと、前記得られたゲート長を前記ネットリストに反映させてＭＤＰ／ＯＰＣ処理後のネットリストを得るステップと、前記ＭＤＰ／ＯＰＣ処理後のネットリストを入力して回路シミュレーションを行うことによりＭＤＰ／ＯＰＣ処理後の出力値を得るステップと、前記得られたＭＤＰ／ＯＰＣ処理後の出力値と前記期待値を比較するステップとを具備することにある。
【００１１】
本発明の第３の特徴は、設計された回路図に対する回路シミュレーションを行って得られる出力値を期待値と比較して前記回路の動作を検証する回路動作検証方法において、前記回路図からネットリストを作成するステップと、前記ネットリストを入力して回路シミュレーションを行うことによりその結果である出力値を得るステップと、前記回路シミュレーション結果である出力値と前記期待値を比較するステップと、前記出力値と期待値値が一致した場合、前記回路図からレイアウトデータを作成するステップと、前記レイアウトデータにＭＤＰ／ＯＰＣ処理を施して修正レイアウトデータを得るステップと、前記修正レイアウトデータを入力してリソシミュレーションを施すステップと、前記修正レイアウトデータにリソシミュレーションを施して得たデータからデバイスシミュレーション用のデータを抽出するステップと、前記デバイスシミュレーション用のデータを入力してデバイスシミュレーションを行うことによりＳＰＩＣＥモデルファイルを得るステップと、前記ネットリストに前記ＳＰＩＣＥモデルファイルを結合してＭＤＰ／ＯＰＣ処理後のネットリストを得るステップと、前記ＭＤＰ／ＯＰＣ処理後のネットリストを入力して回路シミュレーションを行うことによりＭＤＰ／ＯＰＣ処理後の出力値を得るステップと、前記得られたＭＤＰ／ＯＰＣ処理後の出力値と前記期待値を比較するステップとを具備することにある。
【００１３】
本発明の第４の特徴は、設計された回路図に対する回路シミュレーションを行って得られる出力値を期待値と比較して前記回路の動作を検証する回路動作検証装置において、前記回路図からレイアウトデータを作成する機能と、前記作成されたレイアウトデータにＭＤＰ／ＯＰＣ処理を施して修正レイアウトデータを得る機能と、前記レイアウトデータと前記修正レイアウトデータを比較して両者の間で異なる点のデータを抽出する機能と、前記抽出された異なる点のデータの内、トランジスタのゲート長、ゲート幅ならびにメタルの幅を前記回路図に反映させる機能とを具備することにある。
【００１４】
本発明の第５特徴は、設計された回路図に対する回路シミュレーションを行って得られる出力値を期待値と比較して前記回路の動作を検証する回路動作検証装置において、前記回路図からネットリストを作成する機能と、前記ネットリストを入力して回路シミュレーションを行うことによりその結果である出力値を得る機能と、前記回路シミュレーション結果である出力値と前記期待値を比較する機能と、前記出力値と期待値が一致した場合、前記回路図からレイアウトデータを作成する機能と、前記レイアウトデータにＭＤＰ／ＯＰＣ処理を施して修正レイアウトデータを得る機能と、前記修正レイアウトデータにリソシミュレーションを施してＭＤＰ／ＯＰＣ処理後のトランジスタのゲート長を得る機能と、前記得られたゲート長を前記ネットリストに反映させてＭＤＰ／ＯＰＣ処理後のネットリストを得る機能と、前記ＭＤＰ／ＯＰＣ処理後のネットリストを入力して回路シミュレーションを行うことによりＭＤＰ／ＯＰＣ処理後の出力値を得る機能と、前記得られたＭＤＰ／ＯＰＣ処理後の出力値と前記期待値を比較する機能とを具備することにある。
【００１６】
本発明の第６の特徴は、設計された回路図に対する回路シミュレーションを行って得られる出力値を期待値と比較して前記回路の動作を検証する回路動作検証装置において、前記回路図からネットリストを作成する機能と、前記ネットリストを入力して回路シミュレーションを行うことによりその結果である出力値を得る機能と、前記回路シミュレーション結果である出力値と前記期待値を比較する機能と、前記出力値と前記期待値が一致した場合、前記回路図からレイアウトデータを作成する機能と、前記レイアウトデータにＭＤＰ／ＯＰＣ処理を施して修正レイアウトデータを得る機能と、前記修正レイアウトデータを入力してリソシミュレーションを施す機能と、前記修正レイアウトデータにリソシミュレーションを施して得たデータからデバイスシミュレーション用のデータを得る機能と、前記デバイスシミュレーション用のデータを入力してデバイスシミュレーションを行うことによりＳＰＩＣＥモデルファイルを得る機能と、前記ネットリストに前記ＳＰＩＣＥモデルファイルを結合してＭＤＰ／ＯＰＣ処理後のネットリストを得る機能と、前記ＭＤＰ／ＯＰＣ処理後のネットリストを入力して回路シミュレーションを行うことによりＭＤＰ／ＯＰＣ処理後の出力値を得る機能と、前記得られたＭＤＰ／ＯＰＣ処理後の出力値と前記期待値を比較する機能とを具備することにある。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明の回路動作検証方法及び装置の第１の実施形態に係るフローを示したフローチャートである。本例の動作検証方法はブロックＡとブロックＢにより構成され、ブロックＡは従来の方法と同様である。
【００１８】
次に本実施形態の動作について説明する。回路設計者によってSchematic が生成される（ステップ１０１）。この中には各素子の接続情報、素子寸法情報及び電気特性情報等が含まれている。但し、この状態では回路図でありサーキットシミュレータヘ入力することは出来ない。そこで、ネットリスター（Net1ister)によって素子などの接続情報であるネットリスト（Net1ist)に変換され（ステップ１０２）、ネットリストが得られる（ステップ１０３）。回路シミュレータ（Circuit Simu1ator)は、このネットリストを入力として回路シミュレーションを行い、その出力結果である出力ファイル（Output Vector）１を出力する（ステップ１０４）。
【００１９】
回路設計者は、出力ファイル１を期待値ファイル（Ref.Vector）２と比較することによって、回路機能が設計どおりに正常に動作するかどうかを判断する。正常に動作すると判断されない場合はSchematic に戻って手直しし、再度、上記した動作検証を行うことを繰り返す。
【００２０】
回路機能が正常に動作すると判断されることによって、通常ブロックＡで検証の取れたSchematic からは、これに対応するレイアウトパターンが作成される（ステップ１０５）。デザインルールの緩やかだった世代では、このレイアウト通りにパターンをシリコンウェハ上に転写することが出来たが、最近の超微細化プロセスでは、ＭＤＰ（Mask Data Processing）／ＯＰＣ処理を施さないと（ステップ１０６）、回路設計者が意図したＭＯＳＦＥＴのポリゲート長等のターゲット寸法を実現することは非常に困難である。
【００２１】
このＭＤＰ／ＯＰＣ処理後のレイアウトデータを修正レイアウトデータとしてＧＤＳ形式でファイル化し（ステップ１０７）、このＧＤＳデータを入力としてリソシミュレーション（Litho Simu1ation）を行なった後（ステップ１０８）、チップ内寸法偏りを反映したＭＤＰ／ＯＰＣ処理後のゲート長のファイルを作成する（ステップ１０９）。この情報をGate 1ength Back Anotate by LVS プログラムによりブロックＡのネットリストに戻して（ステップ１１０）、ＭＤＰ／ＯＰＣ処理後のネットリストファイルに反映し（ステップ１１１）、もう一度、回路シミュレーションを実行する（ステップ１１２）。これにより得られる出力ファイル３は、チップ内の補正偏りを反映したものとなるため、これを期待値ファイル２と比較して回路検証を行う。
【００２２】
ここで、図２の破線で示したポリゲートはリソシミュレーションを行う前のレイアウトパターンで、実線で示したポリゲートの形状がリソシミュレーションを行った後のパターンである。
【００２３】
図３は図１のブロックＢの実線で示した処理の詳細を示したフローチャートで、本例のキーとなる部分を詳述したものである。ステップ１０８のリソシミュレーションの処理からステップ１１１のポリゲート長をBack Annotate する所までを示してある。
【００２４】
まず、リソシミュレーション（ステップ１０８）によって計算された形状のGDSデータを取得する（ステップ１１３）。このGDSデータには、チップ内のパターン粗密によるチップ内ポリゲート長の偏りが含まれたデータとなっている。このデータを入力としてポリゲート長とチップ内の座標とを抽出するプログラムにより、これら２種類のデータを取得する。よって、ステップ１０９で作成されたファイルはポリゲート長とチップ内の座標が含まれている。これらの情報とLVS の情報をリンクし、ステップ１１０のBack Annotateプログラムによって推定仕上がりポリゲート長を持つネットリストが生成される（ステップ１１１）。
【００２５】
本実施形態によれば、ＯＰＣによって補正をかけたデータより得られる推定仕上がり寸法（例えばゲート長）をschematicにBack Anotationして回路シミュレーションすることにより、チップ内の部分的な寸法偏りを考慮した回路動作検証を行うことができ、微細化が進んだＬＳＩについても精度の高い回路動作検証を行うことができる。
【００２６】
図４は、本発明の回路動作検証方法及び装置の第２の実施形態に係るフローを示したフローチャートである。本例の基本フローは第１の実施形態と同じであり、ＭＯＳＦＥＴが全てストレートゲートを有する場合はステップ４０１からステップ４１２までの処理を行い、第１の実施形態と同一である。ＭＯＳＦＥＴにベントゲートが使用されている場合、ステップ４０１からステップ４０８までの処理は上記と同一であるが、その後、ステップ４１５からステップ４１７経由でステップ４１１、４１２に進むところが、第１の実施形態と異なるところである。
【００２７】
図５はベントゲートの例で、リソシミュレーション後には図中、ａで示すようにゲートが太ってしまうことがあり、元のレイアウトデータと異なってしまう。
【００２８】
次に本実施形態の動作の特徴部分について説明する。ステップ４０８で修正レイアウトを入力してリソシミュレーションした後、そのシミュレーション結果からベンドゲートのデバイスシミュレーションするためのデータを取り出し（ステップ４１５）、このデータを用いてデバイスシミュレーションを行う（ステップ４１６）。このデバイスシミュレーション結果をＳＰＩＣＥモデルファイルとして保存した後（ステップ４１７）、このＳＰＩＣＥモデルファイルをステップ４０３の処理で作成されたネットリストに結合し（ステップ４１１）、このネットリストを用いて、もう一度、回路シミュレーションを実行する（ステップ４１２）。これにより、得られる出力ファイル３は、チップ内のベントゲートの補正偏りを反映したものとなるため、これを期待値ファイル２と比較して回路検証を行う。
【００２９】
本実施形態によれば、ベントゲートのチップ内の部分偏差に対しても考慮した回路動作検証を行うことができ、微細化が進んだＬＳＩについても精度の高い回路動作検証を行うことができる。ストレートゲートについても第１の実施形態と同様の効果がある。
【００３０】
図６は、本発明の回路動作検証方法及び装置の第３の実施形態に係るフローを示したフローチャートである。上記第１、第２の実施形態がＭＯＳＦＥＴのポリゲート長に特化して検証する方法について説明してあるが、本例は、ＭＯＳＦＥＴのゲート長の他にメタル配線の幅などに対しても、精度の高い回路動作検証を行う方法について説明してある。
【００３１】
次に本実施形態の動作について説明する。まず、回路設計者によってSchematicが生成され（ステップ６０１）。このSchematicからレイアウトデザイナーによってレイアウトが作成される（ステップ６０２）。この時点で、Schematic とレイアウトの回路属性(ゲート長、ゲート幅、メタルのＲＣ等;但しメタルのＲＣを考慮した場合、本SchematicにはレイアウトよりBack AnnotateされたＲＣを含むものとする）は１対１に対応している。次に作成されたレイアウトにＭＤＰ／ＯＰＣ処理を施して（ステップ６０３）、修正レイアウトを作成する（ステップ６０４）。
【００３２】
この時点で、ステップ６０２のレイアウトとステップ６０４の修正レイアウトの回路属性は等しくなくなっている。その後、ステップ６０３で作成したレイアウトとステップ６０４で作成した修正レイアウトを比較して、異なる点を抽出し（ステップ６０５）、異なる点のデータを得る（ステップ６０６）。この異なる点のデータをステップ６０１のSchematicに反映させて（Back Annotation）、Schematic をパターンの粗密に起因するチップ内の偏りを考慮したものとする。その後、このSchematic からネットリストを作成して、回路シミュレーションを行う。
【００３３】
本実施形態によれば、ＭＯＳＦＥＴのゲート長やゲート幅だけでなく、メタルの幅（ＲＣ）についても、ＯＰＣによって補正をかけたデータより得られる推定仕上がり寸法をschematicにBack Anotationして回路シミュレーションすることにより、ゲート長やメタル幅のチップ内の部分的な寸法偏りを考慮した回路動作検証を行うことができ、微細化が進んだＬＳＩについても精度の高い回路動作検証を行うことができる。
【００３４】
ここで、上記した第１、第２、第３の実施形態においてリソシミュレーションの適用範囲については言及していない。勿論、チップ全体についてシミュレーションが出来れば設計者にとって負担がなく理想的ではあるが、検証する範囲が広くなるので、適切な時間内に結果を出すには、高速の計算機が必要になり、コストが高くなってしまう。そこで、適切な時間及び適切なコストで検証を行うには、リソシミュレーションを行う範囲を限定することが必要となってくる。例えば、ロジックＬＳＩにおいてクリテイカルパスを含むセルのみを処理対象としてリソシミュレーションを実行して処理時間を現実的な範囲に抑えることも重要なポイントである。
【００３５】
尚、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲において、具体的な構成、機能、作用、効果において、他の種々の形態によっても実施することができる。
【００３６】
【発明の効果】
以上詳細に説明したように、本発明によれば、半導体製造における光近接効果によるレイアウト起因の回路・物理特性の回路設計値との相違を考慮した回路シミュレーションを行うことによって起こるタイミングミスマッチを製品試作前に発見することが出来る。
【００３７】
また、ポリゲートの光近接効果によるチップ内寸法偏りを考慮した回路シミュレーションを行うことによって起こるタイミングミスマッチを製品試作前に発見することが出来る。
【００３８】
さらに、光近接効果に起因するBendGate形状を元に素子特性の精度向上をデバイスシミュレーションにより実現し回路シミュレーションを行うことによって起こるタイミングミスマッチを製品試作前に発見することが出来る。
【００３９】
さらに、検証方法中のリソシミュレーションの時間制約（現実的な処理時間を確保する）を解決することが出来る。
【図面の簡単な説明】
【図１】本発明の回路動作検証方法及び装置の第１の実施形態に係るフローを示したフローチャートである。
【図２】ポリゲートのリソシミュレーション前後の形状変化例を示した図である。
【図３】図１のブロックＢの破線で示した処理の詳細を示したフローチャートで、本例のキーとなる部分を詳述した図である。
【図４】本発明の回路動作検証方法及び装置の第２の実施形態に係るフローを示したフローチャートである。
【図５】ベントゲートのリソシミュレーション前後の形状変化例を示した図である。
【図６】本発明の回路動作検証方法及び装置の第３の実施形態に係るフローを示したフローチャートである。
【図７】従来の回路動作検証方法を説明するフローを示した図である。
【符号の説明】
１ 出力ファイル
２ 期待値ファイル
３ ＭＤＰ／ＯＰＣ後の出力ファイル
Claims (9)
- 設計された回路図に対する回路シミュレーションを行って得られる出力値を期待値と比較して前記回路の動作を検証する回路動作検証方法において、
前記回路図からレイアウトデータを作成するステップと、
前記作成されたレイアウトデータにＭＤＰ／ＯＰＣ処理を施して修正レイアウトデータを得るステップと、
前記レイアウトデータと前記修正レイアウトデータを比較して両者の間で異なる点のデータを抽出するステップと、
前記抽出された異なる点のデータの内、トランジスタのゲート長、ゲート幅ならびにメタルの幅を前記回路図に反映させるステップと、
を具備することを特徴とする回路動作検証方法。 - 設計された回路図に対する回路シミュレーションを行って得られる出力値を期待値と比較して前記回路の動作を検証する回路動作検証方法において、
前記回路図からネットリストを作成するステップと、
前記ネットリストを入力して回路シミュレーションを行うことによりその結果である出力値を得るステップと、
前記回路シミュレーション結果である出力値と前記期待値を比較するステップと、
前記出力値と前記期待値が一致した場合、前記回路図からレイアウトデータを作成するステップと、
前記レイアウトデータにＭＤＰ／ＯＰＣ処理を施して修正レイアウトデータを得るステップと、
前記修正レイアウトデータにリソシミュレーションを施してＭＤＰ／ＯＰＣ処理後のトランジスタのゲート長を得るステップと、
前記得られたゲート長を前記ネットリストに反映させてＭＤＰ／ＯＰＣ処理後のネットリストを得るステップと、 前記ＭＤＰ／ＯＰＣ処理後のネットリストを入力して回路シミュレーションを行うことによりＭＤＰ／ＯＰＣ処理後の出力値を得るステップと、
前記得られたＭＤＰ／ＯＰＣ処理後の出力値と前記期待値を比較するステップと、
を具備することを特徴とする回路動作検証方法。 - 前記修正レイアウトデータにリソシミュレーションを施してＧＤＳデータを得るステップと、
前記ＧＤＳデータからゲート長とその座標を抽出するステップとを具備することを特徴とする請求項２記載の回路動作検証方法。 - 設計された回路図に対する回路シミュレーションを行って得られる出力値を期待値と比較して前記回路の動作を検証する回路動作検証方法において、
前記回路図からネットリストを作成するステップと、
前記ネットリストを入力して回路シミュレーションを行うことによりその結果である出力値を得るステップと、
前記回路シミュレーション結果である出力値と前記期待値を比較するステップと、
前記出力値と期待値値が一致した場合、前記回路図からレイアウトデータを作成するステップと、
前記レイアウトデータにＭＤＰ／ＯＰＣ処理を施して修正レイアウトデータを得るステップと、
前記修正レイアウトデータを入力してリソシミュレーションを施すステップと、
前記修正レイアウトデータにリソシミュレーションを施して得たデータからデバイスシミュレーション用のデータを抽出するステップと、
前記デバイスシミュレーション用のデータを入力してデバイスシミュレーションを行うことによりＳＰＩＣＥモデルファイルを得るステップと、
前記ネットリストに前記ＳＰＩＣＥモデルファイルを結合してＭＤＰ／ＯＰＣ処理後のネットリストを得るステップと、 前記ＭＤＰ／ＯＰＣ処理後のネットリストを入力して回路シミュレーションを行うことによりＭＤＰ／ＯＰＣ処理後の出力値を得るステップと、
前記得られたＭＤＰ／ＯＰＣ処理後の出力値と前記期待値を比較するステップと、
を具備することを特徴とする回路動作検証方法。 - 前記回路動作の検証をチップ上の限定された範囲の回路にのみ施すことを特徴とする請求項１乃至４いずれか１項に記載の回路動作検証方法。
- 設計された回路図に対する回路シミュレーションを行って得られる出力値を期待値と比較して前記回路の動作を検証する回路動作検証装置において、
前記回路図からレイアウトデータを作成する機能と、
前記作成されたレイアウトデータにＭＤＰ／ＯＰＣ処理を施して修正レイアウトデータを得る機能と、
前記レイアウトデータと前記修正レイアウトデータを比較して両者の間で異なる点のデータを抽出する機能と、
前記抽出された異なる点のデータの内、トランジスタのゲート長やゲート幅、メタルの幅を前記回路図に反映させる機能と、
を具備することを特徴とする回路動作検証装置。 - 設計された回路図に対する回路シミュレーションを行って得られる出力値を期待値と比較して前記回路の動作を検証する回路動作検証装置において、
前記回路図からネットリストを作成する機能と、
前記ネットリストを入力して回路シミュレーションを行うことによりその結果である出力値を得る機能と、
前記回路シミュレーション結果である出力値と前記期待値を比較する機能と、 前記出力値と期待値が一致した場合、前記回路図からレイアウトデータを作成する機能と、
前記レイアウトデータにＭＤＰ／ＯＰＣ処理を施して修正レイアウトデータを得る機能と、
前記修正レイアウトデータにリソシミュレーションを施してＭＤＰ／ＯＰＣ処理後のトランジスタのゲート長を得る機能と、
前記得られたゲート長を前記ネットリストに反映させてＭＤＰ／ＯＰＣ処理後のネットリストを得る機能と、
前記ＭＤＰ／ＯＰＣ処理後のネットリストを入力して回路シミュレーションを行うことによりＭＤＰ／ＯＰＣ処理後の出力値を得る機能と、
前記得られたＭＤＰ／ＯＰＣ処理後の出力値と前記期待値を比較する機能と、
を具備することを特徴とする回路動作検証装置。 - 前記修正レイアウトデータにリソシミュレーションを施してＧＤＳデータを得る機能と、
前記ＧＤＳデータからゲート長とその座標を抽出する機能とを具備することを特徴とする請求項７記載の回路動作検証装置。 - 設計された回路図に対する回路シミュレーションを行って得られる出力値を期待値と比較して前記回路の動作を検証する回路動作検証装置において、
前記回路図からネットリストを作成する機能と、
前記ネットリストを入力して回路シミュレーションを行うことによりその結果である出力値を得る機能と、
前記回路シミュレーション結果である出力値と前記期待値を比較する機能と、 前記出力値と前記期待値が一致した場合、前記回路図からレイアウトデータを作成する機能と、
前記レイアウトデータにＭＤＰ／ＯＰＣ処理を施して修正レイアウトデータを得る機能と、
前記修正レイアウトデータを入力してリソシミュレーションを施す機能と、
前記修正レイアウトデータにリソシミュレーションを施して得たデータからデバイスシミュレーション用のデータを得る機能と、
前記デバイスシミュレーション用のデータを入力してデバイスシミュレーションを行うことによりＳＰＩＣＥモデルファイルを得る機能と、
前記ネットリストに前記ＳＰＩＣＥモデルファイルを結合してＭＤＰ／ＯＰＣ処理後のネットリストを得る機能と、 前記ＭＤＰ／ＯＰＣ処理後のネットリストを入力して回路シミュレーションを行うことによりＭＤＰ／ＯＰＣ処理後の出力値を得る機能と、
前記得られたＭＤＰ／ＯＰＣ処理後の出力値と前記期待値を比較する機能と、
を具備することを特徴とする回路動作検証装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000402723A JP4208410B2 (ja) | 2000-12-28 | 2000-12-28 | 回路動作検証方法及び回路動作検証装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000402723A JP4208410B2 (ja) | 2000-12-28 | 2000-12-28 | 回路動作検証方法及び回路動作検証装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002203907A JP2002203907A (ja) | 2002-07-19 |
| JP4208410B2 true JP4208410B2 (ja) | 2009-01-14 |
Family
ID=18866965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000402723A Expired - Fee Related JP4208410B2 (ja) | 2000-12-28 | 2000-12-28 | 回路動作検証方法及び回路動作検証装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4208410B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7794897B2 (en) | 2004-03-02 | 2010-09-14 | Kabushiki Kaisha Toshiba | Mask pattern correcting method, mask pattern inspecting method, photo mask manufacturing method, and semiconductor device manufacturing method |
| US7653890B2 (en) * | 2004-04-02 | 2010-01-26 | Cadence Design Systems, Inc. | Modeling resolution enhancement processes in integrated circuit fabrication |
| JP2006024004A (ja) | 2004-07-08 | 2006-01-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路の動作検証システム及びその動作検証方法 |
| JP4533698B2 (ja) * | 2004-08-12 | 2010-09-01 | 株式会社東芝 | 自動設計システム、自動設計方法及び半導体装置の製造方法 |
| JP2006318978A (ja) * | 2005-05-10 | 2006-11-24 | Toshiba Corp | パターン設計方法 |
| JP2008033277A (ja) | 2006-06-29 | 2008-02-14 | Sharp Corp | 設計データ又はマスクデータの補正方法および補正システム、設計データ又はマスクデータの検証方法および検証システム、半導体集積回路の歩留まり予測方法、デザインルールの改善方法、マスクの製造方法、並びに、半導体集積回路の製造方法 |
| JP2008299259A (ja) * | 2007-06-04 | 2008-12-11 | Dainippon Printing Co Ltd | フォトマスク欠陥判定方法 |
-
2000
- 2000-12-28 JP JP2000402723A patent/JP4208410B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002203907A (ja) | 2002-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7404173B2 (en) | Intermediate layout for resolution enhancement in semiconductor fabrication | |
| US8196068B2 (en) | Modeling critical-dimension (CD) scanning-electron-microscopy (CD-SEM) CD extraction | |
| US6425112B1 (en) | Auto correction of error checked simulated printed images | |
| US8438505B2 (en) | Method for improving accuracy of parasitics extraction considering sub-wavelength lithography effects | |
| US20050229130A1 (en) | Method and apparatus for selective, incremental, reconfigurable and reusable semiconductor manufacturing resolution-enhancements | |
| US7032194B1 (en) | Layout correction algorithms for removing stress and other physical effect induced process deviation | |
| JP2006178907A (ja) | 回路シミュレーション方法および装置 | |
| US8020120B2 (en) | Layout quality gauge for integrated circuit design | |
| KR20090077692A (ko) | 반도체 장치의 제조 방법, 반도체 장치의 제조 프로그램 및반도체 장치의 제조 시스템 | |
| JP4208410B2 (ja) | 回路動作検証方法及び回路動作検証装置 | |
| JP2006053248A (ja) | 設計パターンデータ作成方法、マスクパターンデータ作成方法、マスク製造方法、半導体装置の方法およびプログラム | |
| US20060265677A1 (en) | Method and system for increased accuracy for extraction of electrical parameters | |
| JP2004302263A (ja) | マスクパターン補正方法およびフォトマスク | |
| JP4133047B2 (ja) | 補正マスクパターン検証装置および補正マスクパターン検証方法 | |
| JP2000155408A (ja) | パタ―ンデ―タ検証方法およびパタ―ンデ―タ補正方法 | |
| US20130132917A1 (en) | Pattern Matching Hints | |
| Pack et al. | Physical and timing verification of subwavelength-scale designs: I. lithography impact on MOSFETs | |
| CN116710843A (zh) | 用于自由形状的光学邻近校正 | |
| Teh et al. | Performance-based optical proximity correction methodology | |
| JP3288336B2 (ja) | 半導体集積回路の設計方法 | |
| Mansfield et al. | Lithography simulation in DfM: achievable accuracy versus requirements | |
| Rajagopal et al. | Context analysis and validation of lithography induced systematic variations in 65nm designs | |
| Tsai et al. | A new method to improve accuracy of parasitics extraction considering sub-wavelength lithography effects | |
| Qian et al. | Advanced physical models for mask data verification and impacts on physical layout synthesis | |
| Rittman | Nanometer DFM–the tip of the ice |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050308 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080715 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080911 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081007 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081021 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |