JP4533698B2 - 自動設計システム、自動設計方法及び半導体装置の製造方法 - Google Patents
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Description
(その他の実施の形態)
上記のように、本発明を実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。例えば実施の形態では、図4に示した1本のゲート電極34Aを有する第2のn型チャネルトランジスタのレイアウトデータを例に図1に示した自動設計システム及び図12に示した自動設計方法を用いてゲート長を補正する方法を説明したが、図21に示すように、複数のゲート電極40A, 41, 42Aを有するトランジスタのレイアウトデータにも本発明は適応可能である。
102…基準データ定義部
201…構造予測部
400…補正部
Claims (5)
- 複数のトランジスタのレイアウトデータから前記複数のトランジスタのそれぞれの拡散領域の面積を計算する面積計算部と、
前記拡散領域のゲート長方向の寸法が最も小さいレイアウトデータを基準レイアウトデータとして定義する基準データ定義部と、
前記拡散領域のゲート長方向の寸法、前記面積、イオン注入条件及び熱処理条件に基づいて、実効チャネル長を予測する構造予測部と、
前記複数のトランジスタの総ての前記実効チャネル長と、前記基準レイアウトデータに基づく実効チャネル長との有意差がなくなるよう、前記複数のトランジスタのレイアウトデータに含まれる複数のゲート電極のレイアウトパターンのそれぞれのゲート長を補正する補正部
とを備えることを特徴とする自動設計システム。 - 前記複数のゲート電極のレイアウトパターンのそれぞれを光近接効果補正する光近接効果補正部を更に備えることを特徴とする請求項1記載の自動設計システム。
- 面積計算部が、複数のトランジスタのレイアウトデータから前記複数のトランジスタのそれぞれの拡散領域の面積を計算し、データ記憶装置に格納するステップと、
基準データ定義部が、前記拡散領域のゲート長方向の寸法が最も小さいレイアウトデータを基準レイアウトデータとして定義し、前記データ記憶装置に格納するステップと、
構造予測部が、前記拡散領域のゲート長方向の寸法、イオン注入条件、熱処理条件、及び前記データ記憶装置に格納された前記拡散領域の面積に基づいて、前記複数のトランジスタのそれぞれの実効チャネル長を予測するステップと、
補正部が、前記複数のトランジスタの総ての前記実効チャネル長と、前記データ記憶装置に格納された前記基準レイアウトデータに基づく実効チャネル長との有意差がなくなるよう、前記複数のトランジスタのレイアウトデータに含まれる複数のゲート電極のレイアウトパターンのそれぞれのゲート長を補正し、前記データ記憶装置に格納するステップ
とを含むことを特徴とする自動設計方法。 - 光近接効果補正部が、前記データ記憶装置に格納された前記複数のゲート電極のレイアウトパターンのそれぞれを光近接効果補正し、マスクデータ記憶装置に格納するステップを更に含むことを特徴とする請求項3記載の自動設計方法。
- 複数のトランジスタのレイアウトデータから前記複数のトランジスタのそれぞれの拡散領域の面積を計算し、前記拡散領域のゲート長方向の寸法が最も小さいレイアウトデータを基準レイアウトデータとして定義し、前記拡散領域のゲート長方向の寸法、イオン注入条件、熱処理条件、及び前記拡散領域の面積に基づいて、前記複数のトランジスタのそれぞれの実効チャネル長を予測して、複数のトランジスタの総ての実効チャネル長の有意差がなくなるよう、前記複数のトランジスタのレイアウトデータに含まれる複数のゲート電極のレイアウトパターンのそれぞれのゲート長を補正して、前記それぞれのゲート長が補正された複数のゲート電極のマスクパターンを有するフォトマスクを用意するステップと、
表面にゲート絶縁膜が形成された半導体基板上に導電層を堆積するステップと、
前記フォトマスクの像を投影したエッチングマスクを前記導電層上にパターニングするステップと、
前記エッチングマスクを用いて前記導電層をエッチングし、複数のゲート電極を形成するステップと、
前記複数のゲート電極をマスクの一部として用いて、不純物イオンを前記半導体基板に選択的に注入するステップと、
熱処理により、前記不純物イオンを活性化し、前記拡散領域を形成し、それぞれの実効チャネル長の有意差がない前記複数のトランジスタを前記半導体基板に形成するステップ
とを含むことを特徴とする半導体装置の製造方法。
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US7730432B1 (en) | 2005-03-30 | 2010-06-01 | Tela Innovations, Inc. | Method and system for reshaping a transistor gate in an integrated circuit to achieve a target objective |
US7441211B1 (en) * | 2005-05-06 | 2008-10-21 | Blaze Dfm, Inc. | Gate-length biasing for digital circuit optimization |
US8490043B2 (en) * | 2005-05-06 | 2013-07-16 | Tela Innovations, Inc. | Standard cells having transistors annotated for gate-length biasing |
US7401310B1 (en) | 2006-04-04 | 2008-07-15 | Advanced Micro Devices, Inc. | Integrated circuit design with cell-based macros |
JP2009026829A (ja) * | 2007-07-17 | 2009-02-05 | Nec Electronics Corp | 半導体集積回路の設計方法及びマスクデータ作成プログラム |
JP5521993B2 (ja) * | 2010-11-17 | 2014-06-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法及び半導体装置 |
US8527933B2 (en) * | 2011-09-20 | 2013-09-03 | Freescale Semiconductor, Inc. | Layout technique for stress management cells |
US8921217B2 (en) * | 2011-12-20 | 2014-12-30 | Altera Corporation | Methods of forming gate structures for reduced leakage |
WO2015048532A1 (en) | 2013-09-26 | 2015-04-02 | Synopsys, Inc. | Parameter extraction of dft |
US10516725B2 (en) | 2013-09-26 | 2019-12-24 | Synopsys, Inc. | Characterizing target material properties based on properties of similar materials |
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US10489212B2 (en) | 2013-09-26 | 2019-11-26 | Synopsys, Inc. | Adaptive parallelization for multi-scale simulation |
WO2015048400A1 (en) * | 2013-09-26 | 2015-04-02 | Synopsys, Inc. | Estimation of effective channel length for finfets and nano-wires |
US10402520B2 (en) | 2013-09-26 | 2019-09-03 | Synopsys, Inc. | First principles design automation tool |
US10078735B2 (en) | 2015-10-30 | 2018-09-18 | Synopsys, Inc. | Atomic structure optimization |
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05343672A (ja) * | 1992-06-09 | 1993-12-24 | Seiko Epson Corp | 半導体装置 |
JPH11284170A (ja) * | 1998-03-30 | 1999-10-15 | Ricoh Co Ltd | 回路シミュレーション方法、回路シミュレーション装置および回路シミュレーションプログラムを記録した記録媒体 |
JP2002203907A (ja) * | 2000-12-28 | 2002-07-19 | Toshiba Corp | 回路動作検証方法及び回路動作検証装置 |
Family Cites Families (9)
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---|---|---|---|---|
US5646870A (en) * | 1995-02-13 | 1997-07-08 | Advanced Micro Devices, Inc. | Method for setting and adjusting process parameters to maintain acceptable critical dimensions across each die of mass-produced semiconductor wafers |
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JP2000049338A (ja) * | 1998-07-28 | 2000-02-18 | Mitsubishi Electric Corp | 絶縁ゲート型トランジスタの特性評価方法、絶縁ゲート型トランジスタの製造方法、絶縁ゲート型トランジスタの特性評価装置、および特性評価プログラムを記録してあるコンピュータ読み取り可能な記録媒体 |
JP3409841B2 (ja) * | 1998-10-07 | 2003-05-26 | 沖電気工業株式会社 | プロファイル抽出方法 |
KR100297731B1 (ko) * | 1999-06-11 | 2001-11-01 | 윤종용 | 반도체 소자의 제조방법 |
US6323113B1 (en) * | 1999-12-10 | 2001-11-27 | Philips Electronics North America Corporation | Intelligent gate-level fill methods for reducing global pattern density effects |
US6482660B2 (en) * | 2001-03-19 | 2002-11-19 | International Business Machines Corporation | Effective channel length control using ion implant feed forward |
US6807655B1 (en) * | 2002-05-17 | 2004-10-19 | Lsi Logic Corporation | Adaptive off tester screening method based on intrinsic die parametric measurements |
JP2005209836A (ja) * | 2004-01-22 | 2005-08-04 | Toshiba Corp | 半導体装置の製造方法 |
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Patent Citations (3)
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---|---|---|---|---|
JPH05343672A (ja) * | 1992-06-09 | 1993-12-24 | Seiko Epson Corp | 半導体装置 |
JPH11284170A (ja) * | 1998-03-30 | 1999-10-15 | Ricoh Co Ltd | 回路シミュレーション方法、回路シミュレーション装置および回路シミュレーションプログラムを記録した記録媒体 |
JP2002203907A (ja) * | 2000-12-28 | 2002-07-19 | Toshiba Corp | 回路動作検証方法及び回路動作検証装置 |
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