KR100673139B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 반도체 소자의 트랜지스터를 평판 구조 대신 반도체 기판의 윗면과 양쪽 측면의 3면이 게이트 전극에 의하여 둘러싸인 핀 구조로 설계함으로써 효과적으로 게이트를 제어할 수 있어, 단 채널 효과(Short Channel Effect)를 개선할 수 있는 기술이다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 종래 기술에 따른 반도체 소자의 단면도.
도 2a 및 2b는 종래 기술에 따른 반도체 소자의 에너지 밴드를 도시한 도면들.
도 3은 본 발명의 바람직한 실시 예에 따른 반도체 소자의 레이아웃.
도 4는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 단면도.
도 5a 내지 5e는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 반도체 소자의 트랜지스터를 평판 구조 대신 반도체 기판의 윗면과 양쪽 측면의 3면이 게이트 전극에 의하여 둘러싸인 핀 구조로 설계함으로써 효과적으로 게이트를 제어할 수 있어 단 채널 효과를 개선할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 반도체 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10)에 활성 영역을 정의하는 소자 분리막(20)과, p-well 영역(30) 및 n-well 영역(35)이 구비되어 있고, p-well 영역(30) 상부의 반도체 기판(10)에 구비된 nMOS 채널 이온 주입 영역(40)과, 그 위에 형성된 게이트 산화막(50)과, 그 상부에 게이트 전극(55)으로 이루어진 nMOS 영역(1000a)이 구비되어 있으며, n-well 영역(35) 상부의 반도체 기판에 구비된 pMOS 채널 이온 주입 영역(45)과, 그 위에 형성된 게이트 산화막(50)과, 그 상부에 게이트 전극(55)으로 이루어진 pMOS 영역(1000b)이 구비된다.
도 2a 및 2b는 종래 기술에 따른 반도체 소자의 에너지 밴드를 도시한 도면들로서, 도 2a는 nMOS 영역과 pMOS 영역의 게이트 전극이 n+ 폴리실리콘층으로 이루어진 경우이고, 도 2b는 nMOS 영역의 게이트 전극이 n+ 폴리실리콘층으로 이루어지고 pMOS 영역의 게이트 전극이 p+ 폴리실리콘층으로 이루어진 경우이다.
도 2a를 참조하면, nMOS 영역의 p-well 영역과 pMOS 영역의 n-well 영역이 서로 다른 페르미 준위(EF)를 갖게 되나, 게이트 전극의 일 함수는 모두 동일하다. 그리고 p-well 영역 및 n-well 영역이 각각 1.0e17/㎤의 p형 및 n형 불순물로 도핑되어 있다고 가정하면, 게이트 전극과 반도체 기판 사이의 일 함수차(ΦMS = ΦM - ΦSi)가 nMOS의 경우에는 -0.98eV이고, pMOS의 경우에는 -0.15eV이다. 따라서, nMOS 영역과 pMOS 영역에서 게이트 전극과 반도체 기판 사이의 일 함수차는 차이가 있다. 이러한 일 함수차의 차이를 감소시키기 위하여, nMOS 채널 이온 주입 영역에는 p-well과 동일한 p형 불순물을 이온 주입하는 반면에, pMOS 채널 이온 주입 영역에 는 n-well과 반대인 p형 불순물을 이온 주입한다.
도 2b를 참조하면, n+ 폴리실리콘층으로 이루어진 nMOS의 게이트 전극의 일 함수는 4.05eV인 반면, p+ 폴리실리콘층으로 이루어진 pMOS의 게이트 전극의 일 함수는 5.17eV이다. 그리고 p-well 및 n-well이 각각 1.0e17/㎤의 p형 및 n형 불순물로 도핑되어 있다고 가정하면, 게이트 전극과 반도체 기판 사이의 일 함수차(ΦMS = ΦM - ΦSi)가 nMOS의 경우에는 -0.97eV이고, pMOS의 경우에는 +0.97eV이다. 따라서, nMOS 영역과 pMOS 영역에서 게이트 전극과 반도체 기판 사이의 일 함수차는 절대값에서 동일하게 된다. 이것은 nMOS의 문턱전압이 양(+)이고, pMOS의 문턱전압이 음(-)인 점을 고려하면 정확히 대칭되는 구조이다.
최근 반도체 기술이 발달함에 따라 nMOS 및 pMOS 트랜지스터의 채널 길이는 점점 더 짧아지게 되고, 게이트 산화막의 두께도 더 얇아지게 되었다. 따라서, 문턱 전압(threshold voltage)의 절대값의 크기도 감소하게 되었다. 그러므로 well 농도 및 채널 이온 주입 농도를 더 증가시켜 문턱 전압의 크기를 유지시켜야 한다.
그러나 도 2a의 종래 기술에 따른 반도체 소자에서는 nMOS 영역의 경우 well 영역과 채널영역의 이온 주입 불순물이 같은 p형으로 크게 문제가 되지 않으나, pMOS 영역의 경우 well 영역의 이온 주입 불순물이 n형인 반면, 채널 영역의 이온 주입 불순물은 p형으로 서로 반대가 되어 well 영역의 농도가 증가할수록 채널 영역의 농도도 함께 증가하여야 한다. 따라서, 0.15㎛ 이하의 채널 길이를 갖는 pMOS 트랜지스터에서는 단 채널 효과(Short Channel Effect)가 증가되어 pMOS 트랜지스 터 제작이 어렵다.
한편, 도 2b의 종래 기술에 따른 반도체 소자에서는 nMOS의 게이트 전극을 n+ 폴리실리콘층으로 형성하고, pMOS 영역의 게이트 전극을 p+ 폴리실리콘층으로 형성함으로써 nMOS 채널 이온 주입 영역에서 p-well과 동일한 p형 불순물을 이온 주입하고, pMOS 채널 이온 주입 영역에서 n-well과 동일한 n형 불순물을 이온 주입하여 단 채널 효과를 크게 개선할 수 있다.
그러나 반도체 기술이 발달함에 따라 게이트 산화막의 두께도 더 얇아지게 되고, p+ 폴리실리콘층에 도핑된 p형 불순물이 후속 열 공정 처리시 p+ 폴리실리콘층으로부터 게이트 산화막으로 확산되며, 심지어 pMOS 채널 영역으로까지 확산된다. 따라서, 게이트 산화막으로 확산된 p형 불순물은 게이트 산화막의 신뢰성을 감소시킨다. 또한, 게이트 산화막을 통하여 pMOS 채널 영역으로 확산한 p형 불순물은 pMOS 트랜지스터의 문턱 전압값을 변화시키게 된다.
더욱이 nMOS 영역과 pMOS 영역의 게이트 전극을 다른 형으로 형성하는 반도체 소자의 제조 공정은 추가적인 단계를 필요로 하고, nMOS 영역과 pMOS 영역 사이에 불순물이 상호 확산되는 현상을 방지하여야 하는 문제점이 있다.
그리고 게이트 전극으로 p+ 폴리실리콘층을 사용 시 게이트 밑면과 게이트 산화막 사이의 충분하지 못한 p형 불순물 도핑으로 인하여 산화막이 얇아짐으로써 poly depletion이 증가하여 동작 영역에서 유효 게이트 산화막의 두께가 증가되어 전류 구동력을 감소시키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 반도체 소자의 트랜지스터를 평판 구조 대신 반도체 기판의 윗면과 양쪽 측면의 3면이 게이트 전극에 의하여 둘러싸인 핀 구조로 설계함으로써 효과적으로 게이트를 제어할 수 있어 단 채널 효과(Short Channel Effect)를 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자는,
nMOS 영역 및 pMOS 영역과 제 1 소자 분리막에 의해 정의되는 활성 영역을 포함하는 반도체 기판과, 상기 nMOS 영역 또는 pMOS 영역 중 적어도 어느 한 영역의 활성 영역에 구비되되, 제 1 소자 분리막과 제 2 소자 분리막에 의해 정의되는 핀(FIN)형 활성 영역과, 상기 핀형 활성 영역을 포함하는 활성 영역 내에 구비되는 채널 이온 주입 영역과, 상기 채널 이온 주입 영역 표면에 구비되는 게이트 절연막과, 상기 게이트 절연막 상부에 구비되되, 최소 상기 핀형 활성 영역을 매립하는 게이트 전극을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시 예에 따른 반도체 소자는,
nMOS 활성 영역 및 pMOS 활성 영역을 정의하는 소자 분리막이 구비되되, 상기 pMOS 활성 영역 내에 중첩되는 게이트 영역의 장축방향으로 소정거리 이격된 섬형 소자 분리막이 1개 이상 구비되는 반도체 기판과, 상기 pMOS 활성 영역 내에 소자 분리막과 섬형 소자 분리막에 의해 정의되되, 게이트 영역의 장축방향에 수직하 게 구비되는 핀형 활성 영역과, 상기 nMOS 활성 영역과 핀형 활성 영역의 상부에 구비되는 채널 이온 주입 영역과, 상기 채널 이온 주입 영역의 표면에 구비되는 게이트 절연막과, 상기 게이트 절연막 상부에 구비되되, 상기 핀형 활성 영역을 매립하는 게이트 전극을 포함하는 것을 특징으로 한다.
아울러 본 발명에 따른 반도체 소자의 제조 방법은,
(a) pMOS 영역과 nMOS 영역을 구비한 반도체 기판에 활성 영역을 정의하는 제 1 소자 분리막과 상기 pMOS 영역의 활성 영역 내에 핀형 활성 영역을 정의하기 위한 제 2 소자 분리막을 형성하는 단계와, (b) 상기 pMOS 영역에서 소정 부분의 제 1 소자 분리막 및 제 2 소자 분리막을 식각하여 핀형 활성 영역의 측면을 노출하는 단계와, (c) 상기 핀형 활성 영역을 포함하는 활성 영역의 상부에 불순물 이온을 주입하여 채널 이온 주입 영역을 형성하는 단계와, (d) 상기 채널 이온 주입 영역 표면에 게이트 절연막을 형성하는 단계와, (e) 상기 게이트 영역의 게이트 절연막 상부에 게이트 전극을 형성하여 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 레이아웃이다. 도 4는 본 발명의 실시 예에 따른 반도체 소자의 단면도로서, 도 4(i)는 도 3의 I-I'을 따른 단면을 도시하며, 도 4(ii)는 도 3의 II-II'을 따른 단면을 도시한다.
도 3 및 도 4를 참조하면, 반도체 기판(110)은 활성 영역(113)을 정의하는 제 1 소자 분리막(120), nMOS 영역(2000a) 및 pMOS 영역(2000b)이 구비된다. 이때, nMOS 영역(2000a)과 pMOS 영역(2000b) 각각에 well 영역이 구비되며, 각각은 p-well(130)과 n-well(135)인 것이 바람직하다. 또한, nMOS 영역(2000a) 또는 pMOS 영역(2000b) 중 적어도 어느 한 영역의 활성 영역을 부분적으로 식각하여 형성된 핀형 활성 영역이 구비되며, 상기 핀형 활성 영역은 제 1 소자 분리막(120)과 제 2 소자 분리막(125)에 의해 정의된다. 여기서, 본 발명의 실시 예에 따른 핀형 활성 영역은 pMOS 영역(2000b)의 활성 영역(113)을 부분적으로 식각하여 구비되되, 게이트 영역(180)의 장축 방향에 수직하게 구비되고, 게이트 영역(180)을 따라 소정 거리 이격된 섬(island)형 제 2 소자 분리막(125)과 번갈아 나타나는 사다리 모양으로 구비되는 것이 바람직하다. 이때, 핀형 게이트 마스크 영역(190)의 일 측의 폭은 게이트 영역(180)의 선폭보다 FGG2만큼 작고, 핀형 게이트 마스크 영역(190)의 한쪽 끝은 게이트 영역(180)의 길이보다 FGG1만큼 작으며, 제 2 소자 분리막(125)의 일 측의 폭은 게이트 영역(180)의 선폭보다 GA1만큼 크다. 여기서, FGG1, FGG2 및 GA1의 범위는 0<FGG1<0.5F, 0<FGG2<0.5F 및 -D≤GA1≤D (0<D<0.5F, F는 게이트 영역의 선폭)인 것이 바람직하다. 그리고 p-well 영역(130)과 n-well 영역(135)의 상부에 nMOS 채널 이온 주입 영역(140)과 pMOS 채널 이온 주입 영역(145)과, nMOS 채널 이온 주입 영역(140)과 pMOS 채널 이온 주입 영역(145)의 상부에 게이트 절연막(150)과, 그 상부에 적어도 상기 핀형 활성 영역을 매립하도록 게이트 전극(155)이 구비된다. 이때, nMOS 영역(2000a)과 pMOS 영역(2000b)의 게이트 전극(155)은 동일한 불순물이 도핑된 폴리실리콘층을 포함하는 것이 바람직하며, 상기 불순물은 n+인 것이 더욱 바람직하다.
상술한 본 발명의 실시 예를 따른 반도체 소자는 nMOS 영역(2000a)과 pMOS 영역(2000b)의 게이트 전극이 n+ 폴리실리콘층으로 구비되고, pMOS 트랜지스터는 3면이 게이트 전극에 의하여 둘러싸인 핀형 게이트 구조로 구비된다. 이때, 반도체 소자는 채널의 윗면과 양쪽 측면의 3면이 게이트 절연막(150)과 게이트 전극(155)에 의해 둘러싸여 있는 핀형 게이트 구조로 구비되기 때문에 채널에 대한 게이트 제어가 효과적으로 될 수 있어, 단 채널 효과를 개선할 수 있다.
도 5a 내지 도 5e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 5a(i) 내지 도 5e(i)는 도 3의 I-I'를 따른 단면을 도시하며, 도 5a(ii) 내지 도 5e(ii)는 도 3의 II-II'를 따른 단면을 도시한다. 이하, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서는 GA1>0인 경우에 대해 설명한다.
도 5a를 참조하면, nMOS 영역(2000a)과 pMOS 영역(2000b)을 구비한 반도체 기판(110) 상부에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한다. 이후, 상기 패드 질화막 상부에 감광막(미도시)을 도포하고, 상기 감광막을 노광 및 현상하여 활성 영역(113)과, pMOS 영역(2000b)의 활성 영역(113) 내에 핀(FIN)형 활성 영역을 정의하는 감광막 패턴(미도시)을 형성한다.
다음으로, 상기 감광막 패턴을 식각 마스크로 패드 질화막(117), 패드 산화막(115) 및 소정 두께의 반도체 기판(110)을 순차적으로 식각한다. 이후, 상기 감광막 패턴을 제거하고, 식각된 반도체 기판(110)을 매립하는 소자분리용 절연막(미 도시)을 형성한다. 그 다음, 패드 질화막 패턴(117)이 노출될 때까지 상기 소자분리용 절연막을 평탄화 식각하여 활성 영역(113)을 정의하는 제 1 소자 분리막(120)과 pMOS 영역(2000b)의 활성 영역(113) 내에 핀형 활성 영역을 정의하기 위한 1개 이상의 제 2 소자 분리막(125)을 형성한다. 여기서, 제 2 소자 분리막(125)은 섬(island) 형태로 활성 영역(113)에서 게이트 영역의 장축 방향에 따라 소정 거리가 이격되어 형성되며, 핀형 활성 영역과 서로 교차하는 사다리 모양으로 형성된다.
도 5b를 참조하면, nMOS 영역(2000a)과 pMOS 영역(2000b)을 각각 노출시키는 이온 주입 마스크(미도시)를 이용하여 활성 영역(113)의 반도체 기판(110)에 불순물 이온을 주입하여 각각 p-well 영역(130)과 n-well 영역(135)을 형성한다. 이후, 전체 표면 상부에 감광막(미도시)을 도포하고, 핀형 게이트 영역 마스크(미도시)를 이용하여 상기 감광막을 노광 및 현상하여 채널 영역을 노출하는 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 노출된 제 1 소자 분리막(120)과 제 2 소자 분리막(125)을 소정 두께만큼 식각하여 상부에 패드 질화막 패턴(117) 및 패드 산화막 패턴(115)이 구비된 핀형 활성 영역(123)의 측면을 노출시킨다.
도 5c를 참조하면, 노출된 핀형 활성 영역(123)과 패드 산화막 패턴(115)의 측벽에 희생 산화막(147)을 형성한다. 이후, 희생 산화막(147)이 구비된 핀형 활성 영역(123)에 불순물 이온을 주입하여 pMOS 채널 이온 주입 영역(145)을 형성한다. 여기서, pMOS 채널 이온 주입 영역(145)은 경사 이온 주입 방법으로 수행되는 것이 바람직하다.
도 5d를 참조하면, 패드 질화막 패턴(117)을 습식식각 방법으로 제거한 후, 전체 표면 상부에 감광막(미도시)을 도포한다. 이후 상기 감광막을 노광 및 현상하여 nMOS 영역(2000a)을 노출시키는 감광막 패턴(미도시)을 형성한다. 다음으로, 노출된 nMOS 영역(2000a)의 활성 영역(113)에 불순물 이온을 주입하여 nMOS 채널 이온 주입 영역(140)을 형성한다. 이후, 상기 감광막 패턴을 제거한다.
도 5e를 참조하면, 노출된 패드 산화막 패턴(115)과 희생 산화막(147)을 동시에 제거하여 nMOS 채널 이온 주입 영역(145)과 pMOS 채널 이온 주입 영역(140)을 노출한다. 이때, 제 1 소자 분리막(120)의 일부분도 함께 식각한다. 다음으로, 노출된 nMOS 채널 이온 주입 영역(145)과 pMOS 채널 이온 주입 영역(140)의 표면에 게이트 절연막(150)을 형성한다. 이후, 게이트 절연막(150)과 제 2 소자 분리막(125) 상부에 하부 게이트 전극(155)을 형성한다. 이때, 하부 게이트 전극(155)은 적어도 pMOS 영역(2000b)의 pMOS 채널 이온 주입 영역(145)을 완전히 매립하도록 하부 게이트 전극층(미도시)을 증착하고 CMP 공정으로 평탄화하여 형성된다. 또한, nMOS 영역(2000a)과 pMOS 영역(2000b)의 하부 게이트 전극(155)은 동일한 불순물이 도핑된 폴리실리콘층을 포함하는 것이 바람직하고, 상기 불순물은 n+인 것이 더욱 바람직하다. 다음으로, 평탄화된 하부 게이트 전극(155) 상부에 상부 게이트 전극(160) 및 절연막(170)을 순차적으로 형성하여 게이트 구조물(200)을 형성한다.
이후의 공정은 통상의 셀 트랜지스터 공정과 같이 S/D 영역 이온 주입 공정, 게이트 측벽 절연막의 형성공정, 랜딩 플러그 형성공정, 비트라인 콘택 및 비트라인 형성공정, 캐패시터 콘택 및 캐패시터 형성공정, 금속 배선 콘택 및 금속 배선 의 형성공정 등을 통하여 수행된다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그 제조 방법은 nMOS 영역과 pMOS 영역의 게이트 전극을 n+ 폴리실리콘층으로 형성하며, pMOS 트랜지스터는 평판 구조 대신 반도체 기판의 윗면과 양쪽 측면의 3면이 게이트 전극에 의하여 둘러싸인 핀 구조로 설계하였으므로, 효과적으로 채널에 대한 게이트 제어를 할 수 있어 단 채널 효과를 개선할 수 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (14)

  1. nMOS 영역 및 pMOS 영역과 제 1 소자 분리막에 의해 정의되는 활성 영역을 포함하는 반도체 기판;
    상기 nMOS 영역 또는 pMOS 영역 중 적어도 어느 한 영역의 활성 영역에 구비되되, 제 1 소자 분리막과 제 2 소자 분리막에 의해 정의되는 핀(FIN)형 활성 영역;
    상기 핀형 활성 영역을 포함하는 활성 영역 내에 구비되는 채널 이온 주입 영역;
    상기 채널 이온 주입 영역 표면에 구비되는 게이트 절연막; 및
    상기 게이트 절연막 상부에 구비되되, 최소 상기 핀형 활성 영역을 매립하는 게이트 전극
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 제 2 소자 분리막의 일 측의 폭은 이와 인접한 게이트 영역의 선폭보다 소정 너비만큼 큰 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 pMOS 영역과 nMOS 영역의 게이트 전극은 동일한 불순물이 도핑된 폴리 실리콘층을 포함하는 것을 특징으로 하는 반도체 소자.
  4. nMOS 활성 영역 및 pMOS 활성 영역을 정의하는 소자 분리막이 구비되되, 상기 pMOS 활성 영역 내에 중첩되는 게이트 영역의 장축방향으로 소정거리 이격된 섬형 소자 분리막이 1개 이상 구비되는 반도체 기판;
    상기 pMOS 활성 영역 내에 소자 분리막과 섬형 소자 분리막에 의해 정의되되, 게이트 영역의 장축방향에 수직하게 구비되는 핀형 활성 영역;
    상기 nMOS 활성 영역과 핀형 활성 영역의 상부에 구비되는 채널 이온 주입 영역;
    상기 채널 이온 주입 영역의 표면에 구비되는 게이트 절연막; 및
    상기 게이트 절연막 상부에 구비되되, 상기 핀형 활성 영역을 매립하는 게이트 전극
    을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 4항에 있어서,
    상기 섬형 소자 분리막의 일 측의 폭은 이와 인접한 게이트 영역의 선폭보다 소정 너비만큼 큰 것을 특징으로 하는 반도체 소자.
  6. 제 5항에 있어서,
    상기 소정 너비는 GA1인 것을 특징으로 하는 반도체 소자 (단, -D≤GA1≤D, 0<D<0.5F, F는 게이트 영역의 선폭).
  7. 제 4항에 있어서,
    상기 pMOS 활성 영역과 nMOS 활성 영역의 게이트 전극은 동일한 불순물이 도핑된 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제 7항에 있어서,
    상기 도핑된 폴리실리콘층의 불순물은 n+ 인 것을 특징으로 하는 반도체 소자.
  9. (a) pMOS 영역과 nMOS 영역을 구비한 반도체 기판에 활성 영역을 정의하는 제 1 소자 분리막과 상기 pMOS 영역의 활성 영역 내에 핀형 활성 영역을 정의하기 위한 제 2 소자 분리막을 형성하는 단계;
    (b) 상기 pMOS 영역에서 소정 영역의 제 1 소자 분리막 및 제 2 소자 분리막을 식각하여 핀형 활성 영역의 측면을 노출하는 단계;
    (c) 상기 핀형 활성 영역을 포함하는 활성 영역의 상부에 불순물 이온을 주입하여 채널 이온 주입 영역을 형성하는 단계;
    (d) 상기 채널 이온 주입 영역 표면에 게이트 절연막을 형성하는 단계; 및
    (e) 상기 게이트 영역의 게이트 절연막 상부에 게이트 전극을 형성하여 게이트 구조물을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 9항에 있어서,
    상기 제 2 소자 분리막의 일 측의 폭은 이와 인접한 게이트 구조물의 선폭보다 소정 너비만큼 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 10항에 있어서,
    상기 소정 너비는 GA1인 것을 특징으로 하는 반도체 소자의 제조 방법 (단, -D≤GA1≤D, 0<D<0.5F, F는 게이트 구조물의 선폭).
  12. 제 9항에 있어서,
    상기 (c) 단계의 핀형 활성 영역의 불순물 이온주입 공정은 경사 이온 주입 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 9항에 있어서,
    상기 pMOS 영역과 nMOS 영역의 게이트 전극은 동일한 불순물이 도핑된 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 13항에 있어서,
    상기 도핑된 폴리실리콘층의 불순물은 n+인 것을 특징으로 하는 반도체 소자 의 제조 방법.
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