KR20090039203A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 리세스 게이트 형성을 위하여 반도체 기판을 리세스한 후, 반도체 기판에 경사 이온 주입 공정을 수행하여 리세스된 반도체 기판의 상측과 반도체 기판 상부에 이온 주입 영역을 형성하고, 게이트 절연막을 형성하여 이온 주입 영역 상부의 게이트 절연막을 리세스 하측의 게이트 절연막보다 두껍게 형성함으로써, 소자의 누설 전류 특성을 향상시킬 수 있는 기술이다.

Description

반도체 소자의 제조 방법{METHOD OF FBRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 특히, 향상된 소자의 누설 전류 특성을 갖는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 소자의 디자인 룰이 감소함에 따라 셀 트랜지스터의 단 채널 효과(Short channel effect: SCE)가 악화되어, 문턱 전압의 값이 감소하게 되었다. 따라서, 셀 트랜지스터의 문턱 전압을 소자에서 원하는 값 이상으로 맞추기 위하여 채널 도핑 농도가 증가되었다. 그러나 채널 도핑 농도를 증가시키는 것은 전하 저장 접합 및 비트라인 접합에서의 전계를 증가시킨다. 이러한 전계의 증가는 누설 전류를 증가시켜 소자의 리플레쉬(Refresh) 특성을 감소시킨다. 또한, 소자의 채널에서 캐리어 이동도(Carrier mobility)를 감소시켜 채널 저항을 증가시켰다.
채널 농도를 감소하기 위하여 채널로 예정된 반도체 기판을 식각하여 채널 길이를 증가시킨 리세스(Recess) 채널을 형성하였다. 증가된 채널 길이로 채널 도핑 농도를 작게 할 수 있어 소자의 리플레쉬 특성을 개선할 수 있다. 그러나 리세스 트랜지스터에서도 소자의 디자인 룰이 감소함에 따라 채널 도핑 농도는 증가하였다. 또한 리세스 트랜지스터는 평판 트랜지스터에 비하여 증가된 게이트와 비트 라인 및 전하 저장 전극과의 중첩 영역을 갖는다. 따라서, 소자의 디자인 룰이 감소함에 따라, 리세스 트랜지스터도 GIDL(Gate-induced drain leakage) 현상과 같은 누설 전류 특성이 나타난다.
그러나, 리세스 트랜지스터의 누설 전류 특성을 향상시키기 위하여 식각된 반도체 기판 상측에 불순물 이온을 주입하고, 게이트 산화막을 형성하였으나, 반도체 기판의 상부는 불순물 이온이 주입되지 않아 채널 상부의 게이트 산화막의 두께와 동일하다. 또한, 리세스 마스크와 게이트 마스크 사이의 허용 가능한 정렬 오차가 발생할 경우, 게이트 전극의 일부는 얇은 게이트 산화막 위에 있어 게이트 전계(Electric field)의 증가로 인한 소자의 GIDL 현상을 개선할 수 없다. 그리고, 반도체 기판 상부에 형성된 얇은 게이트 산화막으로 인해 게이트 전극 패터닝 시 과도 식각이 발생할 경우, 게이트 전극 하부의 게이트 산화막도 완전히 식각되어 반도체 기판의 표면도 일부 식각될 수 있다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 리세스 게이트 형성을 위하여 반도체 기판을 리세스한 후, 반도체 기판에 경사 이온 주입 공정을 수행하여 리세스된 반도체 기판의 상측과 반도체 기판 상부에 이온 주입 영역을 형성하고, 게이트 절연막을 형성하여 이온 주입 영역 상부의 게이트 절연막을 리세스 하측의 게이트 절연막보다 두껍게 형성함으로써, GIDL과 같은 소자의 누설 전류(Leakage current) 특성을 향상시킬 수 있다. 또한, 게이트와 비트라인 사이 또는 게이트와 저장 전극 사이의 기생 캐패시턴스(Parasite capacitance)를 감소하여 소자의 리플레쉬 특성을 향상시킨다. 따라서, 소자의 특성을 향상을 시킬 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은,
활성 영역의 반도체 기판을 일부 식각하여 리세스를 형성하는 단계와, 경사 이온 주입 공정을 수행하여 리세스 상측과 반도체 기판 상부에 이온 주입 영역을 형성하는 단계와, 리세스를 포함한 반도체 기판 상부에 게이트 절연막을 형성하되, 이온 주입 영역 상부의 게이트 절연막은 리세스 하측의 게이트 절연막보다 두껍게 형성하는 단계와, 게이트 절연막 상부에 리세스를 매립하는 게이트 전극을 형성하는 단계를 포함한다.
리세스는 핀 활성 영역을 포함하며, 반도체 기판에 소자 분리 구조를 형성하여 활성 영역을 정의하며, 활성 영역의 반도체 기판 상부에 리세스 영역을 정의하 는 마스크 패턴을 형성하고, 마스크 패턴을 마스크로 반도체 기판의 일부를 선택 식각하여 제1 리세스를 형성하며, 제1 리세스 저부의 소자 분리 구조의 일부를 선택 식각하여 핀 활성 영역을 노출하는 제2 리세스를 형성하는 것이 바람직하다.
이온 주입 공정은 불소(F), 염소(Cl), 아르곤(Ar), 산소(O) 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나의 이온 하에서 1E13 ions/㎠ 내지 1E16 ions/㎠의 에너지로 수행하는 것이 바람직하다. 또한, 반도체 기판 상부의 이온 농도는 리세스 상측보다 큰 것이 바람직하다. 리세스 상측의 이온 주입 영역은 접합 영역보다 두껍게 형성하는 것이 바람직하다.
게이트 전극은 상부 게이트 전극 및 하부 게이트 전극의 적층구조를 포함하는 것이 바람직하다. 그리고, 하부 게이트 전극은 n+ 다결정 실리콘층, p+ 다결정 실리콘층, p+ 다결정 게르마늄 실리콘층, 티타늄 질화막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 포함하는 것이 바람직하다. 또한, 상부 게이트 전극은 하부 게이트 전극보다 낮은 저항을 갖는 물질을 포함하는 것이 바람직하다.
본 발명은 경사 이온 주입을 하드 마스크층 사용하지 않고 실시하여 상대적으로 깊은 곳까지 이온 주입할 수 있어 소자의 디자인 룰이 감소하더라도 저장 전극 콘택 접합 영역의 깊이까지 불순물 이온을 주입하여 식각된 반도체 기판 측면에 상대적으로 더 두꺼운 절연막을 형성할 수 있는 효과가 있다. 따라서, 소자의 GIDL 특성을 개선할 수 있는 이점이 있다.
본 발명은 반도체 기판을 리세스한 후, 게이트 절연막의 두께를 증가하기 위한 불순물을 하드 마스크층을 사용하지 않고, 식각된 반도체 기판의 상부 측면과 반도체 기판 상부에 경사 이온 주입하기 때문에 주입된 불순물은 식각된 반도체 기판의 상부 양쪽 측면에서는 각각 불순물 이온이 1회 주입되나, 반도체 기판의 상부는 불순물 이온이 2회 주입된다. 따라서, 리세스 게이트 마스크와 게이트 마스크 사이에 정렬 오차가 발생하더라도 반도체 기판 상부의 두꺼운 게이트 절연막으로 게이트 전극으로 인한 GIDL 특성을 개선할 수 있는 이점이 있다.
또한, 반도체 기판 상부에 형성된 두꺼운 게이트 절연막 때문에 게이트 전극 패터닝 시 과도 식각 하더라도 반도체 기판은 두꺼운 절연막에 의하여 보호될 수 있는 이점이 있다. 본 발명은 식각된 반도체 기판 상측에서 접합 영역의 깊이까지 두꺼운 게이트 절연막을 형성하고, 게이트 전극과 중첩되는 반도체 기판 상부도 두꺼운 게이트 절연막을 형성하기 때문에 게이트와 비트라인 또는 게이트와 저장 전극 사이의 기생 캐패시턴스를 감소할 수 있는 효과가 있다. 따라서, 소자의 리플레쉬 특성 및 동작 속도를 향상시킬 수 있는 이점이 있다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 레이아웃을 도시한다. 반도체 소자는 활성 영역(102), 소자 분리 영역(104), 리세스 게이트 영역(106) 및 게이트 영역(108)을 포함한다. 활성 영역(102)은 소자 분리 영역(104)에 의해 정의 된다. 리세스 게이트 영역(106)은 활성 영역(102)을 교차하며, 라인 형으로 형성한다. 게이트 영역(108)도 활성 영역(102)을 교차하며, 라인 형으로 형성한다. 이때, 리세스 게이트 영역(106)은 게이트 영역(108) 내에 위치하며, 일측은 게이트 영역(108)보다 D만큼 작은 것이 바람직하다. 인접한 두 게이트 영역(108) 사이의 거리는 F이다(F는 디자인 룰에 따른 최소 선폭을 의미한다).
도 2는 본 발명의 일 실시 예에 따른 반도체 소자를 도시한 단면도이다. 도 2(i)는 도 1의 I-I'에 따른 단면도이며, 도 2(ii)는 도 1의 II-II'에 따른 단면도이다. 반도체 소자는 소자 분리 구조(220), 리세스(230), 이온 주입 영역(240), 게이트 절연막(250) 및 게이트 구조(290)를 포함한다. 소자 분리 구조(220)은 반도체 기판(210) 내에 위치하며, STI 방법으로 형성한다. 리세스(230)는 채널 길이를 연장하는 리세스 게이트를 형성하기 위하여 소자 분리 구조(220)에 의해 정의된 반도체 기판(210) 내에 위치하며, 반도체 기판(210)의 일부를 선택 식각하여 형성한다. 본 발명의 다른 실시 예에 따르면, 리세스(330)는 하부의 소자 분리 구조(320)를 선택 식각하여 형성한 핀 활성 영역(332)을 포함할 수 있다(도 3 참조).
이온 주입 영역(240)은 리세스(230)의 상측과 리세스(230)와 소자 분리 구조(220) 사이에 위치한 반도체 기판(210) 상부에 위치한다. 한편, 이온 주입 영역(240)은 리세스(230) 형성 후, 경사 이온 주입 공정을 수행하여 리세스(230) 상측과 리세스(230)와 소자 분리 구조(220) 사이에 위치한 반도체 기판(210)에 형성한다. 이때, 경사 이온 주입 공정은 불소(F), 염소(Cl), 아르곤(Ar), 산소(O) 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나의 이온으로 수행하는 것 이 바람직하다.
경사 이온 주입 공정으로 리세스(230) 상측의 반도체 기판(210)에는 1회의 이온이 주입되나, 리세스(230)와 소자 분리 구조(220) 사이의 반도체 기판(210)에는 2회의 이온이 주입된다. 따라서, 반도체 기판(210) 상부의 이온 주입 영역(240s)의 이온 농도 F2은 리세스(230) 상측의 이온 주입 영역(240r)의 이온 농도 F1보다 짙은 것이 바람직하다(F2=2*F1). 그리고, 리세스(230) 상측의 이온 주입 영역(240r)은 저장 전극 접합 영역 또는 비트라인 접합 영역의 깊이 XJ와 같거나 깊게 형성할 수 있다.
게이트 절연막(250)은 리세스(230)를 포함한 소자 분리 구조(220)에 의해 정의된 반도체 기판(210) 상부에 위치한다. 이때, 리세스(230) 상측과 반도체 기판(210) 상부의 게이트 절연막(250h)은 리세스(230) 하측의 게이트 절연막(250l)보다 상대적으로 두껍게 형성된다. 게이트 구조(290)는 리세스(230)를 포함한 게이트 절연막(250) 상부에 위치한다. 게이트 구조(290)는 게이트 전극(270)과 게이트 하드 마스크 패턴(280)의 적층구조로 형성하는 것이 바람직하다.
또한, 게이트 전극(270)은 하부 게이트 전극(260)과 상부 게이트 전극(264)의 적층구조를 포함하는 것이 바람직하다. 이때, 하부 게이트 전극(260)은 n+ 다결정 실리콘층, p+ 다결정 실리콘층, p+ 다결정 게르마늄 실리콘층, 티타늄 질화막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 포함하는 것이 바람직하다. 또한, 상부 게이트 전극(264)은 하부 게이트 전극(260)보다 낮은 저항을 갖는 물질을 포함하는 것이 바람직하다.
도 4a 내지 4h는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 도 4a(i) 내지 4h(i)는 도 1의 I-I'에 따른 단면도들이며, 도 4a(ii) 내지 4h(ii)는 도 1의 II-II'에 따른 단면도들이다. 반도체 기판(410) 상부에 패드 절연막(412)을 형성한 후, 패드 절연막(412) 상부에 감광막(미도시)을 도포한다. 도 1의 소자 분리 영역(104)을 정의하는 마스크로 감광막을 노광 및 현상하여 감광막 패턴(미도시)을 형성한다. 이때, 패드 절연막(412)은 산화막, 질화막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다.
다음으로, 감광막 패턴을 마스크로 패드 절연막(412) 및 반도체 기판(410)의 일부를 선택 식각하여 활성 영역(410a)을 정의하는 소자 분리용 트렌치(414)를 형성한다. 이후, 반도체 기판(410) 상부에 소자 분리 트렌치(414)를 매립하는 소자 분리용 절연막(미도시)을 형성한 후, 패드 절연막(412)을 노출할 때까지 소자 분리용 절연막을 평탄화 식각하여 소자 분리 구조(420)를 형성한다. 한편, 본 발명의 소자 분리 구조(420)는 STI(Shallow trench isolation) 방법으로 구현하나, 이는 설명을 위한 예시일뿐 이에 한정되지 않는 것에 주의해야 한다.
도 4b 및 4c를 참조하면, 반도체 기판(410)에 웰 및 채널 이온 주입 공정을 실시한다, 패드 절연막(412)과 소자 분리 구조(420) 상부에 감광막(미도시)을 형성한 후, 도 1의 리세스 게이트 영역(106)을 정의하는 마스크로 감광막을 노광 및 현상하여 리세스 게이트 영역(106) 상부에 감광막 패턴(미도시)을 형성한다. 다음으로, 감광막 패턴을 마스크로 패드 절연막(412)의 일부를 제거한 후, 소자 분리 구 조(420)와 패드 절연막(412) 상부에 버퍼 산화막(422)을 형성한다. 그리고, 소자 분리 구조(420)를 노출할 때까지 평탄화 식각한다. 이후, 노출된 패드 절연막(412)을 선택 식각하여 반도체 기판(410)을 노출하는 리세스 영역(424)을 형성한다.
도 4d 및 4e를 참조하면, 리세스 영역(424) 하부에 노출된 반도체 기판(410)의 일부를 선택 식각하여 리세스 채널을 정의하는 리세스(430)를 형성한다. 셀 영역을 노출하는 마스크로 경사 이온 주입 공정(436)을 수행하여 리세스(430) 상부의 양측에 위치한 반도체 기판(410)에 이온 주입 영역(440)을 형성한다. 경사 이온 주입 공정(436) 시 리세스(430)와 소자 분리 구조(420) 사이에 위치한 반도체 기판(410)에도 이온 주입 영역(440)을 형성한다. 이때, 경사 이온 주입 공정(436)은 불소(F), 염소(Cl), 아르곤(Ar), 산소(O) 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나의 이온으로 수행하는 것이 바람직하다.
또한, 경사 이온 주입 공정(436) 시 리세스(430) 상부 양측의 반도체 기판(410)에는 1회의 이온이 주입되나, 리세스(430)와 소자 분리 구조(420) 사이의 위치한 반도체 기판(410)에는 2회의 이온이 주입된다. 따라서, 반도체 기판(410) 상부의 이온 주입 영역(440s)의 이온 농도 F2은 리세스(430) 상측의 이온 주입 영역(440r)의 이온 농도 F1보다 짙은 것이 바람직하다(F2=2*F1). 그리고, 리세스(430) 상측의 이온 주입 영역(440r)은 저장 전극 접합 영역 또는 비트라인 접합 영역의 깊이 XJ와 같거나 깊게 형성할 수 있다. 한편, 본 발명의 이온 주입 영역(440r)의 깊이는 설명을 위한 예시일뿐 이에 한정되지 않는다. 따라서, 저장 전극 접합 영역 또는 비트라인 접합 영역의 깊이 XJ보다 얕게 형성할 수 있다.
도 4f를 참조하면, 버퍼 산화막(422)과 남은 패드 절연막(412)을 제거하여 리세스(430)를 포함한 반도체 기판(410)을 노출한다. 다음으로, 노출된 반도체 기판(410) 상부에 게이트 절연막(450)을 형성한다. 이때, 게이트 절연막(450)은 산화막으로 형성하는 것이 바람직하다. 한편, 이온 주입 영역(440) 상부에 형성되는 게이트 절연막(450)은 다른 부분의 게이트 절연막(450)보다 상대적으로 두껍게 형성된다. 즉, 반도체 기판(410) 상부와 리세스(430) 상부의 양측의 게이트 절연막(450h)은 리세스(430) 하부의 게이트 절연막(450l)보다 두껍게 형성한다.
다음으로, 게이트 절연막(450) 상부에 제1 도전층(452)을 형성하여 리세스(430)를 매립한 후, 제1 도전층(452) 상부에 제2 도전층(454)과 게이트 하드 마스크층(456)을 형성한다. 이때, 제1 도전층(452)은 n+ 다결정 실리콘층, p+ 다결정 실리콘층, p+ 다결정 게르마늄 실리콘층, 티타늄 질화막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 포함하는 것이 바람직하다. 또한, 제2 도전층(454)은 제1 도전층(452)보다 낮은 저항을 갖는 물질을 포함하는 것이 바람직하다.
한편, 불순물 이온의 농도가 높을수록 게이트 절연막(450)은 두껍게 형성된다. 한편, 반도체 기판(410) 상부의 표면은 보통 '(100)'방향이고, 리세스(430) 내에 노출된 반도체 기판(410)의 표면은 '(110)'방향이어서, '(110)'방향의 반도체 기판(410) 상부의 게이트 절연막(450)은 '(100)'방향의 반도체 기판(410)보다 더 두껍게 형성된다. 리세스(430) 상부의 양측 반도체 기판(410)에서는 '(110)'방향과 이온 주입 영역(440)의 이온 농도에 따라 게이트 절연막(450)의 두께가 결정되며, 리세스(430)와 소자 분리 구조(420) 사이에 위치한 반도체 기판(410)에서는 이온 주입 영역(440)의 이온 농도에 따라 게이트 절연막(450)의 두께가 결정된다. 그리고, 리세스(430) 하부에 위치한 게이트 절연막(450)이 가장 얇게 형성된다. 따라서, 게이트 유도 드레인 누설(Gate-induced drain leakage) 전류가 발생하는 반도체 기판(410)과 리세스(430) 상부의 양측에 두꺼운 게이트 절연막(450)을 형성하여 누설 전류를 개선하며, 데이터 리텐션(Data retention) 특성을 개선할 수 있다. 또한, 리세스(430) 하부의 게이트 절연막(450)의 두께는 종전과 동일하게 유지하여 전류 구동 능력에 영향을 미치지 않는다.
도 4g를 참조하면, 도 1의 게이트 영역(108)을 정의하는 마스크로 게이트 하드 마스크층(456), 제2 도전층(454) 및 제1 도전층(452)을 패터닝하여 게이트 구조(490)를 형성한다. 이때, 게이트 구조(490)는 게이트 전극(470)과 게이트 하드 마스크 패턴(480)의 적층구조를 포함하는 것이 바람직하다. 또한, 게이트 전극(470)은 하부 게이트 전극(460)과 상부 게이트 전극(464)의 적층구조를 포함하는 것이 바람직하다.
한편, 하부 게이트 전극(460)을 p+ 다결정 실리콘 또는 티타늄 질화(TiN)막과 같은 mid-gap 물질을 사용하는 경우에도 반도체 기판(410) 상부와 리세스(430) 상부의 양측의 반도체 기판(410)에 이온 주입 영역(440)을 형성하여 게이트 절연막(450)을 상대적으로 두껍게 형성함으로써, 셀 트랜지스터가 오프(OFF) 상태인 동안 전계의 증가를 방지한다. 더욱이 소자의 전계를 감소시킬 수 있어 GIDL(Gate Induced Drain Leakage) 현상을 개선할 수 있다. 또한, 저장 전극 접합 영역에서 누설 전류를 감소시켜 소자의 리프레쉬 특성을 개선할 수 있다.
그리고, 리세스(430)와 소자 분리 구조(420) 사이의 반도체 기판(410)에 형성한 이온 주입 영역(440)의 이온 농도가 리세스(430) 상부의 양측의 반도체 기판(410)보다 크게 함으로써, 게이트 절연막(450)의 두께를 증가시킬 수 있어 누설 전류 특성과 소자의 리프레쉬 특성을 추가로 개선할 수 있다. 한편, 이후 공정은 소스/드레인 영역 형성 공정, 측벽 스페이서 형성 공정, 랜딩 플러그 형성 공정, 비트라인 콘택 및 비트라인 형성 공정, 캐패시터 콘택 및 캐패시터 형성 공정, 금속 배선 콘택 및 금속 배선 형성 공정을 수행하여 반도체 소자를 완성할 수 있다.
도 5a 내지 5e는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 도 5a(i) 내지 5e(i)는 도 1의 I-I'에 따른 단면도들이며, 도 5a(ii) 내지 5e(ii)는 도 1의 II-II'에 따른 단면도들이다. 반도체 기판(510) 상부에 패드 절연막(512)을 형성한 후, 패드 절연막(512) 상부에 감광막(미도시)을 도포한다. 도 1의 소자 분리 영역(104)을 정의하는 마스크로 감광막을 노광 및 현상하여 감광막 패턴(미도시)을 형성한다. 이때, 패드 절연막(512)은 산화막, 질화막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다.
다음으로, 감광막 패턴을 마스크로 패드 절연막(512) 및 반도체 기판(510)의 일부를 선택 식각하여 활성 영역(510a)을 정의하는 소자 분리용 트렌치(514)를 형성한다. 이후, 반도체 기판(510) 상부에 소자 분리 트렌치(514)를 매립하는 소자 분리용 절연막(미도시)을 형성한 후, 패드 절연막(512)을 노출할 때까지 소자 분리 용 절연막을 평탄화 식각하여 소자 분리 구조(520)를 형성한다.
도 5b 및 5c를 참조하면, 패드 절연막(512)의 일부를 제거하여 소자 분리 구조(520)의 높이를 낮춘 후, 반도체 기판(510)에 웰 및 채널 이온 주입 공정을 실시한다, 남은 패드 절연막(512)과 소자 분리 구조(520) 상부에 하드 마스크층(526)을 형성한 후, 하드 마스크층(526) 상부에 감광막(미도시)을 형성한다. 이후, 도 1의 리세스 게이트 영역(106)을 정의하는 마스크로 감광막을 노광 및 현상하여 리세트 게이트 영역(106) 상부에 감광막 패턴(미도시)을 형성한다. 다음으로, 감광막 패턴을 마스크로 하드 마스크층(526)을 패터닝하여 반도체 기판(510)을 노출하는 리세스 영역(524)을 형성한다.
도 5d 및 5e를 참조하면, 리세스 영역(524) 하부에 노출된 반도체 기판(510)의 일부를 선택 식각하여 리세스 채널을 정의하는 리세스(530)를 형성한다. 이때, 반도체 기판(510) 식각시 하드 마스크층(526)도 함께 제거한다. 이후, 셀 영역을 노출하는 마스크로 경사 이온 주입 공정(536)을 수행하여 리세스(530) 상부의 양측에 위치한 반도체 기판(510)에 이온 주입 영역(540)을 형성한다. 경사 이온 주입 공정(536) 시 리세스(530)와 소자 분리 구조(520) 사이에 위치한 반도체 기판(510)에도 이온 주입 영역(540)을 형성한다. 한편, 이후 공정은 도 4f 및 4g의 공정을 수행하여 형성할 수 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 레이아웃.
도 2는 본 발명의 일 실시 예에 따른 반도체 소자의 단면도.
도 3은 본 발명의 다른 실시 예에 따른 반도체 소자의 단면도.
도 4a 내지 4g는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 5a 내지 5e는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
102: 활성 영역 104: 소자 분리 영역
106: 리세스 게이트 영역 108: 게이트 영역
210: 반도체 기판 220: 소자 분리 구조
230: 리세스 240: 이온 주입 영역
250: 게이트 절연막 260: 하부 게이트 전극
264: 상부 게이트 전극 270: 게이트 전극
280: 게이트 하드 마스크 패턴 290: 게이트 구조
330: 리세스 320: 소자 분리 구조
332: 핀 활성 영역 410: 반도체 기판
410a: 활성 영역 412: 패드 절연막
414: 트렌치 420: 소자 분리 구조
422: 버퍼 산화막 424: 리세스 영역
430: 리세스 436: 경사 이온 주입 공정
440: 이온 주입 영역 450: 게이트 절연막
452: 제1 도전층 454: 제2 도전층
456: 게이트 하드 마스크층 460: 하부 게이트 전극
464: 상부 게이트 전극 470: 게이트 전극
480: 게이트 하드 마스크 패턴 490: 게이트 구조
510: 반도체 기판 510a: 활성 영역
512: 패드 절연막 514: 트렌치
520: 소자 분리 구조 526: 하드 마스크층
524: 리세스 영역 530: 리세스
536: 경사 이온 주입 공정 540: 이온 주입 영역

Claims (9)

  1. 활성 영역의 반도체 기판을 일부 식각하여 리세스를 형성하는 단계;
    경사 이온 주입 공정을 수행하여 상기 리세스 상측과 상기 반도체 기판 상부에 이온 주입 영역을 형성하는 단계;
    상기 리세스를 포함한 상기 반도체 기판 상부에 게이트 절연막을 형성하되, 상기 이온 주입 영역 상부의 상기 게이트 절연막은 상기 리세스 하측의 상기 게이트 절연막보다 두껍게 형성하는 단계;
    상기 게이트 절연막 상부에 상기 리세스를 매립하는 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 리세스는 핀 활성 영역을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 리세스 형성 단계는
    반도체 기판에 소자 분리 구조를 형성하여 활성 영역을 정의하는 단계;
    상기 활성 영역의 상기 반도체 기판 상부에 리세스 영역을 정의하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 마스크로 상기 반도체 기판의 일부를 선택 식각하여 제1 리세스를 형성하는 단계; 및
    상기 제1 리세스 저부의 상기 소자 분리 구조의 일부를 선택 식각하여 상기 핀 활성 영역을 노출하는 제2 리세스를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 이온 주입 공정은 불소(F), 염소(Cl), 아르곤(Ar), 산소(O) 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나의 이온 하에서 1E13 ions/㎠ 내지 1E16 ions/㎠의 에너지로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 반도체 기판 상부의 이온 농도는 상기 리세스 상측보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 리세스 상측의 상기 이온 주입 영역은 접합 영역보다 두겁게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 게이트 전극은 상부 게이트 전극 및 하부 게이트 전극의 적층구조를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 하부 게이트 전극은 n+ 다결정 실리콘층, p+ 다결정 실리콘층, p+ 다결정 게르마늄 실리콘층, 티타늄 질화막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 상부 게이트 전극은 상기 하부 게이트 전극보다 낮은 저항을 갖는 물질을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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