KR100641945B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 종래 기술에서 셀 영역 및 주변 회로에서 사용하게 되는 게이트 절연막 및 하부 전극이 동시에 형성되어 코어 및 주변 회로 영역과 셀 영역의 게이트 절연막이 각각의 특성에 맞는 두께로 용이하게 조절되지 못하므로 반도체 소자의 특성이 저하되는 문제를 해결하기 위하여, 반도체 소자의 셀 영역의 게이트 절연막 및 게이트 하부 전극층을 먼저 형성한 후, 코어 및 주변 회로 영역의 게이트 절연막 및 게이트 하부 전극층을 나중에 형성함으로써, 셀 영역의 트랜지스터 특성을 최적화하기 위하여 게이트 절연막 종류 및 두께와 게이트 하부 전극의 종류를 코어 및 주변 회로 영역의 트랜지스터 특성과 관계없이 선택할 수 있고, 코어 및 주변 회로 영역의 트랜지스터 절연막 종류 및 두께와 하부 전극의 종류도 셀 영역의 트랜지스터 특성과 관계없이 선택할 수 있도록 하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
Description
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 셀 영역의 트랜지스터를 도시한 단면도들.
도 2a 및 도 2b는 종래 기술에 따른 VPP가 인가되는 주변 회로 영역의 트랜지스터를 도시한 단면도들.
도 3a 및 도 3b는 종래 기술에 따른 VDD가 인가되는 주변 회로 영역의 트랜지스터를 도시한 단면도들.
도 4a 내지 도 4f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 5 는 본 발명에 따른 반도체 소자를 도시한 레이아웃도.
도 6a 내지 도 6i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 7 은 본 발명의 실시예에 따라 상기 도 6h 의 공정시 셀 영역과 코어/주변회로 영역의 경계부에서 게이트 하부전극이 이격된 것을 도시한 단면도.
도 8 은 본 발명의 다른 실시예에 따른 반도체소자의 제조방법으로서, 상기 도 6h 의 공정시 셀 영역과 코어/주변회로 영역의 NMOS 와 PMOS 경계부에서 게이트 하부전극이 이격된 것을 도시한 단면도.
도 9 는 상기 도 8 의 공정후 상기 도 6i 와 같은 공정을 실시한 것을 도시한 단면도.
본 발명은 종래 기술에서 셀 영역 및 주변 회로에서 사용하게 되는 게이트 절연막 및 하부 전극이 동시에 형성되어 코어 및 주변 회로 영역과 셀 영역의 게이트 절연막이 각각의 특성에 맞는 두께로 용이하게 조절되지 못하므로 반도체 소자의 특성이 저하되는 문제를 해결하기 위하여, 반도체 소자의 셀 영역의 게이트 절연막 및 게이트 하부 전극층을 먼저 형성한 후, 코어 및 주변 회로 영역의 게이트 절연막 및 게이트 하부 전극층을 나중에 형성함으로써, 셀 영역의 트랜지스터 특성을 최적화 하기 위하여 게이트 절연막 종류 및 두께와 게이트 하부 전극의 종류를 코어 및 주변 회로 영역의 트랜지스터 특성과 관계없이 선택할 수 있고, 코어 및 주변 회로 영역의 트랜지스터 절연막 종류 및 두께와 하부 전극의 종류도 셀 영역의 트랜지스터 특성과 관계없이 선택할 수 있도록 하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
집적회로 내에는 데이터 저장을 위한 셀 트랜지스터가 형성되는 셀 영역, 셀 트랜지스터에 인가되는 전압인 VPP의 발생 및 경로에 사용하는 트랜지스터가 형성되는 주변 회로 영역(이하 'VPP 주변 회로 영역'이라 함) 및 VPP보다 낮은 전압인 VDD가 또는 VCORE가 인가되는 트랜지스터가 형성되는 주변 회로 영역(이하 'VDD/VCORE 주변 회로 영역'이라 함) 등이 있다. 이하에서는, 각 영역별로 형성되는 종래 기술에 따른 트랜지스터의 구조 및 제조 방법을 설명하겠다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 셀 영역의 셀 트랜지스터를 도시한 단면도들로서 도 1a는 워드라인의 방향과 수직한 방향의 단면도이며, 도 1b는 워드라인의 방향의 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(10)에 활성영역을 정의하는 리세스된 소자 분리 절연막(65)이 구비되어 있으며, 반도체 기판(10)과 리세스된 소자 분리 절연막(65)의 계면에는 측벽 산화막(40) 및 라이너 질화막(50)이 구비되어 있다. 게이트 하부 전극(100), 게이트 상부 전극(110) 및 하드마스크층 패턴(120)의 적층 구조로 이루어진 워드라인인 게이트 구조물(130)과 반도체 기판(10)의 계면에는 제1 게이트 산화막(80) 및 제2 게이트 산화막(90)의 적층 구조(80+90)가 구비되어 있다.
도 2a 및 도 2b는 종래 기술에 따른 VPP 주변 회로 영역의 트랜지스터를 도시한 단면도들로서 도 2a는 워드라인의 방향과 수직한 방향의 단면을 도시한 단면도이며, 도 2b는 워드라인의 방향과 평행한 단면을 도시한 단면도이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(10)에 활성영역을 정의하는 소자 분리 절연막(60)이 구비되어 있으며, 반도체 기판(10)과 소자 분리 절연막(60)의 계면에는 측벽 산화막(40) 및 라이너 질화막(50)이 구비되어 있다. 게이트 하부 전극(100), 게이트 상부 전극(110) 및 하드마스크층 패턴(120)의 적층 구조로 이루어진 게이트 구조물(130)과 반도체 기판(10)의 계면에는 제1 게이트 산화막(80) 및 제2 게이트 산화막(90)의 적층 구조(80+90)가 구비되어 있다.
도 3a 및 도 3b는 종래 기술에 따른 VDD 주변 회로 영역의 트랜지스터를 도시한 단면도들로서 도 3a는 워드라인의 방향과 수직한 방향의 단면을 도시한 단면도이며, 도 3b는 워드라인의 방향과 평행한 단면을 도시한 단면도이다.
도 3a 및 도 3b를 참조하면, VDD 주변 회로 영역의 반도체 소자의 구조는 도 2a 및 도 2b에 도시된 VPP 주변 회로 영역의 반도체 소자의 구조와 유사하며, 게이트 하부 전극(100), 게이트 상부 전극(110) 및 하드마스크층 패턴(120)의 적층 구조로 이루어진 게이트 구조물(130)과 반도체 기판(10)의 계면에는 제2 게이트 산화막(90)이 구비되어 있다. 즉, 게이트 산화막의 두께가 셀 영역 또는 VPP 주변 회로 영역의 반도체 소자와 다른 것을 알 수 있다.
여기서, 도 1a 및 도 1b에 도시된 셀 영역의 반도체 소자와 도 2a 및 도 2b에 도시된 VPP 주변 회로 영역의 반도체 소자의 게이트 산화막의 두께는 동일하며, VDD 주변 회로 영역의 반도체 소자의 게이트 산화막의 두께보다 두껍다.
도 4a 내지 도 4f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단 면도들로서,
도 4a 내지 도 4f의 (i) 및 (ii)는 각각 워드라인과 수직한 방향의 셀 트랜지스터 단면 및 평행한 방향의 셀 트랜지스터 단면을 도시한 단면도이며, 도 4a 내지 4f의 (iii) 및 (iv)는 각각 VPP 주변 회로 영역의 게이트 전극과 수직한 방향의 트랜지스터 단면 및 VDD/VCORE 주변 회로 영역의 게이트 전극과 수직한 방향의 트랜지스터 단면을 도시한 단면도이다.
도 4a를 참조하면, 셀 영역, VPP 주변 회로 영역 및 VDD/VCORE 주변 회로 영역이 구비된 반도체 기판(10) 상부에 패드 산화막(20) 및 패드 질화막(30)을 적층하고 소자 분리 영역으로 예정된 부분의 패드 질화막(30), 패드 산화막(20) 및 소정 두께의 반도체 기판(10)을 식각하여 소자 분리 트렌치(미도시)를 형성한다. 그 다음에, 상기 소자 분리 트렌치 상부의 반도체 기판(10)을 식각하여 라운딩한다. 다음에는, 전체 표면 상부에 측벽 산화막(40) 및 라이너 질화막(50)을 형성한 후 전체 표면 상부에 상기 소자 분리 트렌치를 매립하는 소자 분리용 산화막(미도시)을 형성한다. 그 다음에, 패드 질화막(30)이 노출될 때까지 평탄화 식각 공정을 수행하여 활성영역(10a)을 정의하는 소자 분리 절연막(60)을 형성한다.
도 4b를 참조하면, 소자 분리 절연막(60)을 식각하여 그 높이를 일정량 낮춘 후 패드 질화막(30)을 식각하여 제거한다. 패드 질화막(30)의 식각 공정에서 측벽 산화막(40) 및 라이너 질화막(50)이 일정량 식각되도록 한다. 다음에는, 패드 산화막(20)을 식각하여 제거하고 노출된 반도체 기판(10) 상부에 버퍼 산화막(70)을 형 성한다. 그 다음에, 반도체 기판(10)에 불순물을 선택적으로 주입하여 깊은 n웰(미도시), 셀 p웰(미도시), p웰(미도시), n웰(미도시) 등을 형성하고 문턱 전압 및 펀치쓰루 전압을 조절하기 위한 채널 임플랜트를 실시한다.
도 4c를 참조하면, 셀 영역을 노출시키는 감광막 패턴(미도시)을 형성한 후 노출된 셀 영역의 소자 분리 절연막(60)을 소정 두께 식각하여 리세스한다. 다음에는, 상기 감광막 패턴을 마스크로 셀 영역의 반도체 기판(10)에 붕소 계열의 불순물을 경사 이온 주입하여 채널 영역의 농도를 적절히 조절한 후 상기 감광막 패턴을 제거한다.
도 4d를 참조하면, 노출된 라이너 질화막(50)을 식각하여 제거한 후 노출된 버퍼 산화막(70) 및 측벽 산화막(40)을 식각하여 제거한다. 다음에는, 노출된 반도체 기판(10)의 표면에 제1 게이트 산화막(80)을 형성하고 VDD/VCORE 주변 회로 영역을 노출시키는 감광막 패턴(미도시)을 형성한다. 그 다음에, 상기 감광막 패턴을 마스크로 VDD/VCORE 주변 회로 영역에 문턱 전압 조절을 위한 불순물 주입 공정을 수행한후, 노출된 VDD/VCORE 주변 회로 영역의 제1 게이트 산화막(80)을 제거한다. 다음에는, 상기 감광막 패턴을 제거한다.
도 4e를 참조하면, 제1 게이트 산화막(80)의 표면을 세정한 후 제1 게이트 산화막(80)의 표면 및 VDD/VCORE 주변 회로 영역의 반도체 기판(10)의 표면에 제2 게이트 산화막(90)을 형성한다. 따라서 셀 영역 및 VPP 주변 회로 영역의 게이트 산화 막의 두께는 제1 게이트 산화막(80) 및 제2 게이트 산화막(90)의 적층 구조(80+90)의 두께가 된다.
도 4f를 참조하면, 전체 표면 상부에 하부 게이트용 도전층(미도시)을 형성하고 평탄화한 후 그 상부에 게이트 상부 전극(미도시) 및 하드 마스크층(미도시)을 순차적으로 적층한다. 다음에는, 게이트 마스크를 이용한 사진 식각 공정으로 상기 하부 게이트용 도전층(미도시), 게이트 상부 전극(미도시) 및 하드 마스크층(미도시)을 패터닝하여 게이트 하부 전극(100), 게이트 상부 전극(110) 및 하드마스크층 패턴(120)의 적층 구조로 이루어진 게이트 구조물(130)을 형성한다. 다음에는, 상기 게이트 구조물(130)의 양측의 반도체 기판(10)에 소스/드레인 영역(미도시)을 형성한다.
종래 기술에 따른 반도체 소자는 주변회로 및 코어 회로의 VPP 전압 발생 회로 및 경로를 통하여 셀 영역의 반도체 소자에 VPP 전압이 인가되며, 다른 회로에는 VPP 전압보다 낮은 VDD 또는 VCORE 전압이 인가된다. 따라서 VPP 전압 발생 회로 및 경로에 사용되는 반도체 소자와 셀 영역의 반도체 소자는 동일한 두께의 게이트 산화막이 구비되어 있으며, VDD 또는 VCORE 전압이 인가되는 회로의 반도체 소자보다는 그 두께가 두껍다. 그러나 핀(fin) 구조의 셀 트랜지스터에서는 게이트 전극에 의해 2면 또는 3면이 둘러싸여 있으므로 게이트 전압에 의해 실리콘 기판이 완전히 공핍되는 경우 평면 트랜지스터에 비하여 한쪽의 게이트 전극에 인가된 전압에 의하여 공핍되는 전하량 QD,MAX가 절반 이하로 감소하므로 문턱 전압이 감소된다.
문턱 전압을 증가시키기 위해서는 채널 도핑 농도(NA)를 증가시켜 QD,MAX를 증가시키거나 일함수가 다른 게이트 전극을 사용하여 ΦMS를 증가시키거나 게이트 산화막 내에 전자 트랩을 추가하여 -QOX를 증가시키는 방법 등이 이용되어 왔다.
상술한 종래 기술에서는 셀 영역 및 주변 회로에서 사용하게 되는 게이트 절연막 및 하부 전극이 동시에 형성된다. 따라서, 공정이 단순한 측면은 있으나 이 경우 코어 및 주변 회로 영역에 형성하는 게이트 절연막 공정이 셀 영역의 게이트 절연막 공정에 영향을 주게 되어 그 두께 조절이 용이하지 못하게 된다.
반도체 소자의 디자인 룰(Design Rule)이 감소함에 따라 코어 및 주변 회로 영역의 트랜지스터 채널 길이가 감소하고 공급 전압이 낮아지며, 게이트 절연막의 등가 산화막 두께가 감소하고 따라서 종래의 게이트 절연막을 산화막에서 질화산화막으로 대체하여야 한다. 이때, 디자인 룰이 더욱더 감소하면서 고유전막을 게이트 절연막으로 사용해야만 되는 경우가 발생하였다. 여기서, 코어 및 주변 회로 영역의 게이트 절연막을 질화산화막 및 고유전막을 사용하게 되는 경우 이러한 공정이 셀 영역의 게이트 절연막에도 함께 형성되어 셀 영역 게이트 절연막의 신뢰성 저하 및 반도체 소자의 리프레쉬 특성이 감소되는 문제가 발생한다.
또한, 디자인 룰이 감소함에 따라 게이트 하부 전극을 종래의 N+ 다결정 실리콘에서 N+ 및 P+ 다결정 실리콘으로 사용하는 기술이 필요하게 되었고, 디자인 룰이 더욱 감소함에 따라 실리콘의 중간 페르미 준위(Mid-Gap)에 해당하는 금속 게 이트 하부 전극이 필요하게 되었다. 그러나 이 경우도 셀 영역의 트랜지스터에 금속 게이트 하부 전극을 사용할 경우 반도체 소자의 리프레쉬 특성이 현저하게 저하되는 문제가 있다.
상기 문제점을 해결하기 위하여, 반도체 소자의 셀 영역의 게이트 절연막 및 게이트 하부 전극층을 먼저 형성한 후, 코어 및 주변 회로 영역의 게이트 절연막 및 게이트 하부 전극층을 나중에 형성함으로써, 셀 영역의 트랜지스터 특성을 최적화 하기 위하여 게이트 절연막 종류 및 두께와 게이트 하부 전극의 종류를 코어 및 주변 회로 영역의 트랜지스터 특성과 관계없이 선택할 수 있고, 코어 및 주변 회로 영역의 트랜지스터 절연막 종류 및 두께와 하부 전극의 종류도 셀 영역의 트랜지스터 특성과 관계없이 선택할 수 있도록 하는 반도체 소자 및 그의 제조 방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조 방법은,
(a) 반도체 기판에 활성영역을 정의하는 소자분리 절연막을 형성하는 단계와,
(b) 상기 활성영역과 중첩되는 게이트 영역 내에서 상기 활성영역의 단축 방향으로 중첩된 직사각형의 핀 게이트 영역(FG)을 형성하는 단계와,
(c) 상기 핀 게이트 영역(FG) 내의 활성영역에 채널 불순물을 이온주입하는 단계와,
(d) 상기 소자분리 절연막 상부로 돌출된 셀영역의 반도체기판 표면에 제1게이트절연막, 제1게이트 하부전극 및 제1전극 절연막을 형성하는 단계와,
(e) 코어/주변회로 영역과 상기 셀영역의 반도체기판 표면에 제2게이트절연막을 형성하는 단계와,
(f) 전체표면상부에 제2게이트 하부전극 및 제2전극 절연막을 형성하는 단계와,
(g) 상기 셀영역의 제2전극 절연막 및 제2게이트 하부전극을 제거하고 상기 셀영역의 제1전극 절연막과 코어/주변회로 영역의 제2전극 절연막을 제거하여 상기 셀영역의 제1게이트 하부전극을 노출시키며 상기 코어/주변회로 영역의 제2게이트 하부전극을 노출시키는 단계 및
(h) 상기 제1,2게이트 하부전극 상에 게이트 상부전극을 형성하고 이들을 패터닝하여 게이트 구조물을 형성하는 단계를 포함하는 것과,
상기 (a) 단계는
(a-1) 상기 반도체 기판 표면에 패드 산화막 및 패드 질화막을 형성하는 단계와,
(a-2) 상기 패드 질화막, 패드 산화막 및 소정 두께의 반도체 기판을 식각하여 소자분리용 트렌치를 형성하는 단계와,
(a-3) 상기 소자분리용 트렌치 표면에 측벽 산화막 및 라이너 질화막을 형성하는 단계 및
(a-4) 상기 소자분리 트렌치를 매립하는 소자분리용 산화막을 전체 표면 상 부에 형성하고 상기 패드 질화막이 노출될 때까지 평탄화식각하여 상기 활성영역을 정의하는 상기 소자분리 절연막을 형성하는 단계를 포함하는 것과,
상기 (a-2) 단계는 상기 소자 분리 트렌치의 상부 코너를 라운딩하는 단계를 더 포함하는 것과,
상기 (b) 단계의 직사각형 모양은 게이트 구조물의 라인/스페이스 선폭(Fx)보다 좌우로 각각 D 만큼 작게 게이트 영역 내에 구비되고, 상기 활성영역의 단축 거리(Fy)와 단축 방향 양측으로 각각 E 만큼 소자분리 절연막과 중첩되어 구비된 것과,(단, 0 < D < 0.5Fx, 0 < E ≤ 1.5Fy).
상기 E 의 값이 1.5 Fy 인 경우는 이웃하는 직사각형의 핀 게이트 영역이 서로 연결되어 라인형태의 핀 게이트 영역을 구비하는 것과,
상기 (c) 단계의 이온 주입 공정은 경사 이온 주입 공정인 것과,
상기 (d) 단계의 제1게이트 절연막은 0.6 ~ 1.2 V 의 트랜지스터 문턱 전압을 갖는 두께로 형성하는 것과,
상기 (d) 단계의 제1게이트 절연막은 산화막, 질화산화막, 고유전막, 이들의 혼합 적층구조 및 산화막/질화막/산화막의 3중 적층 구조 중 선택된 어느 하나를 사용하는 것과,
상기 (d) 단계의 제1게이트 하부 전극은 N+ 다결정 실리콘, P+ 다결정 실리콘, P+ 다결정실리콘/SiGe, 실리콘의 중간 페르미 준위(Mid-gap)에 해당하는 일함수를 갖는 실리사이드/금속물질 또는 이들의 조합으로 이루어지는 군에서 선택된 어느 하나를 사용하는 것과,
상기 (e) 단계의 제2게이트 절연막은 산화막, 질화산화막, 알루미늄 산화막, 하프늄 산화막 또는 이들의 조합으로 이루어진 군에서 선택된 어느 하나를 사용하는 것과,
상기 (e) 단계의 제2게이트 절연막은 VPP 주변회로 영역에서 VDD/VCORE 주변회로 영역보다 두껍게 형성하는 것과,
상기 (f) 단계의 제2게이트 하부전극은 N+ 또는 P+ 다결정 실리콘을 사용하는 것과,
상기 제2게이트 하부전극은 NMOS 영역에서 N+ 다결정 실리콘으로 형성하고, PMOS 영역에서 P+ 다결정 실리콘으로 형성하는 것과,
상기 (h) 단계의 게이트 상부전극은 실리사이드 물질(WSix, MoSix, CoSix 및 TiSix), 금속 물질(WN 및 TiN) 또는 이들의 조합으로 이루어지는 군에서 선택된 어느 하나를 사용하는 것을 특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자는,
핀(Fin) 형 활성영역을 구비한 셀 영역과 코어 및 주변 회로 영역을 구비한 반도체 소자에 있어서,
반도체 기판에 활성영역을 정의하는 소자 분리 절연막을 구비하되, 상기 활성영역은 핀형 활성영역을 구비한 셀 영역과, 평면의 활성영역을 구비한 코어/주변회로 영역을 구비하고,
상기 셀 영역과 코어/주변회로 영역의 활성영역에 서로 다른 두께의 게이트 절연막을 구비하고,
상기 셀 영역과 코어/주변회로 영역의 경계부에서 이격되어 상기 소자분리 절연막을 노출시키는 게이트 하부전극을 구비하고,
상기 경계부의 이격된 부분을 매립하는 게이트 상부전극을 상기 게이트 하부전극 상에 구비하는 것과,
상기 게이트 절연막은 상기 셀 영역에서 타영역 보다 두껍게 구비하는 것과,
상기 셀 영역의 게이트 절연막과 코어/주변회로 영역의 게이트 절연막은 서로 동일한 물질인 것과,
상기 셀 영역의 게이트 절연막과 코어/주변회로 영역의 게이트 절연막은 서로 다른 물질인 것과,
상기 셀 영역의 게이트 절연막은 산화막으로 구비하는 것과,
상기 코어/주변회로 영역의 게이트 절연막은 질화 산화막, 하프늄 산화막, 알루미늄 산화막 또는 이들의 조합으로 이루어진 군에서 선택된 어느 하나로 구비하는 것과,
상기 코어/주변회로 영역의 게이트 절연막은 VDD/VCORE 주변회로 영역보다 VPP 주변회로 영역에서 두껍게 구비하는 것과,
상기 셀 영역의 게이트 하부전극과 코어/주변회로 영역의 게이트 하부전극은 서로 다른 물질로 평탄하게 구비하는 것과,
상기 셀 영역의 게이트 하부 전극은 N+ 다결정 실리콘, P+ 다결정 실리콘, P+ 다결정실리콘/SiGe, 실리콘의 중간 페르미 준위(Mid-gap)에 해당하는 일함수를 갖는 실리사이드/금속물질 또는 이들의 조합으로 이루어지는 군에서 선택된 어느 하나를 사용하는 것과,
상기 코어/주변회로 영역의 게이트 하부전극은 N+ 또는 P+ 다결정 실리콘으로 구비하는 것과,
상기 게이트 상부전극은 실리사이드 물질(WSix, MoSix, CoSix 및 TiSix), 금속 물질(WN 및 TiN) 또는 이들의 조합으로 이루어지는 군에서 선택된 어느 하나를 사용하는 것과,
상기 게이트 상부전극은 상측에 하드마스크층을 더 구비하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 5는 본 발명에 따른 반도체 소자의 셀 영역을 도시한 레이아웃도이다.
도 5를 참조하면, 반도체 기판 상부에 소자 분리 절연막(250), 활성영역(200a) 및 활성영역(200a)과 교차하는 워드라인인 게이트 구조물(330)이 형성되어 있다. 이때, 활성영역(200a)의 단축길이는 Fy 이며, 게이트 구조물(330)의 라인/스페이스 선폭은 Fx 이다. 여기서, "Fx"와 "Fy" 는 리소그래피 공정으로 구현할 수 있는 최소선폭을 나타내는 것이다.
게이트 구조물(330)의 하부에 핀 게이트 영역(FG)이 구비되되, 직사각형의 아일랜드형(island type)으로 장축방향이 게이트 구조물(330)과 같은 방향으로 구 비되고, 활성영역(200a)의 장축방향과 교차하도록 구비된다.
이때, 핀 게이트 영역(FG)은 게이트 구조물(330)의 라인/스페이스 선폭(Fx)보다 좌우로 각각 D만큼 작게 게이트 영역 내에 구비되고, 활성영역(200a)의 단축 거리(Fy)와 단축방향 양측으로 각각 E 만큼 중첩되어 구비된 것이다(단, 0 < D < 0.5Fx, 0 < E ≤ 1.5Fy). 여기서, 직사각형의 핀 게이트 영역(FG)은 다각형, 타원형, 직선형 또는 이들이 조합된 형태로 형성할 수도 있다.
도 6a 내지 도 6i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, (ⅰ) 는 도 5 의 ⓧ-ⓧ 절단면을 따라 도시하고, (ⅱ) 는 도 5 의 ⓨ-ⓨ 절단면을 따라 도시하고, (ⅲ) 은 고전압 VPP 이 인가되는 코어/주변회로 영역, 즉 VPP 코어/주변회로 영역의 활성영역 단축 방향 절단면을 따라 도시하고, (ⅳ) 는 VDD 또는 VCORE 가 인가되는 코어/주변회로 영역, 즉 VDD / VCORE 코어/주변회로 영역의 활성영역 단축 방향 절단면을 따라 도시한 것이다.
도 6a를 참조하면, 셀 영역, 코어/주변회로 영역 특히 VPP 코어/주변회로 영역 및 VDD / VCORE 코어/주변회로 영역이 구비된 반도체 기판(200) 상부에 패드 산화막(210) 및 패드 질화막(220)을 적층하고 소자 분리 영역으로 예정된 부분의 패드 질화막(220), 패드 산화막(210) 및 소정 두께의 반도체 기판(200)을 식각하여 소자 분리용 트렌치(미도시)를 형성한다.
그리고, 트렌치 상부의 반도체 기판(200)을 식각하여 라운딩한다. 다음에는, 전체 표면 상부에 측벽 산화막(230) 및 라이너 질화막(240)을 형성한 후 전체 표면 상부에 상기 트렌치를 매립하는 소자 분리용 산화막(미도시)을 전체표면 상부에 형성한다.
그 다음, 패드 질화막(220)이 노출될 때까지 소자분리용 산화막을 평탄화 식각 공정하여 활성영역(200a)을 정의하는 소자 분리 절연막(250)을 형성한다.
도 6b를 참조하면, 소자 분리 절연막(250)을 식각하여 그 높이를 일정량 낮춘 후 패드 질화막(220)을 식각하여 제거한다. 패드 질화막(220)의 식각 공정에서 측벽 산화막(230) 및 라이너 질화막(240)이 일정량 식각되도록 한다.
다음, 불순물을 선택적으로 주입하여 셀 영역에 깊은 n웰(미도시) 및 p웰(미도시)을 형성하고, 코어 및 주변회로 영역에 p웰(미도시) 및 n웰(미도시) 등을 형성하고 문턱 전압 및 편치쓰루 전압을 조절하기 위한 채널 임플란트 공정을 실시한다.
도 6c를 참조하면, 도 5의 핀 게이트 영역(FG)을 노출시키도록 직사각형의 윈도우를 포함하는 감광막 패턴(255)을 형성한다. 이때, 감광막패턴(255)은 게이트 구조물(330)의 라인/스페이스 선폭 보다 좌우로 각각 D 만큼 작으며, 활성영역(200a)의 단축방향 길이보다 각각 E 만큼 큰 핀 게이트 영역(FG)을 정의하는 아일랜드형의 핀 게이트 마스크를 이용한 노광 및 현상 공정을 이용하여 형성한 것으로, 채널 영역(미도시)과 인접한 측벽 산화막(230), 채널 영역의 일부, 라이너 질화막(240) 및 소자 분리 절연막(250)을 노출시키도록 형성한다.
여기서, 상기 D 는 0 < D < 0.5Fx 의 값을 가지며, 상기 E 는 0 < E ≤ 1.5Fy 의 값을 갖는다.
이때, 상기 노광마스크의 E 값이 E ＝ 1.5Fy 인 경우는 도 5 에 도시된 바와 같이 이웃하는 직사각형의 윈도우가 서로 연결되어 도 6d 에 도시된 감광막패턴(255)과 같이 라인 형태의 핀 게이트 영역을 갖게 된다.
그 다음, 감광막 패턴(255)을 마스크로 노출된 셀 영역의 소자 분리 절연막(250)을 소정두께 식각하여 핀 게이트 영역(FG)을 형성하고 감광막 패턴(255)을 제거한다.
이때, 소자 분리 절연막(250)의 식각공정시 활성영역(200a) 상부의 패드 산화막(210)도 식각되어 패드 산화막 패턴(215)이 형성된다.
이후의 공정은 핀 게이트 마스크에 관계없이 동일하게 형성되므로 이하에서는 직사각형 윈도우가 라인 형태로 구비되는 도 6d의 공정에 연속되도록 설명하는 것으로 한다.
도 6e를 참조하면, 노출된 패드 산화막 패턴(215)을 제거하고, 이로 인하여 노출된 반도체기판(200)의 셀영역 및 코어/주변회로 영역에 위치하는 활성영역(200a) 상부에 버퍼 산화막(260)을 성장시킨 다음, 셀 트랜지스터의 채널 영역(미도시)에 붕소 계열의 불순물을 경사 이온 주입하여 채널 영역의 농도를 적절히 조절한다.
이때, 상기 경사이온주입 공정은 감광막을 도포후 셀 영역을 노출시키도록 패터닝하여 감광막패턴(미도시)을 형성한 다음, 상기 감광막 패턴을 마스크로 하여 반도체기판(200) 상의 셀 영역에 구비되는 트랜지스터의 채널 영역(미도시)에 실시 하고, 상기 감광막패턴을 제거한 것이다.
도 6f를 참조하면, 셀 영역에 노출된 라이너 질화막(240), 버퍼 산화막(260) 및 측벽 산화막(230)을 제거하여 셀 영역의 반도체기판(200) 표면 및 측면을 노출시킨다. 이때, VPP 및 VDD / VCORE 코어/주변회로 영역의 버퍼 산화막(260)도 함께 식각되어 반도체 기판(200)의 표면이 노출된다.
다음, 반도체 기판(200) 표면을 산화시켜 그 표면에 제1게이트 절연막(270)을 형성하고 그 상부에 제1게이트 하부전극(280)을 형성한다. 이때, 제1게이트 하부전극(280)은 상부면이 평탄화되어 구비된 것으로, 증착 후 평탄화 식각공정을 실시한 것이다.
그리고, 제1게이트 하부전극(280)의 상부에 제1전극 절연막(285)을 형성한다.
그 다음에는, 상기 구조물 상부에 VPP 및 VDD / VCORE 코어/주변회로 영역만을 노출시키는 감광막 패턴(미도시)을 형성하고, 감광막 패턴(미도시)을 마스크로 VPP 및 VDD 또는 VCORE 코어/주변회로 영역에 노출된 전극 절연막(285), 제1게이트 하부 전극(280) 및 제1게이트 절연막(270)을 식각하여 제거한 후 잔류하는 감광막(미도시)을 제거한다.
이때, 제1게이트 하부 전극(280)을 제거한 후 제1게이트 절연막(270)을 제거하기 전에 반도체 기판(200) 전면에 감광막(미도시)을 도포하고 P 웰 마스크를 사용하여 P 웰 영역의 감광막을 제거하고 이온 주입을 수행하고 감광막을 제거한 후, 다시 감광막(미도시)을 도포하고 N 웰 마스크를 사용하여 N 웰 영역의 감광막을 제거하고 이온 주입을 수행하고 감광막을 제거한 후, 다시 감광막(미도시)을 마스크로 사용하여 필요한 부분의 감광막을 제거하고 이온 주입을 수행하고 감광막을 제거하는 방식으로 NMOS 또는 PMOS 와 같은 여러 종류의 트랜지스터에 대하여 필요한 채널 이온 주입 공정을 더 수행한 후, 코어 및 주변 회로 영역에 노출된 제1게이트 절연막(270)을 식각하여 제거하는 것이 바람직하다.
여기서, 제1게이트 절연막(270)은 산화막, 질화산화막, 고유전막, 이들의 혼합 적층구조 및 산화막/질화막/산화막의 3중 적층 구조 중 선택된 어느 하나를 사용하며, 그 종류 및 두께는 셀 트랜지스터의 특성만을 맞추기 위하여 최적화 할 수 있다. 즉, 일예로 핀 셀 트랜지스터의 경우에 문턱 전압이 낮은 것이 문제이며, 이를 해결하기 위하여 문턱 전압을 0.6 ~ 1.2V 사이의 원하는 전압을 맞추기 위하여 제1게이트 절연막(270)의 두께를 최적화하여 두껍게 사용할 수 있다. 또한, 제1게이트 하부전극(280)은 코어/주변회로 영역의 트랜지스터에서 사용되지 않으므로 보통의 도핑된 N+ 다결정 실리콘 대신에 셀 트랜지스터의 특성을 맞추기 위한 일함수를 갖는 물질을 사용할 수도 있다. 즉, p+ 다결정 실리콘 또는 p+ SiGe 게이트 하부전극(280), 또는 실리콘의 미드 갭에 해당하는 일함수를 갖는 실리사이드 물질(WSix, MoSix, CoSix 및 TiSix), 금속 물질(WN 및 TiN) 및 이들의 조합으로 이루어지는 군에서 선택된 어느 하나를 사용하는 것이 바람직하다.
도 6g를 참조하면, 코어/주변회로 영역의 노출된 반도체기판(200) 상에 코어/주변회로 영역에 제2,3게이트 절연막(270a, 270b)을 형성한다. 이때, 제2게이트 절연막(270a)을 성장하고 감광막(미도시)을 도포한 후, 얇은 게이트 절연막이 성장될 코어/주변회로 영역만을 노출시키는 노광마스크를 사용하여 감광막을 부분적으로 제거하고, 필요한 원소의 이온을 임플란트한 다음, 노출된 제2게이트 절연막(270a)을 제거하고 남아있는 감광막을 제거한 후, 노출된 반도체기판(200) 및 제2게이트 절연막(270a) 위에 제3게이트 절연막(270b)을 형성한다.
그리고, 상기 구조물 상부에 코어/주변회로 영역의 제2게이트 하부전극(290) 및 코어/주변회로 영역 제2전극 절연막(295)을 형성한다.
여기서, 코어 및 주변회로 영역의 게이트 절연막은 고 전압 VPP 경로의 코어/주변회로 영역에서 제2,3게이트 절연막(270a,270b)의 적층구조로 형성되고, VDD 및 VCORE 가 인가되는 코어/주변회로 영역의 게이트 절연막은 제3게이트 절연막(270b) 만으로 형성되어 얇게 구비된다.
이와 같이, 코어/주변회로 영역에 구비되는 게이트 절연막(270a, 270b) 종류와 두께는 셀영역의 제1게이트 절연막(270)처럼 코어/주변회로 영역에 구비되는 트랜지스터의 특성을 최적화하기 위하여 별도의 종류와 두께로 사용할 수 있게 된다. 따라서, 제2게이트 절연막(270a)과 제3게이트 절연막(270b)은 통상의 실리콘 산화막을 사용할 수 있음은 물론이고, 일반적으로 DRAM의 셀 트랜지스터의 게이트 절연막에 사용하는 경우 DRAM 셀의 접합 누설 전류를 증가시켜 DRAM의 리프레쉬 특성을 저하시키는 것으로 알려진 질화산화막(Oxynitride), 알루미늄 산화막, 하프늄 산화막 및 이들의 적층 절연막 중 선택된 어느 하나의 물질을 사용할 수도 있다.
또한, 코어/주변회로 영역에 구비되는 제2게이트 하부전극(290)은 셀 트랜지스터에서는 사용되지 않고, 또한 제1게이트 하부전극(280)은 코어 및 주변회로 트랜지스터에는 사용되지 않으므로, 코어/주변회로 영역에 구비되는 제2게이트 하부전극(290)은 코어/주변회로 영역의 트랜지스터 특성만을 최적화하기 위하여 사용할 수 있다.
여기서, 코어/주변회로 영역의 제2게이트 하부전극(290)은 통상의 N+ 다결정 실리콘으로 형성할 수 있다. 또한, 도핑되지 않은 다결정 실리콘으로 형성한 후 NMOS 위의 제2게이트 하부전극(290)에 인 또는 비소 이온을 주입하여 N+ 다결정 실리콘으로 만들고 PMOS 위의 제2게이트 하부전극(290)에 붕소 계열의 이온을 주입하여 P+ 다결정 실리콘을 사용할 수도 있다. 그리고, 코어/주변회로 영역의 제2게이트 하부전극(290)은 N+ 또는 P+로 도핑된 다결정 실리콘을 형성하고 각각 반대형의 이온을 이온 주입하여 NMOS에는 N+ 다결정 실리콘을 형성하여 사용하고, PMOS에는 P+ 다결정 실리콘을 형성하여 사용할 수도 있다.
그리고, 제1게이트 하부전극(280) 및 제2게이트 하부전극(290)은 DRAM의 셀 트랜지스터의 게이트 절연막에 사용하는 경우 DRAM 셀의 접합 누설 전류를 증가시켜 DRAM의 리프레쉬 특성을 저하시키는 것으로 알려진 실리콘의 미드 갭에 해당하는 일함수를 갖는 실리사이드 물질(WSix, MoSix, CoSix 및 TiSix), 금속 물질(WN 및 TiN) 및 이들의 적층 구조 중 선택된 어느 하나를 사용할 수도 있다.
도 6h를 참조하면, 전체표면상부에 셀영역을 노출시키는 감광막패턴(미도시)를 형성하고 이를 마스크로 하여 셀영역에 노출된 제2전극 절연막(295)과 제2게이 트 하부전극(290)을 식각한 후 잔류하는 감광막을 제거한다.
그 다음, 셀영역에 구비되는 제1전극 절연막(285)과 코어/주변회로 영역에 구비되는 제2전극 절연막(295)을 습식방법으로 동시에 제거하여 셀영역에 제1게이트 하부전극(280)을 남기고, 코어/주변회로 영역에 제2게이트 하부전극(290)을 남긴다.
도 6i를 참조하면, 전체표면상부에 게이트 상부전극(300)과 하드마스크층(310)을 형성하여, 셀영역에는 제1게이트 하부전극(280) 상에 게이트 상부전극(300) 및 하드마스크층이 적층되고 코어/주변회로 영역에는 제2게이트 하부전극(290) 상에 게이트 상부전극(300) 및 하드마스크층(310)이 적층된 구조를 형성한다.
이때, 게이트 상부전극(300)은 WN/W 의 적층구조, TiN/W 의 적층구조, WSix, TiSix, CoSix, MoSix 등의 실리사이드층 또는 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지로 형성한 것이다.
그 다음, 셀 영역과 코어/주변회로 영역의 게이트를 정의하는 마스크를 이용한 식각 공정으로 상기 하드마스크층(310), 게이트 상부전극(300) 및 제1,2게이트 하부전극(280,290)을 패터닝하여 게이트 구조물(330)을 형성한다.
이후의 공정은 통상의 DRAM 공정과 동일하게 실시하여 DRAM을 완성한다.
도 7 은 본 발명의 실시예에 따른 상기 도 6h 의 공정시 셀 영역과 코어/주변회로 영역의 경계부에서 제1,2게이트 하부전극(280,290)이 이격된 것을 도시한 단면도로서, 셀영역(1000a), 코어/주변회로 영역의 NMOS 영역(1000b) 및 PMOS 영역 (1000c)을 도시한 것이다.
도 7를 참조하면, 상기 도 6h 에서와 같이 반도체 기판(200)에 활성영역(200a)을 정의하는 소자 분리 절연막(250)을 구비하되, 상기 활성영역(200a)은 셀영역(1000a)에서 핀형 활성영역(200a)을 구비하고 코어/주변회로 영역(1000b, 1000c)에서 평면의 활성영역(200a)을 구비한다. 셀영역(1000a)과 코어/주변회로 영역(1000b, 1000c)의 활성영역(200a)은 서로 다른 두께의 제1,3게이트 절연막(270, 270b)을 구비하고, 코어/주변회로 영역(1000b, 10000c)과 셀 영역(1000a)의 경계부(ⓐ)에서 이격되어 소자 분리 절연막(250)을 노출시키는 제1,2게이트 하부전극(280, 290)을 반도체 기판(200) 상에 구비한다.
여기서, 상기 코어/주변회로 영역(1000b,1000c)의 활성영역은 제3게이트 절연막(270b)이 도시되어 있으나, 경우에 따라 제2게이트 절연막(270a)의 단층이나 제2,3게이트 절연막(270a,270b)의 적층구조로 형성할 수도 있으며, 부분적으로 다른 게이트 절연막을 사용할 수도 있다.
도 8 및 도 9 는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 상기 도 6h 의 공정시 셀영역, 코어/주변회로 영역에 위치한 NMOS 영역 및 PMOS 영역의 경계부인 ⓐ 와 ⓑ 부분에서 게이트 하부전극이 각각 이격된 것을 도시한 단면도이다.
도 8 및 도 9 를 참조하면, 상기 도 6h의 단계에서 감광막(미도시)을 도포하고 셀 영역(1000a) 및 셀 영역과 코어/주변회로 영역의 경계부 ⓐ, 그리고 NMOS 영역(1000b)과 PMOS 영역(1000c)의 경계부 ⓑ 를 노출시키는 별도의 게이트 마스크( 미도시)를 사용하여 감광막패턴을 형성한 다음, 노출된 영역의 제1,2게이트 하부 전극(280,290)을 식각하고 감광막패턴을 제거함으로써 제1게이트 하부전극(280)과 NMOS 영역(1000b)의 제2게이트 하부전극(290) 및 PMOS 영역(1000c)의 제2게이트 하부전극(290)을 구분한다.
그 다음, ⓐ 및 ⓑ 부분의 경계부를 매립하는 게이트 상부전극(300)을 전체표면상부에 형성하고 그 상부에 하드마스크층(310)을 형성한 다음, 게이트를 정의하는 마스크를 이용한 사진식각공정으로 게이트 구조물을 형성한다.
본 발명은 셀영역 및 코어/주변회로 영역에 각각 구비되는 트랜지스터의 특성을 최적화시킬 수 있도록 셀영역의 게이트 절연막 및 게이트 하부 전극을 먼저 형성하고 코어/주변회로 영역의 게이트 절연막 및 게이트 하부 전극을 나중에 형성하여, 막의 종류, 두께를 선택할 수 있도록 함으로써 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (27)
- (a) 반도체 기판에 활성영역을 정의하는 소자분리 절연막을 형성하는 단계;(b) 상기 활성영역과 중첩되는 게이트 영역 내에서 상기 활성영역의 단축 방향으로 중첩된 직사각형의 핀 게이트 영역(FG)을 형성하는 단계;(c) 상기 핀 게이트 영역(FG) 내의 활성영역에 채널 불순물을 이온주입하는 단계;(d) 상기 소자분리 절연막 상부로 돌출된 셀영역의 반도체기판 표면에 제1게이트절연막, 제1게이트 하부전극 및 제1전극 절연막을 형성하는 단계;(e) 코어/주변회로 영역과 상기 셀영역의 반도체기판 표면에 제2게이트절연막을 형성하는 단계;(f) 전체표면상부에 제2게이트 하부전극 및 제2전극 절연막을 형성하는 단계;(g) 상기 셀영역의 제2전극 절연막 및 제2게이트 하부전극을 제거하고 상기 셀영역의 제1전극 절연막과 코어/주변회로 영역의 제2전극 절연막을 제거하여 상기 셀영역의 제1게이트 하부전극을 노출시키며 상기 코어/주변회로 영역의 제2게이트 하부전극을 노출시키는 단계; 및(h) 상기 제1,2게이트 하부전극 상에 게이트 상부전극을 형성하고 이들을 패터닝하여 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 (a) 단계는(a-1) 상기 반도체 기판 표면에 패드 산화막 및 패드 질화막을 형성하는 단계;(a-2) 상기 패드 질화막, 패드 산화막 및 소정 두께의 반도체 기판을 식각하여 소자분리용 트렌치를 형성하는 단계;(a-3) 상기 소자분리용 트렌치 표면에 측벽 산화막 및 라이너 질화막을 형성하는 단계; 및(a-4) 상기 소자분리 트렌치를 매립하는 소자분리용 산화막을 전체 표면 상부에 형성하고 상기 패드 질화막이 노출될 때까지 평탄화식각하여 상기 활성영역을 정의하는 상기 소자분리 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 2 항에 있어서,상기 (a-2) 단계는 상기 소자 분리 트렌치의 상부 코너를 라운딩하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 (b) 단계의 직사각형 모양은 게이트 구조물의 라인/스페이스 선폭(Fx) 보다 좌우로 각각 D 만큼 작게 게이트 영역 내에 구비되고, 상기 활성영역의 단축 거리(Fy)와 단축 방향 양측으로 각각 E 만큼 소자분리 절연막과 중첩되어 구비된 것을 특징으로 하는 반도체소자의 제조방법(단, 0 < D < 0.5Fx, 0 < E ≤ 1.5Fy).
- 제 4 항에 있어서,상기 E 의 값이 1.5 Fy 인 경우는 이웃하는 직사각형의 핀 게이트 영역이 서로 연결되어 라인형태의 핀 게이트 영역을 구비하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 (c) 단계의 이온 주입 공정은 경사 이온 주입 공정인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 (d) 단계의 제1게이트 절연막은 0.6 ~ 1.2 V 의 트랜지스터 문턱 전압을 갖는 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 (d) 단계의 제1게이트 절연막은 산화막, 질화산화막, 고유전막, 이들의 혼합 적층구조 및 산화막/질화막/산화막의 3중 적층 구조 중 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 (d) 단계의 제1게이트 하부 전극은 N+ 다결정 실리콘, P+ 다결정 실리콘, P+ 다결정실리콘/SiGe, 실리콘의 중간 페르미 준위(Mid-gap)에 해당하는 일함수를 갖는 실리사이드/금속물질 또는 이들의 조합으로 이루어지는 군에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 (e) 단계의 제2게이트 절연막은 산화막, 질화산화막, 알루미늄 산화막, 하프늄 산화막 또는 이들의 조합으로 이루어진 군에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 10 항에 있어서,상기 (e) 단계의 제2게이트 절연막은 VPP 주변회로 영역에서 VDD/VCORE 주변회로 영역보다 두껍게 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 (f) 단계의 제2게이트 하부전극은 N+ 또는 P+ 다결정 실리콘을 사용하 는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 12 항에 있어서,상기 제2게이트 하부전극은 NMOS 영역에서 N+ 다결정 실리콘으로 형성하고, PMOS 영역에서 P+ 다결정 실리콘으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 (h) 단계의 게이트 상부전극은 실리사이드 물질(WSix, MoSix, CoSix 및 TiSix), 금속 물질(WN 및 TiN) 또는 이들의 조합으로 이루어지는 군에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
- 상기 청구항 1의 반도체 소자의 제조 방법을 이용하는 것을 특징으로 하는 반도체소자.
- 핀(Fin) 형 활성영역을 구비한 셀 영역과 코어 및 주변 회로 영역을 구비한 반도체 소자에 있어서,반도체 기판에 활성영역을 정의하는 소자 분리 절연막을 구비하되, 상기 활성영역은 핀형 활성영역을 구비한 셀 영역과, 평면의 활성영역을 구비한 코어/주변회로 영역을 구비하고,상기 셀 영역과 코어/주변회로 영역의 활성영역에 서로 다른 두께의 게이트 절연막을 구비하고,상기 셀 영역과 코어/주변회로 영역의 경계부에서 이격되어 상기 소자분리 절연막을 노출시키는 게이트 하부전극을 구비하고,상기 경계부의 이격된 부분을 매립하는 게이트 상부전극을 상기 게이트 하부전극 상에 구비하는 것을 특징으로 하는 반도체 소자.
- 제 16 항에 있어서,상기 게이트 절연막은 상기 셀 영역에서 타영역 보다 두껍게 구비하는 것을 특징으로 하는 반도체 소자.
- 제 16 항에 있어서,상기 셀 영역의 게이트 절연막과 코어/주변회로 영역의 게이트 절연막은 서로 동일한 물질인 것을 특징으로 하는 반도체 소자.
- 제 16 항에 있어서,상기 셀 영역의 게이트 절연막과 코어/주변회로 영역의 게이트 절연막은 서로 다른 물질인 것을 특징으로 하는 반도체 소자.
- 제 16 항에 있어서,상기 셀 영역의 게이트 절연막은 산화막으로 구비하는 것을 특징으로 하는 반도체소자.
- 제 16 항에 있어서,상기 코어/주변회로 영역의 게이트 절연막은 질화 산화막, 하프늄 산화막, 알루미늄 산화막 또는 이들의 조합으로 이루어진 군에서 선택된 어느 하나로 구비하는 것을 특징으로 하는 반도체 소자.
- 제 16 항 또는 제 21 항에 있어서,상기 코어/주변회로 영역의 게이트 절연막은 VDD/VCORE 주변회로 영역보다 VPP 주변회로 영역에서 두껍게 구비하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 16 항에 있어서,상기 셀 영역의 게이트 하부전극과 코어/주변회로 영역의 게이트 하부전극은 서로 다른 물질로 평탄하게 구비하는 것을 특징으로 하는 반도체 소자.
- 제 16 항에 있어서,상기 셀 영역의 게이트 하부 전극은 N+ 다결정 실리콘, P+ 다결정 실리콘, P+ 다결정실리콘/SiGe, 실리콘의 중간 페르미 준위(Mid-gap)에 해당하는 일함수를 갖는 실리사이드/금속물질 또는 이들의 조합으로 이루어지는 군에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자.
- 제 16 항에 있어서,상기 코어/주변회로 영역의 게이트 하부전극은 N+ 또는 P+ 다결정 실리콘으로 구비하는 것을 특징으로 하는 반도체소자.
- 제 16 항에 있어서,상기 게이트 상부전극은 실리사이드 물질(WSix, MoSix, CoSix 및 TiSix), 금속 물질(WN 및 TiN) 또는 이들의 조합으로 이루어지는 군에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 16 항에 있어서,상기 게이트 상부전극은 상측에 하드마스크층을 더 구비하는 것을 특징으로 하는 반도체 소자.
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|---|---|---|---|---|
| KR100944356B1 (ko) | 2008-03-13 | 2010-03-02 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
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