KR100844938B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 본 발명의 핀 트랜지스터는 핀 활성영역; 상기 핀 활성영역의 하부 양측벽을 덮는 소자 분리막; 상기 핀 활성영역의 표면상에 형성된 게이트 절연막; 및 상기 게이트 절연막 및 상기 소자 분리막 상에 형성되고 4.4~4.8eV의 일함수를 갖는 게이트 전극을 포함하고, 상술한 본 발명에 의한 반도체 소자 및 그 제조방법은 핀 트랜지스터의 게이트 전극으로 P+ 폴리실리콘의 일함수보다는 작고 N+ 폴리실리콘의 일함수보다는 큰 일함수를 갖는 물질막을 이용함으로써, 일정 수준 이상의 문턱전압 확보 및 게이트 산화막 및 N형 접합 계면에서의 밴드 휨 현상 완화를 동시에 가능하게 하여 GIDL 특성, 정보저장 특성, 전류구동능력 등 소자 특성을 향상시킬 수 있다.
핀 트랜지스터, 밴드 휨 현상, 일함수, SiGe막

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도1은 종래 기술에 따른 핀 트랜지스터를 포함하는 반도체 소자를 나타내는 단면도.
도2는 종래 기술에 따른 핀 트랜지스터의 게이트 전극 물질로 N+ 폴리실리콘과 P+ 폴리실리콘을 사용하는 경우를 비교하기 위한 에너지 밴드 다이어그램.
도3은 본 발명의 일실시예에 따른 핀 트랜지스터를 포함하는 반도체 소자를 나타내는 단면도.
도4a 내지 도4i는 도3의 반도체 소자의 제조 방법을 설명하기 위한 일실시예 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자 분리막
33 : 게이트 절연막 34,35N,35P : 제1 내지 제3 게이트 전극
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 핀 트랜지스터를 구비한 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가함에 따라 종래의 2차원적인 트랜지스터 구조는 여러가지 측면에서 한계에 이르고 있다. 특히 고속 소자(high speed device)의 경우 이러한 2차원적인 트랜지스터 구조로는 요구되는 전류구동능력(current drivability)을 만족시킬 수 없다.
이러한 한계를 극복하기 위하여 3차원 구조를 갖는 다양한 트랜지스터가 제안되고 있으며, 그중 하나가 핀 전계효과 트랜지스터(fin FET)(이하, 핀 트랜지스터)이다. 핀 트랜지스터 구조는 채널로 3면을 이용하기 때문에 소자의 전류구동능력을 향상시킬 수 있는 장점이 있다. 그러나, 이러한 핀 트랜지스터의 특성 즉, 3면의 채널로 인하여 오히려 문턱전압(threshold voltage)을 일정 수준 이상으로 확보하기 어려운 문제점이 생기며, 따라서 DRAM 등의 메모리 소자의 셀 트랜지스터에 핀 트랜지스터를 적용하는 것이 어렵다. 이는 DRAM 등의 메모리 소자에서 문턱전압을 일정 수준 이상으로 확보하지 못하면 오프-리키지(off-leakage) 특성이 저하되는 등의 문제점이 발생하기 때문이다.
따라서, 메모리 소자의 셀 트랜지스터로 핀 트랜지스터를 적용하기 위해서는 핀 트랜지스터의 문턱전압을 높이는 기술이 요구되며, 이를 위하여 고안된 방법이 핀 트랜지스터의 게이트 전극으로 종래의 N형 불순물(예를 들어, 인(P))이 도핑된 폴리실리콘막(이하, N+ 폴리실리콘막) 대신 P형 불순물(예를 들어, 붕소(B))이 도핑된 폴리실리콘막(이하, P+ 폴리실리콘막)을 이용하는 것이다. 이론적으로 P+ 폴리실리콘의 일함수(workfunction)는 N+ 폴리실리콘의 일함수보다 약 1.1eV 정도 더 높기 때문에, 이와 같이 게이트 전극의 교체로 핀 트랜지스터의 문턱전압을 약 0.8~1.0V 정도 높일 수 있다. 이러한 핀 트랜지스터를 적용한 반도체 소자의 구조는 도1에 도시되어 있다.
도1은 종래 기술에 따른 핀 트랜지스터를 포함하는 반도체 소자를 나타내는 단면도이다. 여기서, 본 도면의 소자는 특히 메모리 소자로서 셀 영역(NMOS로 구성됨)(A)과 주변회로 영역(B)을 포함하고, 주변회로 영역(B)은 다시 NMOS 영역(B1)과 PMOS 영역(B2)으로 구분된다. 또한, 메모리 소자의 셀 영역(A)에는 전술한 핀 트랜지스터를 적용하고 주변회로 영역(B)에는 종래의 평판(planar) 트랜지스터를 적용하고 있다.
도1에 도시된 바와 같이, 반도체 기판(11)은 소자 분리막(12)을 구비하며, 이 소자 분리막(12)에 의해서 반도체 기판(11)에는 서로 분리된 셀 활성영역(11A) 및 주변회로 활성영역(11B, 11C)이 형성된다. 여기서, 셀 영역(A)의 소자 분리막(12)의 게이트 전극이 통과하게 될 부분에는 마스크 및 식각 공정에 의해 요홈부(G)가 형성되고, 그에 따라 셀 활성영역(11A)의 상부면 및 측벽 일부가 노출된다. 이와 같이, 요홈부(G)에 의해 반도체 기판(11)으로부터 수직으로 돌출된 셀 활성영역(11A)이 핀 트랜지스터 구조에서의 핀 활성영역이 된다.
주변회로 활성영역(11B, 11C)상에는 게이트 절연막(13) 및 게이트 전극(14B, 14C)이 순차적으로 형성된다. 여기서, 주변회로 영역(B) 중 NMOS 영역(B1)의 게이트 전극(14B)으로 낮은 일함수 값을 갖는 N+ 폴리실리콘을 이용하고 PMOS 영역(B2)의 게이트 전극(14C)으로 높은 일함수 값을 갖는 P+ 폴리실리콘을 이용한다.
또한, 노출된 셀 활성영역(11A)의 표면상에는 게이트 절연막(13)이 형성되고, 이 게이트 절연막(13) 및 셀 영역(A)의 소자 분리막(12) 상에 셀 활성영역(11A)의 상부면을 가로지르면서 요홈부(G)와 중첩되는 게이트 전극(14A)이 형성된다. 여기서, 셀 영역(A)의 게이트 전극(14A)으로는 P+ 폴리실리콘을 이용함으로써 전술한 바와 같이 핀 트랜지스터의 문턱전압을 높일 수 있다.
그러나, 이러한 종래 기술에 따른 반도체 소자는 다음과 같은 문제점을 갖는다.
일반적으로 P+ 폴리실리콘의 일함수는 4.8eV보다 크고 N+ 폴리실리콘의 일함수는 4.4eV보다 작다. 예를 들어, 셀 영역에 일함수가 약 5.2eV인 P+ 폴리실리콘 게이트 전극을 게이트 산화막 및 N형 접합 상에 형성한 경우와 일함수가 약 4.2eV인 N+ 폴리실리콘 게이트 전극을 게이트 산화막 및 N형 접합 상에 형성한 경우를 가정해보기로 한다. 이러한 가정하에서 도2의 에너지 밴드 다이어그램(energy band diagram)을 살펴보면, P+ 폴리실리콘 게이트 전극을 사용하는 경우에 P+ 폴리실리콘의 일함수와 N+ 폴리실리콘의 일함수의 차이(φP-φN)에 대응하는 만큼 게이트 산화막 및 N형 접합 계면에서의 밴드 휨(band bending) 현상이 심화됨을 알 수 있다. 따라서, P+ 폴리실리콘 게이트 전극을 사용하면 N+ 폴리실리콘 게이트 전극을 사용하는 경우에 비하여 GIDL(gate induced drain leakage) 특성이 저하되고, 그에 따라 메모리 소자의 정보저장(data retention) 특성도 저하된다.
따라서, 전류구동능력을 향상시킬 수 있는 핀 트랜지스터 구조의 적용시 문턱전압을 일정 수준 이상으로 높이면서 밴드 휨을 최소화할 수 있는 기술이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 핀 트랜지스터의 게이트 전극으로 P+ 폴리실리콘의 일함수보다는 작고 N+ 폴리실리콘의 일함수보다는 큰 일함수를 갖는 물질막을 이용함으로써, 일정 수준 이상의 문턱전압 확보 및 게이트 산화막 및 N형 접합 계면에서의 밴드 휨 현상 완화를 동시에 가능하게 하여 GIDL 특성, 정보저장 특성, 전류구동능력 등 소자 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 핀 트랜지스터는, 핀 활성영역; 상기 핀 활성영역의 하부 양측벽을 덮는 소자 분리막; 상기 핀 활성영역의 표면상에 형성된 게이트 절연막; 및 상기 게이트 절연막 및 상기 소자 분리막 상에 형성되고 4.4~4.8eV의 일함수를 갖는 게이트 전극을 포함한다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자는, 제1 내지 제3 영역으로 구분되고, 상기 제1 내지 제3 영역 각각은 소자 분리막에 의해 분리된 활성영역 을 포함하되, 상기 제1 영역의 활성영역은 핀 활성영역인 반도체 기판; 상기 제1 내지 제3 영역의 활성영역 상에 형성된 게이트 절연막; 및 상기 제1 내지 제3 영역의 반도체 기판 상부 각각 형성된 제1 내지 제3 게이트 전극을 포함하여, 상기 제1 영역에 핀 트랜지스터를 형성하되, 여기서, 상기 제1 내지 제3 게이트 전극은 서로 다른 일함수를 갖고, 상기 제1 게이트 전극의 일함수는 상기 제2 게이트 전극의 일함수와 상기 제3 게이트 전극의 일함수 사이의 값을 갖는다.
상기 목적을 달성하기 위한 본 발명의 핀 트랜지스터 제조 방법은, 반도체 기판에 소자 분리막을 형성하여 활성영역을 형성하는 단계; 게이트 전극이 통과하게 될 부분의 상기 소자 분리막을 선택적으로 식각하여 상기 활성영역을 핀 형태로 형성하는 단계; 상기 핀 형태의 활성영역 표면상에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 및 상기 소자 분리막 상에 4.4~4.8eV의 일함수를 갖는 게이트 전극을 형성하는 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은, 제1 내지 제3 영역으로 구분되는 반도체 기판에 소자 분리막을 형성하여 상기 제1 내지 제3 영역 각각에 활성영역을 형성하는 단계; 게이트 전극이 통과하게 될 부분의 상기 제1 영역의 소자 분리막을 선택적으로 식각하여 상기 제1 영역의 활성영역을 핀 형태로 형성하는 단계; 상기 제1 영역의 핀 형태의 활성영역 표면 및 상기 제2 및 제3 영역의 활성영역 상에 게이트 절연막을 형성하는 단계; 및 상기 제1 내지 제3 영역의 반도체 기판 상부 각각에 제1 내지 제3 게이트 전극을 형성하는 단계를 포함하고, 여기서, 상기 제1 내지 제3 게이트 전극은 서로 다른 일함수를 갖고, 상기 제1 게이트 전극의 일함수는 상기 제2 게이트 전극의 일함수와 상기 제3 게이트 전극의 일함수 사이의 값을 갖는다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 일실시예에 따른 핀 트랜지스터를 포함하는 반도체 소자를 나타내는 단면도로서, 특히 메모리 소자를 예로 들어 설명을 진행하기로 한다. 본 도면의 메모리 소자는 셀 영역(NMOS로 구성됨)(A)과 주변회로 영역(B)을 포함하고, 주변회로 영역(B)은 다시 NMOS 영역(B1)과 PMOS 영역(B2)으로 구분된다. 이때, 핀 트랜지스터 구조는 메모리 소자의 셀 영역(A)에 형성됨이 바람직하다. 주변회로 영역(B)에는 다양한 구조의 트랜지스터가 형성될 수 있으나 본 명세서에서는 일례로서 평판 트랜지스터 구조를 적용하기로 한다.
도3에 도시된 바와 같이, 반도체 기판(31)은 소자 분리막(32)을 구비하며, 이 소자 분리막(32)에 의해서 반도체 기판(31)에는 서로 분리된 셀 활성영역(31A) 및 주변회로 활성영역(31B, 31C)이 형성된다. 여기서, 셀 영역(A)의 소자 분리막(32)의 게이트 전극이 통과하게 될 부분에는 마스크 및 식각 공정에 의해 요홈부(G)가 형성되고, 그에 따라 셀 활성영역(31A)의 상부면 및 측벽 일부가 노출된다. 이와 같이, 요홈부(G)에 의해 반도체 기판(11)으로부터 수직으로 돌출된 셀 활성영역(11A)이 핀 트랜지스터 구조에서의 핀 활성영역이 된다.
노출된 셀 활성영역(31A)의 표면을 따라 게이트 절연막(33)이 형성되고, 이 게이트 절연막(33) 및 셀 영역(A)의 소자 분리막(32) 상에 셀 활성영역(31A)의 상부면을 가로지르면서 요홈부(G)와 중첩되는 게이트 전극(34)이 형성된다. 이러한 셀 영역(A)의 게이트 전극(34)을 제1 게이트 전극(34)이라 한다. 여기서, 제1 게이트 전극(34)으로는 P+ 폴리실리콘의 일함수보다는 작고 N+ 폴리실리콘의 일함수보다는 큰 일함수 즉, 4.4~4.8eV 범위내의 일함수를 갖는 물질막을 이용한다. 그 결과, 셀 영역(A)에 핀 트랜지스터 구조를 적용하더라도 일정 수준 이상의 문턱전압을 확보하면서 동시에 밴드 휨 현상을 완화시킬 수 있다. 제1 게이트 전극(34)을 이루는 물질막으로 SiGe막을 사용함이 바람직하며, 이때 SiGe막의 Ge 함량은 40~70% 정도이고 그 두께는 800~1200Å 정도가 되도록 한다.
주변회로 활성영역(31B, 31C)상에는 게이트 절연막(33) 및 게이트 전극(35N, 35P)이 순차적으로 형성되며, 주변회로 영역(B) 중 NMOS 영역(B1)의 게이트 전극(35N)을 제2 게이트 전극(35N)이라 하고 PMOS 영역(B2)의 게이트 전극(35P)을 제3 게이트 전극(35P)이라 한다. 제2 게이트 전극(35N)은 일함수가 4.4eV보다 작은 물질로서 N형 불순물(예를 들어, 인(P) 또는 비소(As))이 도핑된 N+ 폴리실리콘막이고, 제3 게이트 전극(35P)은 일함수가 4.8eV보다 큰 물질로서 P형 불순물(예를 들어, 붕소(B))이 도핑된 P+ 폴리실리콘막임이 바람직하다.
여기서, 제1 내지 제3 게이트 전극(34, 35N, 35P)은 자신의 상부에 W, WSix 등과 같은 저저항(low resistivity) 전극 물질을 더 포함할 수도 있다.
이와 같이 도3의 반도체 메모리 소자에 있어서, 셀 영역에 형성되는 핀 트랜 지스터의 게이트 전극으로 중간 정도의 일함수 즉, 4.4~4.8eV 범위내의 일함수를 갖는 물질막을 이용하기 때문에 소자의 특성이 개선된다.
도4a 내지 도4i는 도3의 반도체 소자의 제조 방법을 설명하기 위한 일실시예 공정 단면도이다.
도4a에 도시된 바와 같이, 반도체 기판(41)에 소자 분리막(42)을 형성한다. 소자 분리막(42)은 예를 들어 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. 소자 분리막(42)의 형성 결과, 반도체 기판(41)에는 서로 분리된 셀 활성영역(41A) 및 주변회로 활성영역(41B, 41C)이 형성된다.
이어서, 셀 영역(A)에 핀 트랜지스터를 형성하기 위하여 셀 영역(A)의 소자 분리막(42)의 게이트 전극이 통과하게 될 부분을 선택적으로 식각함으로써 요홈부(G)를 형성한다. 그에 따라, 셀 활성영역(41A)의 상부면 및 측벽 일부가 노출되고 이러한 셀 활성영역(41A)을 핀 활성영역이라 한다.
이어서, 노출된 셀 활성영역(41A)의 표면 및 주변회로 활성영역(41B, 41C) 상에 제1 게이트 절연막(43)을 형성한 후, 결과물의 전체 구조 상부에 4.4~4.8eV 범위의 일함수를 갖는 제1 게이트 전극용 물질막(44)을 형성한다. 바람직하게는, 제1 게이트 전극용 물질막(44)으로 SiGe막을 이용하되 Ge 함량이 40~70% 정도인 SiGe막을 이용하며, SiGe막의 두께는 800~1200Å 정도가 되도록 한다.
도4b에 도시된 바와 같이, 제1 게이트 전극용 물질막(44) 상에 셀 영역(A)은 덮고 주변회로 영역(B)만 노출시키는 포토레지스트 패턴(45)을 형상한 후, 이 포토 레지스트 패턴을 식각 마스크로 제1 게이트 전극용 물질막(44)을 식각한다. 그 결과 셀 영역(A)에만 제1 게이트 전극용 물질막(44)이 잔류하게 된다.
도4c에 도시된 바와 같이, 포토레지스트 패턴(45) 및 주변회로 영역(B)의 제1 게이트 절연막(43)을 제거한 후, 주변회로 활성영역(41B, 41C) 및 셀 영역(A)의 제1 게이트 전극용 물질막(44) 상에 제2 게이트 절연막(46)을 형성한다.
도4d에 도시된 바와 같이, 결과물의 전체 구조 상부에 언도프드(undoped) 폴리실리콘막(47)을 형성한다. 이때, 언도프드 폴리실리콘막(47)은 셀 영역(A)과 주변회로 영역(B)의 단차를 따라 형성되며, 1000~1500Å 정도의 두께로 형성된다.
도4e에 도시된 바와 같이, 셀 영역(A)의 제1 게이트 전극용 물질막(44) 표면이 노출될 때까지 평탄화 공정(예를 들어, CMP(Chemical Mechanical Polishing) 공정)을 수행한다. 그 결과, 셀 영역(A)과 주변회로 영역(B)에는 제2 게이트 절연막(46)에 의해 분리되는 제1 게이트 전극용 물질막(44)과 언도프드 폴리실리콘막(47)이 각각 형성된다.
도4f에 도시된 바와 같이, 셀 영역(A) 및 주변회로 NMOS 영역(B1)은 덮고 주변회로 PMOS 영역(B2)만 노출시키는 포토레지스트 패턴(48)을 이온주입 마스크로 하여 P형 불순물(예를 들어, 붕소(B))을 이온주입한다. 따라서, 주변회로 PMOS 영역(B2)의 언도프드 폴리실리콘막(47)은 P형 불순물이 도핑된 P+ 폴리실리콘막으로 전환되며 이하, 이러한 P+ 폴리실리콘막을 제3 게이트 전극용 물질막(47P)이라 한다. 이때, P+ 폴리실리콘막의 일함수는 4.8eV보다 크다.
도4g에 도시된 바와 같이, 셀 영역(A) 및 주변회로 PMOS 영역(B2)은 덮고 주변회로 NMOS 영역(B1)만 노출시키는 포토레지스트 패턴(49)을 이온주입 마스크로 하여 N형 불순물(예를 들어, 인(P) 또는 비소(As))을 이온주입한다. 따라서, 주변회로 NMOS 영역(B1)의 언도프드 폴리실리콘막(47)은 N형 불순물이 도핑된 N+ 폴리실리콘막으로 전환되며 이하, 이러한 N+ 폴리실리콘막을 제2 게이트 전극용 물질막47N)이라 한다. 이때, N+ 폴리실리콘막의 일함수는 4.4eV보다 작다.
도4h에 도시된 바와 같이, 제1 내지 제3 게이트 전극용 물질막(44, 47N, 47P) 상에 저저항 전극 물질로 W막(또는 WSix막)(50)을 형성한다.
도4i에 도시된 바와 같이, 제1 내지 제3 게이트 전극용 물질막(44, 47N, 47P) 및 그 상부의 W막(또는 WSix막)(50)을 패터닝하여 게이트 전극을 형성한다. 즉, 셀 영역(A)에는 패터닝된 제1 게이트 전극용 물질막(44) 및 W막(또는 WSix막)(50)이 적층된 제1 게이트 전극이 형성되며, 이러한 제1 게이트 전극은 셀 활성영역(41A)의 상부면을 가로지르면서 요홈부(G)와 중첩되도록 패터닝된다. 또한, 주변회로 NMOS 영역(B1)에는 패터닝된 제2 게이트 전극용 물질막(47N) 및 W막(또는 WSix막)(50)이 적층된 제2 게이트 전극이 형성되고, 주변회로 PMOS 영역(B2)에는 패터닝된 제3 게이트 전극용 물질막(47P) 및 W막(또는 WSix막)(50)이 적층된 제3 게이트 전극이 형성된다.
이에 따라, 셀 영역(A)에는 핀 트랜지스터 구조가 형성되고 주변회로 영역(B)에는 평판 트랜지스터 구조가 형성되며, 이때 핀 트랜지스터의 제1 게이트 전극용 물질막(44)의 일함수는 제2 게이트 전극용 물질막(47N) 및 제3 게이트 전극용 물질막(47P)의 일함수 사이의 값을 가지므로 핀 트랜지스터를 구비한 반도체 소자의 문턱전압을 높이고 밴드 휨 현상을 완화할 수 있다.
본 명세서에서는 일례로서, 반도체 메모리 소자를 예시하여 셀 영역에는 핀 트랜지스터를 형성하고 주변회로 영역에는 평판 트랜지스터를 형성하는 방법을 설명하고 있으나 이에 한정되는 것은 아니며, 본 발명의 기술 사상은 메모리 소자 이외의 다양한 반도체 집적회로장치에 이용될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자 및 그 제조방법은, 핀 트랜지스터의 게이트 전극으로 P+ 폴리실리콘의 일함수보다는 작고 N+ 폴리실리콘의 일함수보다는 큰 일함수를 갖는 물질막을 이용함으로써, 일정 수준 이상의 문턱전압 확보 및 게이트 산화막 및 N형 접합 계면에서의 밴드 휨 현상 완화를 동시에 가능하게 하여 GIDL 특성, 정보저장 특성, 전류구동능력 등 소자 특성을 향상시킬 수 있다.

Claims (30)

  1. 핀 활성영역;
    상기 핀 활성영역의 하부 양측벽을 덮는 소자 분리막;
    상기 핀 활성영역의 표면상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 및 상기 소자 분리막 상에 형성되고 4.4~4.8eV의 일함수를 갖는 게이트 전극
    을 포함하는 핀 트랜지스터.
  2. 제1항에 있어서,
    상기 핀 트랜지스터는 NMOS형인
    핀 트랜지스터.
  3. 제1항 또는 제2항에 있어서,
    상기 게이트 전극은 SiGe막으로 이루어지는
    핀 트랜지스터.
  4. 제3항에 있어서,
    상기 SiGe막의 Ge 함량은 40~70% 범위에 있는
    핀 트랜지스터.
  5. 제3항에 있어서,
    상기 SiGe막의 두께는 800~1200Å 범위에 있는
    핀 트랜지스터.
  6. 제3항에 있어서,
    상기 게이트 전극은 상기 SiGe막 상부에 저저항 금속막을 더 포함하는
    핀 트랜지스터.
  7. 제6항에 있어서,
    상기 저저항 금속막은 W막 또는 WSix막인
    핀 트랜지스터.
  8. 제1 내지 제3 영역으로 구분되고, 상기 제1 내지 제3 영역 각각은 소자 분리막에 의해 분리된 활성영역을 포함하되, 상기 제1 영역의 활성영역은 핀 활성영역인 반도체 기판;
    상기 제1 내지 제3 영역의 활성영역 상에 형성된 게이트 절연막; 및
    상기 제1 내지 제3 영역의 반도체 기판 상부 각각 형성된 제1 내지 제3 게이트 전극을 포함하여, 상기 제1 영역에 핀 트랜지스터를 형성하되,
    여기서, 상기 제1 내지 제3 게이트 전극은 서로 다른 일함수를 갖고, 상기 제1 게이트 전극의 일함수는 상기 제2 게이트 전극의 일함수와 상기 제3 게이트 전극의 일함수 사이의 값을 갖는
    반도체 소자.
  9. 제8항에 있어서,
    상기 제1 영역은 셀 영역이고 상기 제2 영역은 주변회로 NMOS 영역이고 상기 제3 영역은 주변회로 PMOS 영역인
    반도체 소자.
  10. 제8항 또는 제9항에 있어서,
    상기 제1 게이트 전극의 일함수는 4.4~4.8eV 범위에 있고,
    상기 제2 게이트 전극의 일함수는 4.4eV 보다 작고 상기 제3 게이트 전극의 일함수는 4.8eV 보다 큰
    반도체 소자.
  11. 제10항에 있어서,
    상기 제1 게이트 전극은 SiGe막으로 이루어지는
    반도체 소자.
  12. 제11항에 있어서,
    상기 SiGe막의 Ge 함량은 40~70% 범위에 있는
    반도체 소자.
  13. 제11항에 있어서,
    상기 SiGe막의 두께는 800~1200Å 범위에 있는
    반도체 소자.
  14. 제10항에 있어서,
    상기 제2 게이트 전극은 N+ 폴리실리콘막으로 이루어지고 상기 제3 게이트 전극은 P+ 폴리실리콘막으로 이루어지는
    반도체 소자.
  15. 제10항에 있어서,
    상기 제1 내지 제3 게이트 전극은 자신의 상부에 저저항 금속막을 포함하는
    반도체 소자.
  16. 반도체 기판에 소자 분리막을 형성하여 활성영역을 형성하는 단계;
    게이트 전극이 통과하게 될 부분의 상기 소자 분리막을 선택적으로 식각하여 상기 활성영역을 핀 형태로 형성하는 단계;
    상기 핀 형태의 활성영역 표면상에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 및 상기 소자 분리막 상에 4.4~4.8eV의 일함수를 갖는 게이트 전극을 형성하는 단계
    를 포함하는 핀 트랜지스터 제조 방법.
  17. 제16항에 있어서,
    상기 핀 트랜지스터는 NMOS 형인
    핀 트랜지스터 제조 방법.
  18. 제16항 또는 제17항에 있어서,
    상기 게이트 전극은 SiGe막으로 이루어지는
    핀 트랜지스터 제조 방법.
  19. 제18항에 있어서,
    상기 SiGe막의 Ge 함량은 40~70% 범위에 있는
    핀 트랜지스터 제조 방법.
  20. 제18항에 있어서,
    상기 게이트 전극은 상기 SiGe막 상부에 저저항 금속막을 더 포함하는
    핀 트랜지스터 제조 방법..
  21. 제1 내지 제3 영역으로 구분되는 반도체 기판에 소자 분리막을 형성하여 상기 제1 내지 제3 영역 각각에 활성영역을 형성하는 단계;
    게이트 전극이 통과하게 될 부분의 상기 제1 영역의 소자 분리막을 선택적으로 식각하여 상기 제1 영역의 활성영역을 핀 형태로 형성하는 단계;
    상기 제1 영역의 핀 형태의 활성영역 표면 및 상기 제2 및 제3 영역의 활성영역 상에 게이트 절연막을 형성하는 단계; 및
    상기 제1 내지 제3 영역의 반도체 기판 상부 각각에 제1 내지 제3 게이트 전극을 형성하는 단계를 포함하고,
    여기서, 상기 제1 내지 제3 게이트 전극은 서로 다른 일함수를 갖고, 상기 제1 게이트 전극의 일함수는 상기 제2 게이트 전극의 일함수와 상기 제3 게이트 전극의 일함수 사이의 값을 갖는
    반도체 소자의 제조 방법.
  22. 제21항에 있어서,
    상기 제1 영역은 셀 영역이고 상기 제2 영역은 주변회로 NMOS 영역이고 상기 제3 영역은 주변회로 PMOS 영역인
    반도체 소자의 제조 방법.
  23. 제21항 또는 제22항에 있어서,
    상기 제1 게이트 전극의 일함수는 4.4~4.8eV 범위에 있고,
    상기 제2 게이트 전극의 일함수는 4.4eV 보다 작고 상기 제3 게이트 전극의 일함수는 4.8eV 보다 큰
    반도체 소자의 제조 방법.
  24. 제23항에 있어서,
    상기 제1 게이트 전극은 SiGe막으로 이루어지고
    상기 제2 게이트 전극은 N+ 폴리실리콘막으로 이루어지고 상기 제3 게이트 전극은 P+ 폴리실리콘막으로 이루어지는
    반도체 소자의 제조 방법.
  25. 제24항에 있어서,
    상기 SiGe막의 Ge 함량은 40~70% 범위에 있는
    반도체 소자의 제조 방법.
  26. 제24항에 있어서,
    상기 SiGe막의 두께는 800~1200Å 범위에 있는
    반도체 소자의 제조 방법.
  27. 제24항에 있어서,
    상기 제1 내지 제3 게이트 전극 형성 단계는,
    상기 게이트 절연막이 형성된 결과물의 전체 구조 상부에 SiGe막을 형성하는 단계;
    마스크 및 식각 공정으로 상기 제2 및 제3 영역의 상기 SiGe막을 제거하는 단계;
    상기 제1 영역과 상기 제2 및 제3 영역의 단차를 따라 언도프드 폴리실리콘막을 형성하는 단계;
    상기 제1 영역의 상기 SiGe막의 표면이 노출될 때까지 평탄화 공정을 수행하는 단계; 및
    상기 제2 영역에는 N형 불순물을 선택적으로 이온주입하고, 상기 제3 영역에는 P형 불순물을 선택적으로 이온주입하는 단계를 포함하는
    반도체 소자의 제조 방법.
  28. 제27항에 있어서,
    상기 제2 및 제3 영역의 상기 SiGe막 제거 단계 후에,
    상기 제2 및 제3 영역의 게이트 절연막을 제거한 후 노출된 상기 제2 및 제3 영역의 활성영역 상에 상기 게이트 절연막을 재증착하는 단계를 더 포함하는
    반도체 소자의 제조 방법.
  29. 제27항에 있어서,
    상기 언도프드 폴리실리콘막 형성 단계는,
    상기 언도프드 폴리실리콘막을 1000~1500Å의 두께로 형성하는
    반도체 소자의 제조 방법.
  30. 제27항에 있어서,
    상기 이온주입 단계 후에,
    상기 제1 내지 제3 영역의 전체 구조 상부에 저저항 금속막을 형성하는 단계를 더 포함하는
    반도체 소자의 제조 방법.
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