KR20060033232A - 이층 구조로 된 핀 전계 효과 트랜지스터 및 씨모스인버터의 형성 방법 및 그 구조 - Google Patents
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Abstract
본 발명은 전계 효과 트랜지스터 제작 방법 및 그 구조에 관한 것으로, 상세하게는 이층 구조로 된 핀 전계 효과 트랜지스터 제작 방법과 그 제작 방법에 의해 제작된 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버터에 관한 것이다.
본 발명에 따른 이층 구조로 된 핀 전계 효과 트랜지스터의 형성 방법은, (a) 기판, 상기 기판 상에 핀 구조 채널이 형성될 실리콘층을 형성하는 단계; (b) 상기 실리콘층 전면에 산소이온을 주입하여 상기 실리콘층 내부에 산소이온 주입층을 형성하는 단계; (c) 상기 산소이온 주입층을 산소 분위기에서 열처리하여 상기 실리콘층을 전기적으로 절연된 상층 및 하층의 실리콘층으로 분리하는 산화막 매몰층으로 형성시키는 단계; (d) 상기 실리콘층을 일괄 이방성 플라즈마 식각하여 핀 구조 채널의 활성영역을 형성하는 단계; (e) 상기 기판 상에 동일한 게이트 물질을 증착 및 식각하여 게이트를 형성하는 단계; 및 (f) 하층 트랜지스터용 소스 및 드레인을 형성하기 위한 이온을 상기 하층의 실리콘층 부분에 선택적으로 주입하여 하층 트랜지스터를 형성하고, 상층 트랜지스터용 소스 및 드레인을 형성하기 위한 이온을 상기 상층의 실리콘층 부분에 선택적으로 주입하여 상층 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 한다.
산소주입분리법(SIMOX), 핀 전계 효과 트랜지스터(FinFET), 단 채널 효과 (Short Channel Effects), 인버터(Inverter), 이중 게이트(Double Gate), 트렌치, 3차원 구조 트랜지스터, 수직형 집적(Vertical Integration)
Description
도 1은 종래 기술에 따른 게이트를 핀 양쪽에 형성하는 방법에 의해 제작된 핀 구조 전계 효과 트랜지스터 CMOS인버터의 구조를 개략적으로 나타낸 도이다.
도 2a는 도 1의 핀 전계 효과 트랜지스터 중 어느 하나를 채널이 형성되는 길이 방향(a-a')으로 자른 단면도이다.
도 2b는 도 1의 핀 전계 효과 트랜지스터 중 어느 하나를 핀 구조의 채널 위로 게이트가 가로지르는 길이 방향(b-b')으로 자른 단면도이다.
도 3은 본 발명에 따른 핀 전계 효과 트랜지스터 형성 방법을 순차적으로 도시한 공정 투시도이다.
도 4는 도 3에 도시된 방법에 의해 형성된 핀 전계 효과 트랜지스터를 이용한 CMOS 인버터의 하층 트랜지스터 소스 컨택용 컨택홀 형성을 위한 트렌치 영역 형성의 공정 투시도이다.
도 5는 도 4에 도시된 방법에 의해 형성된 핀 전계 효과 트랜지스터를 이용한 핀 전계 효과 트랜지스터 CMOS 인버터의 메탈 플러그 형성 방법을 도시한 공정 단면도이다.
도 6은 도 5에 도시된 방법에 의해 형성된 핀 전계 효과 트랜지스터 CMOS 인버터를 위에서 본 평면도이다.
*****도면의 주요 부분에 대한 부호의 설명*****
101, 301: 기판 102: 핀 구조 채널
103 308: 게이트 전극 302, 304, 305: 실리콘층
303: 산소이온 주입층 306: 산화막 매몰층
307: 표면 산화층 308: 게이트 전극
309: 식각 방지막 310, 311: 트랜지스터
310s, 311s: 트랜지스터의 소스층 310d, 311d: 트랜지스터의 드레인층
401: 트렌치 402: 층간 유전층
403, 404, 405: 컨택 홀 406, 407, 408: 메탈 플러그
본 발명은 전계 효과 트랜지스터 제작 방법 및 그 구조에 관한 것으로, 상세하게는 이층 구조로 된 핀 전계 효과 트랜지스터 제작 방법과 그 제작 방법에 의해 제작된 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버터에 관한 것이다.
현재, 반도체 소자의 가격을 낮추고 성능을 높이기 위해 반도체 소자 크기는 무어의 법칙에 따라 지속적인 축소를 거듭하여 반도체 IC의 고집적을 가능하게 하였다.
도 1은 종래 기술에 따른 게이트를 핀 양쪽에 형성하는 방법에 의해 제작된 핀 전계 효과 트랜지스터 CMOS 인버터의 구조를 개략적으로 나타낸 도이다. 도 1에 도시된 바와 같이, 핀 전계 효과 트랜지스터는 기판(101), 핀 구조 채널(102a, 102b) 및 게이트 전극(103a, 103b)으로 구성되어 있다.
여기서, 게이트 전극(103a, 103b)이 핀 구조 채널(102a, 102b)을 수직으로 가로지른다. 또한, 핀 전계 효과 트랜지스터는 게이트 전극(103a, 103b)이 핀 구조 채널(102a, 102b)영역의 위쪽, 앞쪽, 뒤쪽의 3면을 감싸 지나므로 평면구조의 모스형 전계 트랜지스터와 비교할 때, 채널의 전위 제어능력이 좋아지고 구동 전류의 양도 증가한다.
도 2a는 도 1의 핀 전계 효과 트랜지스터를 채널이 형성되는 길이 방향(a-a')으로 자른 단면도이다. 도 2a에 도시된 바와 같이, 핀 구조 채널(102)의 상층부에는 게이트 전극(103)이 형성되어 있다.
도 2b는 도 1의 핀 전계 효과 트랜지스터를 핀 구조의 채널 위로 게이트가 가로지르는 길이 방향(b-b')으로 자른 단면도이다. 도 2b에 도시된 바와 같이, 핀 구조 채널(102)의 3면을 게이트 전극(103)이 감싸고 있다.
종래의 CMOS 인버터 기술의 전계 트랜지스터는 PMOS와 NMOS가 반도체 기판의 수평방향으로 형성된다. 따라서 소자의 크기가 감소하더라도 종래의 방법으로 형성된 평면형 인버터 소자의 집적밀도는 크게 향상되지 않는다.
상기의 문제점을 해결하기 위한 본 발명의 목적은, 높은 집적 밀도를 갖도록 수직방향으로 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버터를 형성하는 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 산소주입분리법으로 형성된 산화막 매몰층에 의해 서로 절연된 수직 방향의 NMOS 및 PMOS 트랜지스터를 형성함으로써, 이층 구조의 핀 전계 효과 트랜지스터 CMOS 인버터를 형성하는 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 NMOS 및 PMOS 트랜지스터의 공통 드레인의 컨택을 형성하기 위해 드레인의 측벽을 사용하고, 하층 트랜지스터 소스의 컨택을 형성하기 위해 상층 트랜지스터 소스영역에 트렌치를 사용하여 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버터를 형성하는 것이다.
본 발명에 따른 이층 구조로 된 핀 전계 효과 트랜지스터의 형성 방법은, (a) 기판, 상기 기판 상에 핀 구조 채널이 형성될 실리콘층을 형성하는 단계; (b) 상기 실리콘층 전면에 산소이온을 주입하여 상기 실리콘층 내부에 산소이온 주입층을 형성하는 단계; (c) 상기 산소이온 주입층을 산소 분위기에서 열처리하여 상기 실리콘층을 전기적으로 절연된 상층 및 하층의 실리콘층으로 분리하는 산화막 매몰층으로 형성시키는 단계; (d) 상기 실리콘층을 일괄 이방성 플라즈마 식각하여 핀 구조 채널의 활성영역을 형성하는 단계; (e) 상기 기판 상에 동일한 게이트 물질을 증착 및 식각하여 게이트를 형성하는 단계; 및 (f) 하층 트랜지스터용 소스 및 드 레인을 형성하기 위한 이온을 상기 하층의 실리콘층 부분에 선택적으로 주입하여 하층 트랜지스터를 형성하고, 상층 트랜지스터용 소스 및 드레인을 형성하기 위한 이온을 상기 상층의 실리콘층 부분에 선택적으로 주입하여 상층 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면 핀 전계 효과 트랜지스터를 이층으로 형성하는데 있어, 먼저 산소주입분리법(SIMOX: Separation by IMplantation of Oxygen)을 이용하여 산소이온 주입층을 형성하도록 한다. 다음으로, 상기 산소이온 주입층을 열처리 공정을 통하여 산화막 매몰층으로 변화시키고, 상기 산화막 매몰층에 의해 전기적으로 절연된 상층 및 하층 실리콘층을 형성시킨다. 상기 상층 및 하층 실리콘층은 2단계의 이온 주입으로 인해 PMOS 또는 NMOS의 하층 트랜지스터 및 상기 상층 트랜지스터와 반대형 MOS의 상층 트랜지스터를 형성할 수 있다. 이와 같이, 핀 전계 효과 트랜지스터를 수직방향으로 이층으로 형성시킴으로써, 반도체 디바이스의 집적밀도를 높일 수 있다.
본 발명에 따른 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버트의 형성 방법은, (a) 기판, 상기 기판 상에 핀 구조 채널이 형성될 실리콘층을 형성하는 단계; (b) 상기 실리콘층 전면에 산소이온을 주입하여 상기 실리콘층 내부에 산소이온 주입층을 형성하는 단계; (c) 상기 산소이온 주입층을 산소 분위기에서 열처리하여 상기 실리콘층을 전기적으로 절연된 상층 및 하층의 실리콘층으로 분리하는 산화막 매몰층으로 형성시키는 단계; (d) 상기 실리콘층을 일괄 이방성 플라즈마 식각하여 핀 구조 채널의 활성영역을 형성하는 단계; (e) 상기 기판 상에 동일한 게이트 물질을 증착 및 식각하여 게이트를 형성하는 단계; (f) 하층 트랜지스터용 소스 및 드레인을 형성하기 위한 이온을 상기 하층의 실리콘층 부분에 선택적으로 주입하여 하층 트랜지스터를 형성하고, 상층 트랜지스터용 소스 및 드레인을 형성하기 위한 이온을 상기 상층의 실리콘층 부분에 선택적으로 주입하여 상층 트랜지스터를 형성하는 단계; (g) 하층 트랜지스터의 소스측 컨택을 위해 상기 기판의 상층 트랜지스터 소스측에 트렌치를 형성하는 단계; (h) 층간 유전층을 상기 기판 상에 증착하는 단계; (i) 상기 트렌치 상에 증착된 층간 유전층을 식각하여 상기 하층 트랜지스터 소스의 컨택 홀을 형성하고, 층간 유전층 및 표면 산화층을 식각하여 상층 트랜지스터 소스의 컨택홀을 형성하고, 상기 트랜지스터의 드레인 측면에 증착된 층간 유전층을 식각하여 상층 및 하층 트랜지스터의 공통 드레인 컨택 홀을 형성하는 단계; (j) 메탈층을 상기 층간 유전층 상에 증착하고, 연마하여 메탈 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면 핀 전계 효과 트랜지스터 CMOS 인버터를 형성하는데 있어, 먼저 산소주입분리법 및 2단계의 이온 주입을 통해 이층으로 형성된 핀 전계 효과 트랜지스터를 형성하도록 한다. 다음으로, 상기 하층 트랜지스터 소스의 컨택을 위해 트렌치와 트렌치 가운데 부분에 컨택홀을 형성하고, 상층 트랜지스터 소스의 컨택을 위해 컨택홀을 형성하고, 상층과 하층 트랜지스터 드레인의 컨택을 위해 공통 컨택 홀을 형성한다. 이와 같이, 이층 구조의 핀 전계 효과 트랜지스터 CMOS 인버터를 형성시킴으로써, 반도체 디바이스의 형성에 있어서 높은 집적밀도을 얻을 수 있다.
이하, 본 발명에 의한 이층 구조로 된 핀 전계 효과 트랜지스터 및 그에 의한 CMOS 인버터 형성 방법의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
<이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법>
도 3은 본 발명에 따른 핀 전계 효과 트랜지스터 형성 방법을 순차적으로 도시한 공정 투시도이다.
먼저, 기판(301), 상기 기판 상에 핀 구조 채널이 형성될 실리콘층(302)을 순차적으로 형성한다(300A).
이때, 상기 기판(301)은 실리콘, 실리콘 게르마늄, 인장 실리콘, 인장 실리콘 게르마늄 또는 절연층 매몰 실리콘을 사용할 수 있다. 실리콘층(302)은 실리콘 또는 실리콘 게르마늄으로 형성하도록 한다.
다음으로, 상기 실리콘층(302) 전면에 산소주입분리법(SIMOX: Separation by IMplantation of Oxygen)으로 산소이온을 주입하여 상기 실리콘층 내부에 산소이온 주입층(303)을 형성한다(300B).
산소이온 주입층(303)은 소자가 형성될 실리콘층을 상층(304) 및 하층(305)으로 분리한다.
이때, 산소이온 주입 깊이는 산소이온 주입공정의 에너지량 및 도우즈량에 따라 상기 실리콘층(302)의 전체 높이의 1/3에서 2/3가 되도록 한다.
산소이온주입 깊이는 이후의 공정에서 상기 상층 및 하층 실리콘층(304, 305)에 형성될 트랜지스터형에 따른다. 여기서, 산소이온 주입층(303)의 높이를 제외한 상태에서, 실리콘 전체의 높이를 1이라 할 때 이 후 형성되는 핀 높이가 실리콘층(302) 전체 높이의 2/3를 차지하는 부분이 PMOS 트랜지스터이고, 핀 높이가 실리콘층(302) 전체 높이의 1/3을 차지하는 부분이 NMOS 트랜지스터가 된다.
다음으로, 산소이온 주입층(303)을 산소 분위기에서 열처리하여 산화막 매몰층(306)으로 변화시킨다(300C).
상기 산소 분위기에서의 열처리 온도는 900℃∼1100℃가 되도록 한다. 산화막 매몰층(306)은 상기 상층 실리콘층(304) 및 하층 실리콘층(305)를 전기적으로 절연하는 역할을 수행한다.
또한, 상기 열처리 공정으로 상기 상층 실리콘층(304)의 표면에는 고농도 산소를 포함하는 표면 산화층(307)이 형성된다. 표면 산화층(307)은 이후의 공정에서 핀 구조 채널 형성시 하드 마스크 역할을 수행할 수 있다.
다음으로, 노출 및 현상기술을 이용하여 포토레지스트 패턴을 형성한다(도시하지 않음).
다음으로, 상기 표면 산화층(307), 상층 실리콘층(304), 산화막 매몰층(306) 및 하층 실리콘층(305)을 일괄 이방성 플라즈마 식각하여 핀 구조 채널의 활성영역을 형성하도록 한다(300D).
여기서, 상기 식각 공정에서 발생한 핀 구조 채널 측면의 손상을 제거하기 위해 열산화 공정을 통해 희생산화막을 얇게 형성한 후, 묽은 불산용액(HF)으로 손상을 받은 핀 구조 채널의 측면 및 희생산화막을 습식 식각한다(도시하지 않음).
다음으로, 상기 기판 상에 동일한 게이트 물질을 증착 및 식각하여 게이트 전극(308)을 형성한다(300E).
여기서, 게이트 전극(308)은 게이트 절연막을 형성하고, 상층 및 하층 실리콘층(304, 305)에 공통 게이트 접촉을 허용하는 동일한 게이트 물질을 증착한 후, 식각 방지막(309)을 통해 식각하여 형성된다.
이때, 상기 게이트 물질은 이후의 공정에 의해 형성될 NMOS 및 PMOS 트랜지스터의 문턱전압 대칭을 이루기 위해 중간 일함수(Mid-Gap Workfunction)를 갖는 Al, Sn, Cr, Mo, TiN 또는 NiSi을 사용한다.
다음으로, 하층 트랜지스터용 소스 및 드레인을 형성하기 위한 이온을 상기 하층의 실리콘층(305) 부분에 선택적으로 주입하여 하층 트랜지스터(311)를 형성하고, 상층 트랜지스터용 소스 및 드레인을 형성하기 위한 이온을 상기 상층의 실리콘층(304) 부분에 선택적으로 주입하여 상층 트랜지스터(310)를 형성한다(300F).
이온 주입은 이온을 표면 산화층(307), 상층 실리콘층(304) 및 산화막 매몰층(306)을 통과하여 하층 실리콘층(305) 내에 주입시켜 NMOS 또는 PMOS의 하층 트랜지스터용 드레인 및 소스를 형성한 후, 이온을 상층 실리콘층(304) 내에 주입시켜 상기 하층 트랜지스터(311)와 반대 MOS의 상층 트랜지스터용 드레인 및 소스를 형성하는 2단계로 이루어진다.
이때, 상기 주입 이온의 종류에 따라 PMOS의 하층 트랜지스터(311)와 NMOS의 상층 트랜지스터(310)의 이층 구조 트랜지스터 또는 NMOS의 하층 트랜지스터(311)와 PMOS의 상층 트랜지스터(310)의 이층 구조 트랜지스터로 형성할 수 있다.
이후, 통상적인 전계 트랜지스터 형성 후속 공정들이 이루어지면서 이층 구조로 된 핀 전계 효과 트랜지스터가 완성된다.
<이층 구조로 된 핀 전계 효과 트랜지스터 및 그에 의한 CMOS 인버터 형성 방법>
도 4는 도 3에 도시된 방법에 의해 형성된 핀 전계 효과 트랜지스터를 이용한 CMOS 인버터의 하층 트랜지스터 소스 컨택용 컨택홀 형성을 위한 트렌치 영역 형성의 공정 투시도이다.
먼저, 기판(301), 하층 트랜지스터(311s, 311d), 산화막 매몰층(306), 상층 트랜지스터(310s, 310d), 표면 산화층(307), 게이트 전극(309) 및 식각 방지막(309)로 형성된 이층 구조로 된 핀 전계 효과 트랜지스터를 형성하도록 한다.
여기서, 상기 핀 전계 효과 트랜지스터는 제1 실시예서 상술한 산소주입분리법 및 2단계의 이온 주입 공정 등을 통해 이층 구조로 형성된다. 또한, 기판 물질의 종류, 산소 이온 주입 깊이, 열처리 온도, 게이트 물질의 종류 등은 제1 실시예에서 상술하였으므로 생략하기로 한다.
다음으로, 하층 트랜지스터의 소스층(311s) 컨택을 위해 상기 기판의 소스측에 트렌치(401)를 형성한다.
이때, 상층 트랜지스터 소스층(310s) 및 산화막 매몰층(306)을 일괄 플라즈마 식각하여 상기 하층 트랜지스터 소스층(311s)의 상부 표면을 노출시킨다.
도 5는 도 3에 도시된 방법에 의해 형성된 핀 전계 효과 트랜지스터를 이용 한 핀 전계 효과 트랜지스터 CMOS 인버터의 메탈 플러그 형성 방법을 도시한 공정 단면도이다.
도 5의 (a)는 도 4에서 소스 컨택 형성의 각 단계에서 소스 컨택 영역을 통과하여(A-A') 자른 단면도이다. 도 5의 (b)는 도 4에서 드레인 컨택 형성의 각 단계에서 드레인 컨택영역을 통과하여 드레인 측면까지(B-B') 자른 단면도이다.
상술한 트렌치(401)을 형성 공정을 통해 상기 하층 트랜지스터 소스층(311s)은 트렌치(401) 영역에 상부 표면이 노출되어 있고, 상층 트랜지스터 소스층(310s)은 표면 산화층(307)에 덮혀있다(500A). 상층 및 하층 트랜지스터의 드레인층(310d, 311d)은 측면이 노출되어 있다(500A').
다음으로, 층간 유전층(402)을 상기 기판 상에 증착한다(500B, 500B').
여기서, 상기 층간 유전층(402)을 트렌치(401)와 드레인 측면을 채우도록 증착한 후 층간 유전층(402)을 화학적, 기계적 연마 공정을 통해 평탄화시킨다.
다음으로, 상기 트렌치(401) 상에 증착된 층간 유전층(402)을 식각하여 상기 하층 트랜지스터 소스의 컨택 홀(403)을 형성한다(500C).
이때, 상기 하층 트랜지스터 소스층(311s)의 상부 표면을 노출시키고, 상기 컨택 홀(403)의 측면에 층간 유전층(402)의 일부분이 남도록 상기 하층 트랜지스터 소스의 컨택 홀(403)을 층간 유전층 내에 형성하도록 한다. 식각되지 않고 남아 있는 층간 유전층(402)에 의해 상층 트랜지스터 소스층(310s)의 측면부분과 전기적으로 절연된다.
또한, 상층 트랜지스터 소스의 컨택 홀(404)은 층간 유전층(402) 및 표면 산 화층(307)을 식각하여 형성하도록 한다. 즉, 상층 트랜지스터 소스층(310s) 상부 표면을 노출시킨다.
다음으로, 상기 트랜지스터의 드레인 측면에 증착된 층간 유전층(402)을 식각하여 상층 및 하층 트랜지스터의 공통 드레인 컨택 홀(405)을 형성한다(500C').
이때, 상기 상층 트랜지스터 드레인(310d)의 상부 표면 일부와 상기 상층 및 하층 트랜지스터 드레인의 측면이 노출되도록 상기 층간 유전층(402)을 식각시킨다.
상기 트랜지스터의 드레인 컨택은 상기 상층 및 하층 트랜지스터 드레인의 노출된 측면에 의해 연결된 상기 공통 드레인 컨택 홀(405)에 의해 이루어 진다.
다음으로, 메탈층을 상기 층간 유전층 상에 증착하고, 연마하여 메탈 플러그(406, 407, 408)를 형성한다(500D, 500D').
상기 메탈층은 층간 유전층(402) 위에 증착되고, 각각의 컨택 홀(403, 404, 405)을 채운다. 상기 메탈층은 화학적 기계적 연마 기술을 이용하여 각각의 메탈 플러그(406, 407, 408)를 형성한다. 상층 및 하층 트랜지스터 드레인층(301d, 311d)은 단일 컨택 홀을 사용하여 접촉되고, 이는 완성된 인버터 디바이스에 대해 공통 드레인 접촉을 허용한다.
도 6은 도 5에 도시된 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버터 형성 방법에 의해 형성된 CMOS 인버터를 위에서 본 평면도이다.
도 6에 도시된 바와 같이, 하층 트랜지스터 소스의 메탈 플러그(406)를 트렌치(401) 안쪽에 채워진 층간 유전층(402) 내에 형성시킴으로써, 상층 트랜지스터 소스의 측면과 절연되고, 하층 트랜지스터 소스층의 상부 표면과 연결된다.
또한, 상층 및 하층 트랜지스터의 공통 드레인의 메탈 플러그(408)을 드레인 측면을 포함하여 형성된 층간 유전층(402)을 통해 형성시킴으로써, 상층 트랜지스터 드레인층 일부와 상층 및 하층트랜지스터 드레인층의 측면을 통해 연결된다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버터 형성 방법은, 수직 방향으로 상층 및 하층 트랜지스터를 형성시킴으로써, 높은 집적밀도를 갖는 반도체 디바이스를 형성할 수 있다.
또한, NMOS 및 PMOS 트랜지스터를 기판의 수직 방향으로 배열시켜 CMOS 인버터를 형성함으로써, 소자가 차지하는 면적을 줄일 수 있고, 비트당 제작단가를 획기적으로 줄일 수 있다.
Claims (18)
- (a) 기판 상에 핀 구조 채널이 형성될 실리콘층을 형성하는 단계;(b) 상기 실리콘층 전면에 산소이온을 주입하여 상기 실리콘층 내부에 산소이온 주입층을 형성하는 단계;(c) 상기 산소이온 주입층을 산소 분위기에서 열처리하여 상기 실리콘층을 전기적으로 절연된 상층 및 하층의 실리콘층으로 분리하는 산화막 매몰층으로 형성시키는 단계;(d) 상기 실리콘층을 일괄 이방성 플라즈마 식각하여 핀 구조 채널의 활성영역을 형성하는 단계;(e) 상기 기판 상에 동일한 게이트 물질을 증착 및 식각하여 게이트 전극을 형성하는 단계; 및(f) 하층 트랜지스터용 소스 및 드레인을 형성하기 위한 이온을 상기 하층의 실리콘층 부분에 선택적으로 주입하여 하층 트랜지스터를 형성하고, 상층 트랜지스터용 소스 및 드레인을 형성하기 위한 이온을 상기 상층의 실리콘층 부분에 선택적으로 주입하여 상층 트랜지스터를 형성하는 단계;를 포함하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법.
- 제1항에 있어서,상기 기판은 실리콘, 실리콘 게르마늄, 인장 실리콘, 인장 실리콘 게르마늄 또는 절연층 매몰 실리콘 중 어느 하나인 것을 특징으로 하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법.
- 제1항에 있어서,상기 (b)단계의 상기 산소이온 주입층 깊이는 상기 실리콘층의 전체 높이의 1/3 내지 2/3인 것을 특징으로 하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법.
- 제1항에 있어서,상기 (c)단계의 열처리 온도는 900℃∼1100℃인 것을 특징으로 하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법.
- 제1항에 있어서,상기 (c)단계 후, 산소 분위기에서 열처리된 상기 실리콘층에는 핀 구조 채널 형성시 하드 마스크 역할을 수행하는 표면 산화층을 형성하는 단계를 더 포함하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법.
- 제2항에 있어서,상기 표면 산화층을 형성한 후, 상기 (d)단계의 활성영역은 노출 및 현상기술을 이용하여 포토레지스트 패턴을 형성하고, 상기 하드마스크층, 상층 실리콘층, 산화막 매몰층, 하층 실리콘층을 일괄 이방성 플라즈마 식각하여 형성하는 단계를 더 포함하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법.
- 제1항에 있어서,상기 (d)단계 후,(d-1) 핀 구조 채널이 형성된 기판을 열산화하여 상기 플라즈마 식각시 손상받은 핀 구조 채널의 측면을 회복시키는 희생산화막을 형성하는 단계; 및(d-2) 손상받은 핀 구조 채널의 측면과 상기 희생산화막을 습식 식각하는 단계;를 더 포함하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법.
- 제1항에 있어서,상기 (e)단계는 게이트 절연막을 형성하고, 상기 상층 및 하층의 실리콘층에 공통 게이트 접촉을 허용하는 동일한 게이트 물질을 일괄적으로 증착 및 식각하는 것을 특징으로 하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법.
- 제1항에 있어서,상기 (e)단계의 게이트 물질은 중간 일함수(Mid-Gap Workfunction)를 갖는 Al, Sn, Cr, Mo, TiN 또는 NiSi 중 어느 하나인 것을 특징으로 하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법.
- 제1항에 있어서,상기 (f)단계에서의 이온 주입은(f-1) 이온을 상층의 실리콘층 및 산화막 매몰층을 통과하여 하층의 실리콘층 내에 주입시켜 NMOS 또는 PMOS의 하층 트랜지스터용 드레인 및 소스를 형성하는 단계; 및(f-2) 이온을 상층의 실리콘층 내에 주입시켜 상기 하층 트랜지스터와 반대 MOS의 상층 트랜지스터용 드레인 및 소스를 형성하는 단계;의 2단계로 이루어지는 것을 특징으로 하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법.
- 제10항에 있어서,상기 주입 이온의 종류에 따라하층 트랜지스터를 PMOS로 형성하고 상층 트랜지스터를 NMOS로 형성하거나, 하층 트랜지스터를 NMOS로 형성하고 상층 트랜지스터를 PMOS로 형성하여 이층 구조 트랜지스터로 형성할 수 있는 것을 특징으로 하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법
- 제1항 내지 제11항 중 어느 한 항의 이층 구조로 형성된 전계 효과 트랜지스터 형성 방법에 의하여 제작된 이층 구조로 된 핀 전계 효과 트랜지스터.
- (a) 기판 상에 핀 구조 채널이 형성될 실리콘층을 형성하는 단계;(b) 상기 실리콘층 전면에 산소이온을 주입하여 상기 실리콘층 내부에 산소이온 주입층을 형성하는 단계;(c) 상기 산소이온 주입층을 산소 분위기에서 열처리하여 상기 실리콘층을 전기적으로 절연된 상층 및 하층의 실리콘층으로 분리하는 산화막 매몰층으로 형성시키는 단계;(d) 상기 실리콘층을 일괄 이방성 플라즈마 식각하여 핀 구조 채널의 활성영역을 형성하는 단계;(e) 상기 기판 상에 동일한 게이트 물질을 증착 및 식각하여 게이트 전극을 형성하는 단계;(f) 하층 트랜지스터용 소스 및 드레인을 형성하기 위한 이온을 상기 하층의 실리콘층 부분에 선택적으로 주입하여 하층 트랜지스터를 형성하고, 상층 트랜지스터용 소스 및 드레인을 형성하기 위한 이온을 상기 상층의 실리콘층 부분에 선택적으로 주입하여 상층 트랜지스터를 형성하는 단계;(g) 하층 트랜지스터의 소스측 컨택을 위해 상기 기판의 소스측에 트렌치를 형성하는 단계;(h) 층간 유전층을 상기 트렌치와 상층 및 하층 트랜지스터 드레인 측면을 증착하는 단계;(i) 상기 트렌치 상에 증착된 층간 유전층을 식각하여 상기 하층 트랜지스터 소스의 컨택 홀을 형성하는 단계;(j) 상기 트랜지스터의 드레인 측면에 증착된 층간 유전층을 식각하여 상층 및 하층 트랜지스터의 공통 드레인 컨택 홀을 형성하는 단계; 및(k) 메탈층을 상기 층간 유전층 위에 증착하여 상기 컨택 홀을 채워 메탈 플러그를 형성하는 단계;를 포함하는 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버터 형성 방법.
- 제13항에 있어서,상기 (g)단계의 트렌치는 상기 하층 트랜지스터 위에 형성되어 있는 층 모두를 일괄 플라즈마 식각하여 상기 하층 트랜지스터 소스층의 상부 표면이 노출되는 것을 특징으로 하는 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버터 형성 방법.
- 제13항에 있어서,상기 (h)단계 후,불필요한 층간 유전층을 화학적, 기계적 연마공정을 통해 평탄화하는 단계를 더 포함하는 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버터 형성 방법.
- 제13항에 있어서,상기 (i)단계에서 상기 하층 트랜지스터 소스의 컨택 홀 형성시, 상기 상층 트랜지스터 소스의 수직 표면을 전기적으로 절연시키도록 상기 트렌치 측벽에 층간 유전층을 소정의 두께만큼 남아있게 하는 것을 특징으로 하는 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버터 형성 방법.
- 제16항에 있어서,상기 (j)단계에서 상기 공통 드레인 컨택 홀 형성시, 상기 상층 트랜지스터 드레인의 상부 표면 일부와 상기 상층 및 하층 트랜지스터 드레인의 측면이 노출되도록 형성하는 것을 특징으로 하는 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버터 형성 방법.
- 제13항 내지 제17항 중 어느 한 항의 이층 구조로 형성된 전계 효과 트랜지스터 CMOS 인버터 형성 방법에 의하여 제작된 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버터.
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