JPH05226655A

JPH05226655A - 半導体装置の製造方法

Info

Publication number: JPH05226655A
Application number: JP3026992A
Authority: JP
Inventors: Hiroshi Goto; 寛後藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-02-18
Filing date: 1992-02-18
Publication date: 1993-09-03

Abstract

(57)【要約】（修正有）【目的】二重ゲート構造のFET に関し，両ゲートを位
置ずれなく形成することにより, ゲートの浮遊容量を低
減する。【構成】下地絶縁層８上に形成された島状のシリコン
層９を, シリコンと選択的エッチングが可能な材料から
成る層で暫定的に埋め込み, この暫定層にシリコン層の
両端部を表出する竪穴１３を形成する。この竪穴にポリ
シリコンソース・ドレイン電極１４を埋め込んだのち暫
定層を除去し, 表出した下地絶縁層を, 暫定層との界面
から所定深さだけ選択的にエッチングして, シリコン層
の下に空隙を形成する。シリコン層およびポリシリコン
ソース・ドレイン電極の表面に熱酸化膜１８を形成した
のち, 前記空隙を埋め込みかつシリコン層を覆うポリシ
リコン層を堆積する。このポリシリコン層を, シリコン
層を横切って延在するゲート電極１９にパターニングす
る。このゲート電極は, 前記熱酸化膜を介してシリコン
層の上下両面に対向する二重ゲート構造を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，絶縁ゲート型の電界効
果トランジスタ(IG-FET;以下単にFET と記す) に係り,
とくに SOI(silicon on insulator)構造の半導体基板を
用いていわゆる二重ゲートの半導体装置を製造する方法
に関する。

【０００２】

【従来の技術】SOI 構造の半導体基板を用い, チャネル
領域における半導体層の両面にゲート電極を設けること
により, SOI 構造の基板に形成された通常のFET に比べ
て, ドレイン電圧−電流特性におけるサブスレッショ
ルド特性の向上, 伝達係数の向上, 耐放射線特性の
向上が可能であることが知られている。

【０００３】このような二重ゲートを有するFET の構造
や製造方法が種々提案されているが, 量産に適したもの
は現在のところ見当たらない。

【０００４】

【発明が解決しようとする課題】本発明者は, 先に, 図
５に示すような構造の二重ゲートFET を提案した（特開
H01-122451, 平成１年５月16日付）。

【０００５】すなわち，同図(a) に示すように, 基板表
面（図示省略）を覆う絶縁層１上に島状のシリコン層２
を形成したのち, 絶縁層１を選択的にエッチングして,
同図(b) に示すように, シリコン層２の下を横切って延
在する溝３を形成する。次いで, シリコン層２の表面を
熱酸化してゲート酸化膜（図示省略）を形成したのち,
絶縁層１表面全体に, 溝３を充填する厚さのポリシリコ
ン層を堆積する。このポリシリコン層をリソグラフ技術
によってパターニングして, 同図(c) に示すように, 溝
３内を充填しかつシリコン層２上を横切って延在するゲ
ート電極４を形成する。ゲート電極４はシリコン層２の
上下両面から挟んだ二重ゲート構造となっている。その
のち, シリコン層２およびゲート電極４を覆う絶縁層
（図示省略）を形成し, この絶縁層に所定のコンタクト
ホールを形成し, これらコンタクトホールを通じてシリ
コン層２の両端部に接触するソース・ドレイン電極５を
形成してFET が完成する。

【０００６】図５に示した構造のFET の製造において
は, ゲート電極４について_,シリコン層２の下面におけ
る部分4₁に対して_,シリコン層２上に延在する部分4₂が
チャネル方向に位置ずれが実際のリソグラフ技術から避
けられない。したがって, 位置合わせの余裕を考慮して
_,溝３内を充填する部分4₁の幅をシリコン層２上に延在
する部分4₂のそれより大きくしておかなければならな
い。その結果_,この余裕度に起因する幅の分だけゲート
電極の浮遊容量が増加することが避けられず_,FETの高
速化に限界を生じる問題があった。

【０００７】本発明は, 上記従来の問題を解決するため
に, シリコン層の上下のゲート電極を同一幅かつ位置ず
れを生じることなく形成可能とすることを目的とする。

【０００８】

【課題を解決するための手段】上記目的は, 絶縁体の一
表面に島状の半導体層を形成し, 該半導体層に対して選
択的に除去可能な材料から成る層を該半導体層が形成さ
れた該絶縁体表面全体を覆うように暫定的に形成し, 該
半導体層を横切るように画定されたチャネル領域を介し
て対向する一対の該半導体層の端部をそれぞれ包含する
領域における該暫定層を選択的に除去して該暫定層を貫
通し且つ該絶縁体中に該暫定層との界面より深く位置す
る底を有し且つその内部に該半導体層の前記端部を表出
する一対の竪穴を形成し, 一導電型不純物を含有し且つ
前記端部において該半導体層と接する導電性物質を該竪
穴内に選択的に充填して接続端子を形成し, 該導電性物
質が充填された該竪穴を有する該暫定層を選択的に除去
して該絶縁体と該半導体層と該接続端子を表出し, 該暫
定層を選択的に除去して表出された該絶縁体表面を該表
面から前記竪穴の底より浅い均一な厚さだけ選択的に除
去して該半導体層の下表面を表出し, 前記下表面を含む
該半導体層の露出表面と前記導電性物質から成る該接続
端子の露出表面を熱酸化して第２の絶縁層を形成し, 該
第２の絶縁層を介して該半導体層の前記露出表面と接す
る導電層を形成する諸工程を含むことを特徴とする本発
明に係る半導体装置の製造方法, または, 絶縁体の一表
面に島状の半導体層を形成し, 該半導体層が形成された
該絶縁体表面全体を覆う第１の絶縁層を形成し, 該半導
体層を横切るように画定されたチャネル領域を介して対
向する一対の該半導体層の端部をそれぞれ包含する領域
における該第１の絶縁層を選択的に除去して該第１の絶
縁層を貫通し且つ該絶縁体中に該第１の絶縁層との界面
より深く位置する底を有し且つその内部に該半導体層の
前記端部を表出する一対の竪穴を形成し，該絶縁体およ
び該絶縁層に対するエッチング剤によって除去されない
耐熱性の充填物質を該竪穴内に選択的に充填し, 該充填
物質が充填された該竪穴を有する該第１の絶縁層を該エ
ッチング剤によりゲート電極形成領域から選択的に除去
して該絶縁体表面を表出したのち該ゲート電極形成領域
における該絶縁体表面を該表面から前記竪穴の底より浅
く均一な厚さに該エッチング剤により選択的に除去して
該半導体層の下表面を表出し, 前記下表面を含む該半導
体層の露出表面を熱酸化して第２の絶縁層を形成し, 該
半導体層よりも酸化されやすい材料から成り且つ該第２
の絶縁層を介して該半導体層の前記露出表面と接する導
電層を形成したのち該充填物質を選択的に除去して前記
竪穴を再現し,前記充填物質の除去によって該竪穴内に
表出した該導電層の側面および該半導体層の前記端部に
おける表面を熱酸化して第３の絶縁層を形成し, 該半導
体層の端部表面から該第３の絶縁層を選択的に除去し,
一導電型不純物を含有し且つ前記第３の絶縁層が除去さ
れて表出した前記端部において該半導体層と接する導電
性物質を該竪穴内に選択的に充填して接続端子を形成す
る諸工程を含むことを特徴とする本発明に係る半導体装
置の製造方法のいずれかによって達成される。

【０００９】

【作用】本発明においては，絶縁層上に形成された島状
のシリコン層の上下に位置する両ゲート電極は自己整合
的にパターニングされるので, 同一ゲート長を有しかつ
相互の位置ずれが生じない。したがって, 図５を参照し
て説明した従来のFET に比べて, ゲート電極の浮遊容量
が低減可能となり, 高速FET から成る集積回路の製造に
適している。また, ソース・ドレイン領域を厚くするこ
とができるために寄生抵抗が低減され, その結果, 高速
化にも寄与する。

【００１０】

【実施例】図１は本発明の第１の実施例の工程を説明す
るための要部断面図である。同図(a) に示すように，例
えばシリコンウエハ等から成る基板７を覆う厚さ約１μ
mのSiO₂層８上に島状のシリコン層９を形成する。シリ
コン層９は, 例えば長さ１μm , 幅0.4 μm , 厚さ約0.
1 μm の寸法を有する。その平面構造を図２(a) に示
す。なお, このような島状のシリコン層９の形成は, Si
O₂層を介して張り合わせた二枚のシリコンウエハの一方
を所定厚さまで研磨する, または，シリコンウエハの一
表面から所定深さに酸素をイオン注入する, あるいは，
SiO₂層上に堆積したポリシリコン層をレーザビーム照射
等により単結晶化する等の周知の方法によって作製され
た薄いシリコン層をフォトリソグラフ技術により複数の
島状にパターニングすることによって行えばよく, 通常
は, 複数のシリコン層９が形成される。

【００１１】次いで, 例えば周知の化学気相成長(CVD)
法を用いて, SiO₂層８の露出表面およびシリコン層９を
覆う, 例えばSiO₂層11を堆積する。そして, SiO₂層11上
に,図１(b) に示すように, レジスト層12を塗布し, レ
ジスト層12をマスクとして,SiO₂層11およびSiO₂層８を
異方性エッチングすることにより, シリコン層９の端部
から約0.1 μm 離れて位置する直径約0.5 μm の竪穴13
を形成する。なお, 竪穴13は, SiO₂層11との界面からSi
O₂層８内に約0.2 μm の深さにその底が位置するように
形成する。

【００１２】次いで, 例えば10％弗酸(HF)溶液を用いる
等方性エッチングにより, 竪穴13内に表出するSiO₂層11
をエッチングし, さらにSiO₂層８をエッチングする。こ
のエッチングは, 竪穴13の直径が1.3 μm 程度になるま
で行う。この等方性エッチングにより, 竪穴13内におけ
るSiO₂層８および11の側面は, 図１(b) に点線で示す位
置まで0.4 μm だけ後退し, 図２(b) の平面図に示すよ
うに, 竪穴13内にシリコン層９の端部9₁が突出した状態
となる。同時に, 竪穴13の底も0.4 μm 深くなり, SiO₂
層11との界面から約0.6 μm に位置するようになる。

【００１３】次いで, レジスト層12を除去したのち, 周
知のCVD 法により, 図１(c) に点線で示すように, SiO₂
層11上全体に厚さ約１μm のポリシリコン層を堆積す
る。そして, SiO₂層11の上表面が表出するまでこのポリ
シリコン層をエッチバックしたのち, 例えば砒素(As)イ
オンを加速エネルギー100KeV, ドーズ量５×10¹⁵/cm²で
注入する。その結果, 竪穴13を充填するポリシリコンか
ら成るｎ型のソース・ドレイン電極14が形成される。

【００１４】次いで, SiO₂層11を選択的に除去し, これ
によりSiO₂層８が表出してからさらに, SiO₂層８の表面
から深さ約0.3 μm までを選択的に等方性エッチングす
る。なお, SiO₂層11の除去は, SiO₂層８と同様に等方性
エッチングにより行ってもよく, 例えば10％HF溶液をエ
ッチャントとして用いればよい。その結果, 図１(d)に
示すように, シリコン層９の下表面とSiO₂層８との間に
空洞15が形成される。すなわち，シリコン層９は, その
両端部9₁をソース・ドレイン電極14によって支持された
状態となっている。

【００１５】次いで, 例えば塩化水素(HCl) と酸素の混
合ガスから成る雰囲気中, 800 ℃での低温熱酸化法によ
り, シリコン層９およびSiO₂層11の表面に, それぞれ,
酸化膜17および18を形成する。この低温熱酸化法は, 単
結晶シリコンとポリシリコンに対する酸化速度差が大き
く異なる。これにより, 酸化膜17の厚さは約200 Å,酸
化膜18の厚さは約700 Åとする。

【００１６】次いで, SiO₂層８表面全体に, 周知のCVD
法によりポリシリコンを堆積する。このポリシリコン
は, シリコン層９下の空洞15内にも充填される。このポ
リシリコン層を, 周知のフォトリソグラフ技術により,
シリコン層９を横切るストライプ状にパターニングし
て, 図１(e) に示すように, ゲート電極19を形成する。
すなわち，ゲート電極19は, 酸化膜17を介してシリコン
層９のチャネル領域における上下両面に接する二重構造
を有する。そのゲート長は, ソース・ドレイン電極14間
に表出しているシリコン層９の長(L) さであり, 図１
(b) で説明した竪穴13の位置およびSiO₂層11のサイドエ
ッチング（等方性エッチング）量によって自己整合的に
決まり, かつ, 上下のゲート電極にほとんど位置ずれが
生じない。なお, 図示のように, ゲート電極19の一部分
が, 酸化膜18を介してソース・ドレイン電極14に重なる
ようにパターニングされていても, ゲート長の精度には
影響しない。

【００１７】そののち, 周知のCVD 技術により, ゲート
電極19およびソース・ドレイン電極14を覆う, 例えばPS
G(燐珪酸ガラス）から成る層間絶縁層20を堆積し, その
所定位置にコンタクトホールを形成したのち, ソース・
ドレイン電極14に接続する配線21を形成して二重ゲート
型のFET が完成する。

【００１８】なお，上記実施例におけるSiO₂層11は, ポ
リシリコンから成るソース・ドレイン電極14を充填する
際の鋳型となる竪穴13を形成するための暫定的な層であ
るので, シリコン層９に対して選択的にエッチングが可
能な材料から成る他の層に置換してもよいことは言うま
でもない。また，上記実施例において, SiO₂層11または
その代替層が絶縁性である場合には, 竪穴13にポリシリ
コンを充填におけるその除去はシリコン層９上のみでも
よいことは, 後述する第３の実施例から明らかになる。

【００１９】図３は本発明の第２の実施例の工程を説明
するための要部断面図である。同図(a) に示すように，
前記実施例と同様にして基板７を覆うSiO₂層８上に島状
のシリコン層９を形成したのち, シリコン層９を覆うSi
O₂層11を堆積する。

【００２０】次いで, SiO₂層11上に, 開口22を有するレ
ジスト層23を形成する。開口22は,図３(b) に点線で示
すように, シリコン層９の端部と重なる位置に形成する
か,あるいは，少なくとも接する位置に形成する。そし
て図３(c) に示すように, 開口22内に表出するSiO₂層1
1, シリコン層９およびSiO₂層８を順次異方性エッチン
グして竪穴24を形成する。この異方性エッチングは, 例
えばSiO₂層11および８に対しては, CF₄と水素との混合
ガスをエッチャントとし, シリコン層９に対してはCF₄
と酸素との混合ガスをエッチャントとして, 反応性イオ
ンエッチング(RIE) により行えばよい。なお竪穴24は,
前記実施例と同様に, その底が, SiO₂層11との界面から
SiO₂層８内に約0.2 μm の深さに位置するように形成す
る。

【００２１】次いで, 前記実施例と同様に, 竪穴24内に
表出するSiO₂層11およびSiO₂層８を順次選択的に等方性
エッチングして, 竪穴24の側面を点線で示す位置まで約
0.2μm だけ後退させる。これにより, シリコン層９の
両端部9₁が0.2 μm ずつ露出される。以後, レジスト層
23を除去したのち, 図１(C) ないし(e) を参照して説明
した工程にしたがって, 二重ゲート型のFET を作製す
る。

【００２２】本実施例によれば, 竪穴24内に露出するシ
リコン層９の両端部9₁は, ゲート長方向に必ず等しい長
さに形成されるので, 後に形成されるソース・ドレイン
電極14との接触抵抗のFET ごとのバラツキが低減される
利点がある。ただし, 竪穴24を形成するための異方性エ
ッチングにおいて, シリコン層９の端部がエッチングさ
れるので, 所定のゲート長を確保するためには, シリコ
ン層９の初期長さを,この異方性エッチングにおける減
少分だけ大きくしておく必要がある。

【００２３】図４は本発明の第３の実施例の工程を説明
するための要部断面図である。すなわち，前記第１の実
施例における図１(b) までの工程によってシリコン層９
の端部9₁が露出した竪穴13内, または, 第２の実施例に
おける図３(c) までの工程によってシリコン層９の端部
9₁が露出した竪穴24内に, 図４(a) に示すように, 例え
ばSi₃N₄ から成る充填物質26を充填する。充填物質26
は, SiO₂層８および11に対するエッチャントによっては
エッチングされず, かつ, 耐熱性であることが要求さ
れ, Si₃N₄ が好適である。なお, Si₃N₄ から成る充填物
質26の形成は, 周知のCVD によるSi₃N₄ 層の堆積および
CF₄と酸素との混合ガスをエッチャントとするエッチバ
ックによって行えばよい。

【００２４】次いで, シリコン層９を横切って延在する
ゲート電極形成領域を表出する開口を有するレジスト層
27をSiO₂層11上に形成する。図示のように, レジスト層
27の前記開口内に充填物質26が表出していても差支えな
い。この開口内に表出しているSiO₂層11を選択的に除去
し, さらに，シリコン層９の直下のSiO₂層８を，その表
面から深さ約0.3 μm までを選択的に等方性エッチング
する。なお, SiO₂層８および11の除去は前記実施例と同
様にして行えばよい。その結果, 同図に示すように, シ
リコン層９の下表面とSiO₂層８との間に空洞15が形成さ
れる。本実施例においては，シリコン層９は, その両端
部9₁を充填物質26によって支持された状態となってい
る。

【００２５】次いで，レジスト層27を除去し，シリコン
層９の露出表面を熱酸化して酸化膜28を形成したのち,
周知のCVD 法によるポリシリコン層の堆積, および, 周
知のフォトリソグラフ技術によるポリシリコン層のパタ
ーニングを行って, 図４(b)に示すように, ゲート電極2
9を形成する。前記ポリシリコンは, シリコン層９下の
空洞15を充填するので, ゲート電極29は, 酸化膜28を介
してシリコン層９のチャネル領域における上下両面と接
する二重ゲート構造を有する。

【００２６】次いで, 充填物質26を選択的に除去する。
Si₃N₄ から成る充填物質26は, 例えば熱燐酸溶液によ
り, SiO₂層８および11, シリコン層９, ゲート電極29と
は選択的にエッチングされる。その結果, ゲート電極29
とその周囲に残存するSiO₂層11とに囲まれた前記竪穴13
または24が再現される。次いで, 熱酸化法により, ゲー
ト電極29の露出表面に厚さ約700 Åの酸化膜31を形成す
る。この熱酸化において, 前記竪穴内に露出しているシ
リコン層９の端部9₁表面にも酸化膜が形成される。前記
実施例と同様の低温熱酸化法を用いれば, 端部9₁表面の
酸化膜32は約200Åである。したがって, 例えば10％HF
溶液を用いて, 端部9₁表面の酸化膜を除去すれば, 厚さ
約500 Åの酸化膜31をゲート電極29表面に残すことがで
きる。

【００２７】次いで, 前記実施例と同様に, ポリシリコ
ン層の堆積, Asのイオン注入およびこのポリシリコン層
のエッチバックにより, 図４(c) に示すように, 前記竪
穴を充填するソース・ドレイン電極14を形成する。その
のち, 前記実施例と同様にして, ゲート電極29およびソ
ース・ドレイン電極14を覆う層間絶縁層の堆積, コンタ
クトホールを形成およびソース・ドレイン電極14に接続
する配線の形成を行って, 二重ゲート型のFET が完成す
る。

【００２８】第３の実施例による方法は, ソース・ドレ
イン領域に対する不純物の注入を,前記実施例における
場合よりも後の工程で行うことができる。したがって,
ソース・ドレイン領域からの不純物の拡散が低減される
ため, より短チャネルのFETを作製することができる利
点がある。

【００２９】上記三実施例においては, SiO₂層８とSiO₂
層11とが同一材料である場合を説明したが, これらの層
がシリコン層９に対して選択的にエッチング可能な材料
であれば, 互いに異なる材料であっても差支えない。ま
た, 第３の実施例における充填物質26としてSi₃N₄ を用
いたが, SiO₂層８および11とエッチング選択性を有する
その他の耐熱性材料を代用可能であることは言うまでも
ない。

【００３０】

【発明の効果】本発明によれば, 上下が位置精度よく配
置された二重ゲート電極を有するFETを形成でき, また,
ゲート長が均一な二重ゲート電極を有する複数のFET
を形成できる。その結果, 二重ゲート電極を有する高性
能かつ高密度に配置されたFETから成る集積回路の実用
化を促進する効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例の工程説明図

【図２】第１の実施例の工程を説明するための平面図

【図３】本発明の第２の実施例の工程説明図

【図４】本発明の第３の実施例の工程説明図

【図５】従来の二重ゲート型FET の問題点説明図

【符号の説明】

１絶縁層２, ９シリコン層３溝４, 19, 29 ゲート電極５, 14 ソース・ドレイン電極７基板８, 11 SiO₂層 9₁ 端部 12, 23, 27 レジスト層 13, 24 竪穴 15 空洞 17, 18, 28, 31 酸化膜 20 層間絶縁層 22 開口 26 充填物質

Claims

【特許請求の範囲】

【請求項１】絶縁体の一表面に島状の半導体層を形成
する工程と，該半導体層に対して選択的に除去可能な材料から成る層
を該半導体層が形成された該絶縁体表面全体を覆うよう
に暫定的に形成する工程と，該半導体層を横切るように画定されたチャネル領域を介
して対向する一対の該半導体層の端部をそれぞれ包含す
る領域における該暫定層を選択的に除去して該暫定層を
貫通し且つ該絶縁体中に該暫定層との界面より深く位置
する底を有し且つその内部に該半導体層の前記端部を表
出する一対の竪穴を形成する工程と，一導電型不純物を含有し且つ前記端部において該半導体
層と接する導電性物質を該竪穴内に選択的に充填して接
続端子を形成する工程と，該導電性物質が充填された該竪穴を有する該暫定層を選
択的に除去して該絶縁体と該半導体層と該接続端子を表
出する工程と, 該暫定層を除去して表出された該絶縁体表面を該表面か
ら前記竪穴の底より浅い均一な厚さだけ選択的に除去し
て該半導体層の下表面を表出する工程と, 前記下表面を含む該半導体層の露出表面と前記導電性物
質から成る該接続端子の露出表面を熱酸化して第２の絶
縁層を形成する工程と, 該第２の絶縁層を介して該半導体層の前記露出表面と接
する導電層を形成する工程とを含むことを特徴とする半
導体装置の製造方法。
【請求項２】絶縁体の一表面に島状の半導体層を形成
する工程と，該半導体層が形成された該絶縁体表面全体を覆う第１の
絶縁層を形成する工程と，該半導体層を横切るように画定されたチャネル領域を介
して対向する一対の該半導体層の端部をそれぞれ包含す
る領域における該第１の絶縁層を選択的に除去して該第
１の絶縁層を貫通し且つ該絶縁体中に該第１の絶縁層と
の界面より深く位置する底を有し且つその内部に該半導
体層の前記端部を表出する一対の竪穴を形成する工程
と，該絶縁体および該絶縁層に対するエッチング剤によって
除去されない耐熱性の充填物質を該竪穴内に選択的に充
填する工程と，該充填物質が充填された該竪穴を有する該第１の絶縁層
を該エッチング剤によりゲート電極形成領域から選択的
に除去して該絶縁体表面を表出したのち該ゲート電極形
成領域における該絶縁体表面を該表面から前記竪穴の底
より浅く均一な厚さに該エッチング剤により選択的に除
去して該半導体層の下表面を表出する工程と, 前記下表面を含む該半導体層の露出表面を熱酸化して第
２の絶縁層を形成する工程と, 該半導体層よりも酸化されやすい材料から成り且つ該第
２の絶縁層を介して該半導体層の前記露出表面と接する
導電層を形成したのち該充填物質を選択的に除去して前
記竪穴を再現する工程と，前記充填物質の除去によって該竪穴内に表出した該導電
層の側面および該半導体層の前記端部における表面を熱
酸化して第３の絶縁層を形成する工程と，該半導体層の端部表面から該第３の絶縁層を選択的に除
去する工程と, 一導電型不純物を含有し且つ前記第３の絶縁層が除去さ
れて表出した前記端部において該半導体層と接する導電
性物質を該竪穴内に選択的に充填して接続端子を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。
【請求項３】前記半導体層の前記端部から離れた位置
に前記暫定層または前記第１の絶縁層を貫通して少なく
とも前記絶縁体を表出するように前記竪穴より細い第１
の竪穴を形成したのち該第１の竪穴内に表出する該絶縁
体および該暫定層または第１の絶縁層を選択的に等方性
エッチングして該竪穴を形成することを特徴とする請求
項１または２記載の半導体装置の製造方法。
【請求項４】前記半導体層の前記端部に少なくとも接
し且つ前記暫定層または前記第１の絶縁層を貫通して少
なくとも前記絶縁体を表出するように前記竪穴より細い
第１の竪穴を形成し次いで該第１の竪穴内に表出する該
半導体層に対して該暫定層まはた第１の絶縁層をマスク
として該絶縁体表面に垂直方向からの異方性エッチング
を施したのち該第１の竪穴内に表出する該絶縁体および
該暫定層または第１の絶縁層を選択的に等方性エッチン
グして該竪穴を形成することを特徴とする請求項１また
は２記載の半導体装置の製造方法。
【請求項５】前記絶縁体と前記暫定層または第１の絶
縁層とは同一の化学的組成を有することを特徴とする請
求項１または２記載の半導体装置の製造方法。