JP2004128508A - 多重チャンネルを有するモストランジスター及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 91
- 239000004065 semiconductor Substances 0.000 claims abstract description 191
- 239000000758 substrate Substances 0.000 claims abstract description 87
- 239000010410 layer Substances 0.000 claims description 193
- 238000000034 method Methods 0.000 claims description 131
- 239000011229 interlayer Substances 0.000 claims description 64
- 238000005530 etching Methods 0.000 claims description 57
- 239000013078 crystal Substances 0.000 claims description 46
- 239000002184 metal Substances 0.000 claims description 38
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 25
- 229920005591 polysilicon Polymers 0.000 claims description 25
- 229910021332 silicide Inorganic materials 0.000 claims description 23
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 22
- 229910052710 silicon Inorganic materials 0.000 claims description 22
- 239000010703 silicon Substances 0.000 claims description 22
- 125000006850 spacer group Chemical group 0.000 claims description 20
- 230000003647 oxidation Effects 0.000 claims description 19
- 238000007254 oxidation reaction Methods 0.000 claims description 19
- 239000012212 insulator Substances 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 17
- 238000005468 ion implantation Methods 0.000 claims description 16
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 15
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 12
- 238000010438 heat treatment Methods 0.000 claims description 9
- 239000011810 insulating material Substances 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 9
- 229910052732 germanium Inorganic materials 0.000 claims description 7
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 7
- 230000003746 surface roughness Effects 0.000 claims description 6
- 239000001257 hydrogen Substances 0.000 claims description 5
- 229910052739 hydrogen Inorganic materials 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 4
- 230000003071 parasitic effect Effects 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 2
- 230000001629 suppression Effects 0.000 claims 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims 1
- 239000012300 argon atmosphere Substances 0.000 claims 1
- 239000002131 composite material Substances 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000003667 anti-reflective effect Effects 0.000 description 2
- 239000003963 antioxidant agent Substances 0.000 description 2
- 230000003078 antioxidant effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
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【解決手段】 本発明は半導体基板の主表面上に、垂直方向に形成された複数個のチャンネル及びそれぞれのチャンネルの間に形成された複数個のトンネルを具備するアクティブチャンネルパターンが形成される。前記アクティブチャンネルパターン上に前記複数個のトンネルを埋めたてながら複数個のチャンネルを囲むようにゲート電極が形成される。前記ゲート電極と複数個のチャンネルとの間にゲート絶縁膜が形成される。前記アクティブチャンネルパターンの両側に前記複数個のチャンネルと連結されるようにソース/ドレーン領域が形成される。ゲート電極として埋めたてられるトンネルの水平の長さがゲート長さ領域に限定されてチャンネル幅よりも小さなゲート長さを有する高集積トランジスターを具現することができる。
【選択図】 図4
Description
ゲート絶縁膜7は熱酸化膜又はONO膜で形成することができる。
図3は本発明の第1実施例による半導体装置の平面図であり、図4及び図5は各々、図3のAA′線及びBB′線による半導体装置の断面図である。
図31は図23のA部分の拡大図である。図31を参照すると、実施例1による垂直型MOSトランジスターではゲート電極48とソース/ドレーン領域34(具体的にはソース/ドレーン領域の拡張層32)との間にゲート絶縁膜が存在することによってゲート電極48とソース/ドレーン領域34との間にオーバーラップキャパシタンスが発生する。本実施例はこのようなオーバーラップキャパシタンスの発生を抑制するためのものである。
図48は本発明の第3実施例による半導体装置の断面図である。本実施例による半導体装置は、ポリシリコンゲート電極48と金属シリサイドでなされたゲート積層膜50aとが同一な幅を有することを除いては前述した実施例2に図示した半導体装置と同一である。
図49ないし図58は本発明の第4実施例による半導体装置の製造方法を説明するための断面図らである。本実施例で前述した実施例1と同一な部材に対しては同一な参照符号を使用して説明する。
図59は本発明の第5実施例による半導体装置の断面図である。本実施例で実施例1と同一な部材は同一参照符号を使用して示す。
図60は本実施例による半導体装置の断面図である。本実施例で実施例1と同一な部材は同一参照符号を使用して示す。
また、前述した第2、第3または第4実施例のうちひとつ以上と第6実施例とを組合せて多重チャンネルを有する垂直型MOSトランジスターを具現することができる。
図61は本実施例による半導体装置の断面図である。本実施例による半導体装置はアクティブパターンを構成するチャンネル層間層及びチャンネル層の厚さ及び反復回数を調節してチャンネル44の数とトンネルの厚さとが実施例7で図示した半導体装置と異なることを除いては、実施例7に説明した半導体装置と同一である。
図62は本実施例による半導体装置の断面図である。本実施例による半導体装置はSOI基板の酸化膜70上に実施例5または実施例6で記載したところと同一な方法で遂行して形成する。
図63は本発明の第9実施例による半導体装置の断面図である。本実施例による半導体装置は、最低部チャンネル44aの寄生トランジスターが動作することを防止するためにゲート電極48が埋めたてられる最低部トンネルの厚さ(t)を残りのトンネルに比べて厚く形成することを除いては実施例5の図59に図示した半導体装置と同一である。したがって、同一な部材は同一参照符号を使用して示す。
図64ないし図68は本発明の第10実施例による半導体装置及びこれの製造方法を説明するための断面図らである。
図70ないし図72は本発明の第11実施例による半導体装置及びこれの製造方法を説明するための断面図らである。本実施例でも実施例1ないし実施例10と同一な部材に対しは同一参照符号を使用して説明する。
12 不純物領域
30 アクティブパターン
32 ソース/ドレーン拡張層
34 ソース/ドレーン領域
42 トンネルら
44 チャンネル
Si シリコン
SiGe シリコンゲルマニウム
SOI シリコン−オン−インシュレータ
SGOI シリコンゲルマニウム−オン−インシュレータ
Claims (68)
- 半導体基板の主表面上に形成されて、垂直方向に形成された複数個のチャンネルを具備して、それぞれのチャンネルの間には少なくとも一つのトンネルが形成されているアクティブチャンネルパターンと、
前記アクティブチャンネルパターン上に前記複数個のトンネルを埋めたてながら前記複数個のチャンネルを囲むように形成されたゲート電極と、
前記アクティブチャンネルパターンの両側に前記複数個のチャンネルと連結されるように形成されたソース/ドレーン領域と、
を具備することを特徴とする半導体装置。 - 前記複数個のチャンネルは互いに対向する第1及び第2側部と互いに対向する第3及び第4側部とを具備し、前記ソース/ドレーン領域はそれぞれ相応する前記第1及び第2側部に位置し、前記ゲート電極は前記第3及び第4側部上で前記複数個のチャンネルを覆いかぶせて、前記ゲート電極が少なくとも一つの前記チャンネルを通じて延長されることを特徴とする請求項1に記載の半導体装置。
- 前記複数個のチャンネルは順次に積層されて互いに離隔され、一つのトンネルが隣接するトンネルらの間に位置して2個のトンネルを限定する3個のチャンネルを具備することを特徴とする請求項1に記載の半導体装置。
- 前記複数個のチャンネル及びトンネルは前記基板の表面に対して平行するように延長され、前記表面に対して直交する方向に前記表面上に積層された互いに交錯する一連のチャンネルら及びトンネルを限定することを特徴とする請求項1に記載の半導体装置。
- 前記ゲート電極は少なくとも一つのトンネルを埋めたてることを特徴とする請求項1に記載の半導体装置。
- 前記ゲート電極と前記複数個のチャンネルとの間に形成されたゲート絶縁膜をさらに含むことを特徴とする請求項1に記載の半導体装置。
- 前記複数個のチャンネルは単結晶シリコンでなされたことを特徴とする請求項1に記載の半導体装置。
- 前記ゲート電極はポリシリコンでなされたことを特徴とする請求項1に記載の半導体装置。
- 前記ゲート電極の上面上に形成されたゲート積層膜をさらに具備することを特徴とする請求項8に記載の半導体装置。
- 前記ゲート積層膜は金属シリサイドまたは絶縁物質でなされたことを特徴とする請求項9に記載の半導体装置。
- 前記ゲート積層膜は導電物質でなされて、前記ゲート電極の上面及び前記ゲート電極の側壁上部を部分的にカバーするように形成されていることを特徴とする請求項8に記載の半導体装置。
- 前記ソース/ドレーン領域は前記複数個のチャンネルに対して垂直方向に一定のドーピングプロファイルを有することを特徴とする請求項1に記載の半導体装置。
- 前記ソース/ドレーン領域は選択的なエピタキシャル成長法で形成された単結晶シリコンでなされたことを特徴とする請求項1に記載の半導体装置。
- 前記ソース/ドレーン領域はポリシリコン、金属及び金属シリサイドからなる群より選択された少なくともいずれか一つの導電物質でなされたことを特徴とする請求項1に記載の半導体装置。
- 前記ソース/ドレーン領域と前記チャンネルとの間に形成されたソース/ドレーン拡張層をさらに具備することを特徴とする請求項1に記載の半導体装置。
- 前記ソース/ドレーン拡張層は選択的なエピタキシャル成長法で形成された単結晶シリコンでなされて、前記ソース/ドレーン領域はポリシリコン、金属及び金属シリサイドからなる群より選択された少なくともいずれか一つの導電物質でなされたことを特徴とする請求項11に記載の半導体装置。
- 前記アクティブチャンネルパターン下部の前記基板の主表面に高濃度ドーピング領域が形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記アクティブチャンネルパターンの側面を露出しながら前記ソース/ドレーン領域を囲むように形成されたフィールド領域をさらに具備することを特徴とする請求項1に記載の半導体装置。
- 前記半導体基板はシリコン、シリコンゲルマニウム、シリコン−オン−インシュレータ(SOI)及びシリコンゲルマニウム−オン−インシュレータ(SGOI)からなる群より選択されたいずれか一つでなされたことを特徴とする請求項1に記載の半導体装置。
- 前記トンネルらは前記チャンネルらの幅よりも短い幅を有することを特徴とする請求項1に記載の半導体装置。
- 前記トンネルらの両側壁には前記チャンネル長さとトンネルの長さとの差の半分に該当する厚さでなされたゲートスペーサをさらに具備することを特徴とする請求項20に記載の半導体装置。
- 前記ソース/ドレーン領域の基底部分と前記基板の主表面との間にソース/ドレーン接合キャパシタンスを減少させるために形成された絶縁膜パターンを具備することを特徴とする請求項1に記載の半導体装置。
- 前記絶縁膜パターンは単一膜で形成されていることを特徴とする請求項22に記載の半導体装置。
- 前記絶縁膜パターンは第1絶縁膜及び第2絶縁膜が積層された複合膜で形成され、前記第2絶縁膜は前記第1絶縁膜に対して蝕刻選択比を有する物質でなされたことを特徴とする請求項22に記載の半導体装置。
- 最低部チャンネルの寄生トランジスターが動作することを防止するために最低部トンネルが残りトンネルに比べて厚く形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記ソース/ドレーン領域は選択的なエピタキシャル成長法で形成されて前記最低部トンネルの上部までドーピングされた単結晶膜でなされたことを特徴とする請求項25に記載の半導体装置。
- 前記アクティブチャンネルパターンは最上部にトンネル状のグルーブが形成されていて、前記ゲート電極は前記トンネル状のグルーブを埋めたてるように形成されることを特徴とする請求項1に記載の半導体装置。
- 半導体基板の主表面上に複数個のチャンネル層間層及び複数個のチャンネル層が互いに反復して積層された予備アクティブパターンを形成する段階と、
前記基板上の前記予備アクティブパターンの対向する端部にソース/ドレーン領域を形成する段階と、
前記複数個のチャンネル層間層を選択的に除去して前記アクティブ予備パターンを貫通する複数個のトンネルを形成して、前記トンネルらと前記チャンネル層でなされた複数個のチャンネルとでなされたアクティブチャンネルパターンを形成する段階と、
前記複数個のトンネル内に前記チャンネルを囲むゲート電極を形成する段階と、
を具備することを特徴とする半導体装置の製造方法。 - 前記ソース/ドレーン領域を形成する段階は、
前記予備アクティブパターンの互いに離隔された領域を蝕刻する段階と、
前記蝕刻された領域ら内にソース/ドレーン領域を形成する段階と、
をさらに含むことを特徴とする請求項28に記載の半導体装置の製造方法。 - 前記予備アクティブパターンの互いに離隔された領域を蝕刻する段階は、前記予備アクティブパターンの離隔された領域を蝕刻して前記予備アクティブパターンの互いに対向する第1及び第2側部を限定する段階であり、
前記ソース/ドレーン領域を形成する段階は、相応する前記第1及び第2側部に相応するソース/ドレーン領域を形成する段階であり、
前記複数個のチャンネル層間層を選択的に除去する段階は、前記複数個のチャンネル層間層を選択的に除去して前記予備アクティブパターンの第3側部から第4側部を通過する複数個のトンネルを形成する段階であり、
前記ゲート電極を形成する段階は、前記トンネルを通じて延長されて前記第3及び第4側部上で前記複数個のチャンネルを覆いかぶせるゲート電極を形成する段階である、
ことを特徴とする請求項29に記載の半導体装置の製造方法。 - 前記予備アクティブパターンを形成する段階は、一つのチャンネル層が隣接するチャンネル層らの間に位置する3個のチャンネル層及び2個のチャンネル層間層を具備する予備アクティブパターンを形成する段階であることを特徴とする請求項28に記載の半導体装置の製造方法。
- 前記予備アクティブパターンの互いに離隔された領域を蝕刻する段階は、前記基板の表面が露出される時まで遂行することを特徴とする請求項29に記載の半導体装置の製造方法。
- 前記ゲート電極を形成する段階は、チャンネルを埋めたてながら前記チャンネルを覆いかぶせる前記ゲート電極を形成する段階であることを特徴とする請求項28に記載の半導体装置の製造方法。
- 前記半導体基板はシリコン、シリコンゲルマニウム、シリコン−オン−インシュレータ(SOI)及びシリコンゲルマニウム−オン−インシュレータ(SGOI)からなる群より選択されたいずれか一つで形成することを特徴とする請求項28に記載の半導体装置の製造方法。
- 前記チャンネル層及びチャンネル層間層は互いに蝕刻選択比を有する単結晶半導体膜で形成することを特徴とする請求項28に記載の半導体装置の製造方法。
- 前記チャンネル層はシリコンで形成して、前記チャンネル層間層はゲルマニウムまたはシリコン−ゲルマニウムで形成することを特徴とする請求項35に記載の半導体装置の製造方法。
- 前記予備アクティブパターンを形成する段階は、
半導体基板上に酸化膜パターンを形成して多重−チャンネル領域を限定する段階と、
前記酸化膜パターンを除外した多重−チャンネル領域の基板表面上に選択的なエピタキシャル成長法で複数個のチャンネル層間層及び複数個のチャンネル層を互いに反復して積層する段階と、
を含んでなされることを特徴とする請求項28に記載の半導体装置の製造方法。 - 前記複数個のチャンネル層間層及び複数個のチャンネル層を形成する段階の前に、前記多重−チャンネル領域の基板表面に高濃度ドーピング領域を形成するイオン注入段階をさらに具備することを特徴とする請求項37に記載の半導体装置の製造方法。
- 前記予備アクティブパターンを形成する段階後に、
前記アクティブパターンを除外した基板を所定深さで蝕刻して素子分離トレンチを形成する段階と、
前記素子分離トレンチの内部にフィールド領域を形成する段階と、
をさらに具備することを特徴とする請求項28に記載の半導体装置の製造方法。 - 前記複数個のトンネル及び複数個のチャンネルを形成する段階前に、前記フィールド領域を選択的に蝕刻して前記予備アクティブパターンの側面を露出させる段階をさらに具備することを特徴とする請求項39に記載の半導体装置の製造方法。
- 前記予備アクティブパターンのソース/ドレーン領域が形成される領域を前記基板の表面が露出される時まで蝕刻する段階は、
前記予備アクティブパターン上にゲート領域を限定するダミーゲートパターンを形成する段階と、
前記ダミーゲートパターンを利用して前記基板の表面が露出される時まで前記予備アクティブパターンを蝕刻する段階と、
を含んでなされることを特徴とする請求項29に記載の半導体装置の製造方法。 - 前記トンネルらを形成する段階前に、
前記ソース/ドレーン領域、基板及び予備アクティブパターン上にマスク層を蒸着する段階と、
前記ダミーゲートパターンの表面まで前記マスク層を平坦化して前記ダミーゲートパターンを露出させるマスクパターンを形成する段階と、
前記マスクパターンを利用して前記ダミーゲートパターンを除去してゲートトレンチを形成する段階を遂行して前記マスクパターンを形成する段階と、
前記マスクパターンを使用して前記予備アクティブパターンの側面を露出させる段階と、
をさらに含むことを特徴とする請求項41に記載の半導体装置の製造方法。 - 前記ゲートトレンチを形成する段階後に、前記ダミーゲートパターンの側面に残っているソース/ドレーンテールを除去する段階をさらに具備することを特徴とする請求項42に記載の半導体装置の製造方法。
- 酸化工程または湿式洗浄工程で前記ダミーゲートパターンの側面に残っているソース/ドレーンテールを除去することを特徴とする請求項43に記載の半導体装置の製造方法。
- 前記予備アクティブパターンを形成する段階前に、不純物をイオン注入して前記基板の主表面に高濃度ドーピング領域を形成する段階をさらに具備することを特徴とする請求項29に記載の半導体装置の製造方法。
- 前記予備アクティブパターンのソース/ドレーン領域が形成される領域を前記基板の表面が露出される時まで蝕刻する段階で、前記予備アクティブパターンを前記不純物イオン注入の投射範囲の下まで蝕刻することを特徴とする請求項45に記載の半導体装置の製造方法。
- 前記ソース/ドレーン領域は前記蝕刻された領域を選択的なエピタキシャル単結晶膜で埋めたてて形成することを特徴とする請求項29に記載の半導体装置の製造方法。
- 前記ソース/ドレーン領域は前記蝕刻された部分上にポリシリコン、金属及び金属シリサイドからなる群より選択されたいずれか一つの導電膜を蒸着した後、前記導電膜をエッチバックして形成することを特徴とする請求項29に記載の半導体装置の製造方法。
- 前記ソース/ドレーン領域を形成する段階は、
前記予備アクティブパターンの側面上に部分的に選択的なエピタキシャル単結晶膜を成長させる段階と、
前記選択的なエピタキシャル単結晶膜上にポリシリコン、金属及び金属シリサイドからなる群より選択されたいずれか一つの導電膜を蒸着する段階と、
前記導電膜をエッチバックして前記蝕刻された領域の内部のみに前記導電膜を残す段階と、
を含んでなされることを特徴とする請求項28に記載の半導体装置の製造方法。 - 前記導電膜を蒸着する段階前に、傾斜イオン注入を実施して前記選択的なエピタキシャル単結晶膜を均一にドーピングさせる段階をさらに具備することを特徴とする請求項49に記載の半導体装置の製造方法。
- 前記導電膜を蒸着する段階前に、熱処理を実施して前記エピタキシャル単結晶膜の表面荒さを改善して再結晶化させる段階をさらに具備することを特徴とする請求項49に記載の半導体装置の製造方法。
- 前記予備アクティブパターンの側面及び前記蝕刻領域の底面上に連続的に選択的なエピタキシャル単結晶膜を成長させることを特徴とする請求項49に記載の半導体装置の製造方法。
- 前記予備アクティブパターンのソース/ドレーン領域が形成される領域を前記基板の表面が露出される時まで蝕刻する段階後に、前記蝕刻領域の底面に絶縁膜パターンを形成する段階をさらに含むことを特徴とする請求項29に記載の半導体装置の製造方法。
- 前記絶縁膜パターンを形成する段階は、
前記予備アクティブパターンの蝕刻された部分を含む基板の全面に酸化抑制層を形成する段階と、
前記酸化抑制層を蝕刻マスクとして利用して基板を所定深さで蝕刻して前記蝕刻された部分の基板表面を露出させる段階と、
酸化工程を実施して前記露出された基板表面に前記絶縁膜パターンを形成する段階と、
を含んでなされることを特徴とする請求項53に記載の半導体装置の製造方法。 - 前記予備アクティブパターンの側面のみに選択的なエピタキシャル単結晶膜を成長させることを特徴とする請求項49に記載の半導体装置の製造方法。
- 前記絶縁膜パターンは前記蝕刻領域の基底部を覆う第1絶縁膜パターン及び前記第1絶縁膜パターン上に形成されて前記蝕刻領域の前記基底部を埋めたてる第2絶縁膜パターンで形成することを特徴とする請求項53に記載の半導体装置の製造方法。
- 前記複数個のトンネル及び複数個のチャンネルを形成する段階前に、前記露出されたアクティブパターンに投射範囲がそれぞれのチャンネル層内に形成されるようにチャンネルイオン注入を実施する段階をさらに具備することを特徴とする請求項28に記載の半導体装置の製造方法。
- 前記チャンネルイオン注入はそれぞれのチャンネル層ごとにドーピング濃度が異なるように実施することによって、印加されるゲート電圧によってトランジスターを段階的に作動させることを特徴とする請求項57に記載の半導体装置の製造方法。
- 前記複数個のチャンネル層間層を選択的に除去する段階は等方性の蝕刻工程で遂行することを特徴とする請求項28に記載の半導体装置の製造方法。
- 前記ゲート電極を形成する段階後に、前記ゲート電極の上面にゲート積層膜を形成する段階をさらに具備することを特徴とする請求項28に記載の半導体装置の製造方法。
- 前記ゲート積層膜は金属シリサイドまたは絶縁物質で形成することを特徴とする請求項60に記載の半導体装置の製造方法。
- 前記アクティブチャンネルパターンを形成する前に、前記予備アクティブパターンの上面を露出するゲートトレンチを有するマスクパターンを形成する段階をさらに含み、
前記ゲート電極を形成した後、前記ゲートトレンチを埋めたてるように導電物質でなされたゲート積層膜を形成する段階をさらに具備することを特徴とする請求項60に記載の半導体装置の製造方法。 - 前記アクティブチャンネルパターンを形成する段階前に、
前記予備アクティブパターンの上面を露出するゲートトレンチを有するマスクパターンを形成する段階と、
前記ゲートトレンチの内面に絶縁膜スペーサを形成する段階と、をさらに具備し、
前記ゲート電極を形成する段階後に、
前記ゲート電極の側壁の一部が露出されるように前記絶縁膜スペーサを選択的に除去する段階と、
前記ゲートトレンチを埋めたてるように導電物質でなされたゲート積層膜を形成する段階と、
前記絶縁膜スペーサを除去する段階と、をさらに具備し、
前記ゲート積層膜を前記ゲート電極の上面と前記ゲート電極の側面の上部とをカバーするように形成することを特徴とする請求項60に記載の半導体装置の製造方法。 - 前記複数個のチャンネルを囲むように前記チャンネルらの表面上にゲート絶縁膜を形成する段階をさらに含むことを特徴とする請求項28に記載の半導体装置の製造方法。
- 前記ゲート絶縁膜を形成する段階前に、水素またはアルゴン雰囲気で熱処理を実施して前記チャンネルの表面荒さを減少させる段階をさらに具備することを特徴とする請求項64に記載の半導体装置の製造方法。
- 前記トンネルらの側壁に絶縁物質でなされたゲートスペーサを形成する段階をさらに含むことを特徴とする請求項28に記載の半導体装置の製造方法。
- 前記ゲートスペーサは、
前記複数個のチャンネル層間層を部分的に水平蝕刻してアンダーカット領域を形成する段階と、
前記アンダーカット領域を埋めたてる絶縁膜を形成する段階と、
前記絶縁膜をエッチングして前記アンダーカット領域にゲートスペーサを形成する段階と、により形成することを特徴とする請求項66に記載の半導体装置の製造方法。 - 前記複数個のチャンネル層間層を形成する時に、最低部のチャンネル層間層が残りのチャンネル層間層に比べて厚くなるように前記予備アクティブパターンを形成し、前記アクティブチャンネルパターンの複数個トンネルの最下部トンネルが残りのトンネルに比べて大きい高さを有するように形成することを特徴とする請求項28に記載の半導体装置の製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0059886A KR100481209B1 (ko) | 2002-10-01 | 2002-10-01 | 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004128508A true JP2004128508A (ja) | 2004-04-22 |
JP4667736B2 JP4667736B2 (ja) | 2011-04-13 |
Family
ID=29267962
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003342265A Expired - Fee Related JP4667736B2 (ja) | 2002-10-01 | 2003-09-30 | 多重チャンネルを有するモストランジスターの製造方法 |
Country Status (9)
Country | Link |
---|---|
US (4) | US7002207B2 (ja) |
JP (1) | JP4667736B2 (ja) |
KR (1) | KR100481209B1 (ja) |
CN (1) | CN100456498C (ja) |
DE (1) | DE10339920B4 (ja) |
FR (1) | FR2845203B1 (ja) |
GB (1) | GB2395603B (ja) |
IT (1) | ITMI20031884A1 (ja) |
TW (1) | TWI251343B (ja) |
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ITMI20031884A1 (it) | 2004-04-02 |
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TW200417021A (en) | 2004-09-01 |
US7026688B2 (en) | 2006-04-11 |
FR2845203B1 (fr) | 2007-07-06 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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